CN107482009B - 一种半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该半导体器件包括半导体衬底，所述半导体衬底中形成有第一阱区，以及位于所述第一阱区中具有第二阱区和第三阱区；在所述第二阱区中形成有源极和漏极；在所述源漏极之间的半导体衬底上形成有选择栅、浮栅；所述选择栅和浮栅之间的所述第二阱区中形成有源漏结，所述漏极位于所述选择栅远离所述浮栅的一侧，所述源极位于所述浮栅远离所述选择栅的一侧，在所述浮栅上还形成有栅极介电层和控制栅。该半导体器件及其制作方法通过在第一阱区中增加了一个额外的与上述第二阱区导电类型相反的第三阱区，从而降低沟道掺杂浓度，进而改善结的源漏击穿电压(BVDSS)，改善耐久性。该电子装置具有类似优点。

Description

一种半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

多次可编程存储器((Multi-Time Program Memory，MTP)，相比于单次可编程存储器(one time program Memory，OTP)来说，具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已逐渐成为个人电脑、电子设备、移动存储等领域所广泛采用的一种存储器器件。

在制作MTP器件的工艺中，MTE工艺(Matured Technology Enhancement process)可以实现两倍的多晶硅栅极密度，并且与逻辑工艺和/或器件以及专用多晶硅互连工艺兼容。然而，当前的基于MTE工艺的MTP存储器的耐久性(Endurance Performance)，即编程/擦除循环，可以达到5K次循环，但是与其它存储器(例如，EEPROM、flash)相比，仍然较差。

因此有必要提出一种新的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件及其制作方法，可以提高MTP器件的耐久性。

为了克服目前存在的问题，本发明一方面提供一种半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底中形成有具有第一深度的第一阱区，以及位于所述第一阱区中具有第二深度的第二阱区和具有第三深度的第三阱区；在所述第二阱区中形成有源极和漏极；在所述源漏极之间的半导体衬底上形成有选择栅、浮栅；所述选择栅和浮栅之间的所述第二阱区中形成有源漏结，所述漏极位于所述选择栅远离所述浮栅的一侧，所述源极位于所述浮栅远离所述选择栅的一侧，在所述浮栅上还形成有栅极介电层和控制栅，

其中，所述第一深度大于所述第二深度，所述第三深度大于所述第二深度且小于所述第一深度，所述第一阱区和所述第二阱区导电类型相同，所述第三阱区与所述第二阱区导电类型相反。

进一步地，所述第一阱区和所述第二阱区导电类型为N型，所述第三阱区的导电类型为P型。

进一步地，所述第一阱区的掺杂浓度小于所述第二阱区的掺杂浓度。

进一步地，所述第三阱区在所述第二阱区形成后制作形成。

进一步地，形成所述第一阱区的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²，形成所述第二阱区的掺杂剂量为2*10¹³/cm²～4*10¹³/cm²。

进一步地，形成所述第三阱区的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²。

本发明提出的半导体器件，通过在第一阱区中增加了一个额外的与第二阱区导电类型相反的第三阱区，这样在形成第三阱区时可以中和第二阱区中的部分掺杂离子，从而降低沟道掺杂浓度，并形成阶梯型源漏结(S/D junction)，进而改善结的源漏击穿电压(BVDSS)，并改善耐久性。

本发明另一方面提供一种半导体器件的制作方法，用于制作MTP器件，该制作方法包括下述步骤：提供半导体衬底，在所述半导体衬底中形成具有第一深度的第一阱区，以及位于所述第一阱区中具有第二深度的第二阱区；在所述半导体衬底中形成位于所述第一阱区中具有第三深度的第三阱区；在所述半导体衬底上形成隧穿氧化层以及第一多晶硅层，并图形化所述第一多晶硅层以形成选择栅和浮栅；在所述第一多晶硅层上形成栅极介电层和第二多晶硅层，并图形化所述第二多晶层以形成控制栅和局部互连结构；在所述第二阱区中形成源极和漏极，以及位于所述选择栅和浮栅之间的源漏结，所述漏极位于所述选择栅远离所述浮栅的一侧，所述源极位于所述浮栅远离所述选择栅的一侧，其中，所述第一深度大于所述第二深度，所述第三深度大于所述第二深度且小于所述第一深度，所述第一阱区和所述第二阱区导电类型相同，所述第三阱区与所述第二阱区导电类型相反。

进一步地，所述第一阱区和所述第二阱区导电类型为N型，所述第三阱区的导电类型为P型。

进一步地，所述第一阱区的掺杂浓度小于所述第二阱区的掺杂浓度。

进一步地，形成所述第一阱区的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²，形成所述第二阱区的掺杂剂量为2*10¹³/cm²～4*10¹³/cm²。

进一步地，形成所述第三阱区的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²。

本发明提出的半导体器件的制作方法，通过在第一阱区中增加了一个额外的与上述第二阱区导电类型相反的第三阱区，从而降低沟道掺杂浓度，并形成阶梯型源漏结(S/Djunction)，进而改善结的源漏击穿电压(BVDSS)，改善耐久性。

本发明再一方面提供一种电子装置，其包括上述半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了一种目前的MTP器件制作方法的步骤流程图；

图2A示出了根据本发明一实施方式的半导体器件的版图；

图2B示出了根据本发明一实施方式的半导体器件的电路结构示意图；

图2C示出了根据本发明一实施方式的半导体器件的X方向剖面图；

图3A示出了根据本发明一实施方式的半导体器件的X方向上掺杂浓度变化示意图；

图3B示出了根据本发明一实施方式的半导体器件的沟道纵向上掺杂浓度变化示意图；

图4A示出了根据本发明一实施方式的半导体器件的源漏击穿电压曲线；

图4B示出了根据本发明一实施方式的半导体器件的阈值电压曲线；

图5示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图6示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

随着MTP器件的广泛使用，形成了多种结构和制作工艺，如前所述MTE工艺因为可以实现较高的器件密度，因而成为一种常用工艺。如图1所示，其示出了目前一种目前的MTP器件制作方法的步骤流程图，该制作方法包括：步骤101，提供半导体衬底，在所述半导体衬底中形成第一阱区和位于所述第一阱区的中第二阱区；步骤102，在所述半导体衬底上形成隧穿氧化层，以及位于所述隧穿氧化层之上的第一多晶硅层，图形化所述第一多晶硅层以形成选择栅和浮栅；步骤103，形成覆盖所述半导体衬底、选择栅和浮栅的绝缘层，执行LDD注入，并图形化所述绝缘层以所述选择栅和浮栅侧壁上形成间隙壁，在所述浮栅顶部形成栅极介电层；步骤104，形成覆盖所述半导体衬底、选择栅和浮栅的第二多晶硅层，并图形化所述第二多晶硅层，以形成控制栅和局部互连结构；步骤105，形成源漏极和硅化物以及接触孔和金属互连层。

该工艺中，由于利用第二多晶硅层形成局部互连，因而后续形成的接触孔可以位于STI之上，因而可以减小有源区的面积，进而提高器件密度，因此成为MTP器件的优选工艺。但是采用这种工艺制作的MTP器件，编程/擦除循环仅能达到5K次，当经过5K次循环之后，器件的阈值电压(Vth)会下降3.6V，比如阈值电压变为1.xV，这时器件将无法再继续使用。

为了提高这种MTP器件的耐久性，本发明提出了对MTP器件的结构进行了改进，使由上述方法制作的双阱结构MTP器件，改进为三阱结构，即在第一阱区中增加了一个额外的与上述第二阱区导电类型相反的第三阱区，从而降低沟道掺杂浓度，并形成阶梯型(graded)源漏结(S/D junction)，进而改善结的源漏击穿电压(BVDSS)，改善耐久性。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本实施例提出一种MTP器件，该MTP器件包括核心区(cell)和外围区，本实施例主要是针对核心区的器件进行改进，因而在图示中仅示出核心区器件的示意图，并未示出外围区器件，但是这并不意味着本实施例提出的MTP器件不包括外围区器件。下面结合图2A至图4B对本实施例的MTP器件进行详细描述。

如图2A-2C所示，本实施例的MTP器件包括半导体衬底200，所述半导体衬底200包括诸如STI(浅沟槽隔离结构)的隔离结构201以及被所述隔离结构201分隔形成的有源区202。并且，在所述半导体衬底200中形成有具有第一深度h1的第一阱区203，以及位于所述第一阱区203中具有第二深度h2的第二阱区204和具有第三深度h3的第三阱区205。其中，所述第一深度h1大于所述第二深度h2，所述第三深度h3大于所述第二深度h2且小于所述第一深度h1，所述第一阱区203和所述第二阱区204导电类型相同，所述第三阱区205与所述第二阱区203导电类型相反。

示例性地，在本实施例中，第一深度h1为3um，第二深度h2为0.6um，第三深度h3为1.2um。第一阱区203和第二阱区204的导电类型为N型，即，第一阱区203和第二阱区204掺杂N型杂质。第三阱区205的导电类型为P型，即第三阱区掺杂P型杂质。

在本实施例中，第二阱区204的掺杂浓度大于第一阱区203。示例性地，第一阱区203的掺杂离子为磷，形成第一阱区203的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²，第二阱区204的掺杂离子为磷，形成第二阱区204的掺杂剂量为2*10¹³/cm²～4*10¹³/cm²。第三阱区205的掺杂离子为硼，形成第三一阱区205的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²。

在第二阱区204中，在半导体衬底200之上形成有隧穿氧化层206，以及位于所述隧穿氧化层204之上的选择栅207和浮栅208，在所述浮栅208之上形成有栅极介电层209和控制栅210。

示例性地，隧穿氧化层206可以采用氧化硅等材料，并通过热氧化法形成。选择栅207浮栅208、控制栅210可以采用诸如多晶硅的半导体材料，而栅极介电层209优选地采用ON或者ONO结构，即氧化物/氮化物或者氧化物/氮化物/氧化物，这样既具有良好的界面性能，也具有良好的介电性能。

在本实施例中，浮栅208包括位于有源区202之上的部分位于隔离结构201之上的部分，其中位于隔离结构201之上的部分用于耦合，栅极介电层209和控制栅210形成在浮栅208位于隔离结构201之上的部分上。

进一步地，在第一阱区204中，在选择栅207和浮栅208两侧形成有源漏极，并且在选择栅207和浮栅208之间形成有源漏结/内部结(inter junction)213，具体地漏极211位于选择栅207远离浮栅208的一侧，漏极211相连接形成位线(BL)，源极212位于浮栅208远离选择栅207的一侧，源极212相连接形成源极连线(SL)，源漏结/内部结(inter junction)213位于选择栅207和浮栅208之间，用于连接选择栅207和浮栅208晶体管。

示例性地，在本实施例中，如前所述由于第二阱区为N型导电类型，因而源漏极以及内部结为P型导电类型，其可以通过注入诸如硼的离子形成。

进一步地，在选择栅207和浮栅208的侧壁上还形成有间隙壁214，用于隔离选择栅207和浮栅208。并且，在选择栅207和浮栅208两侧或之间的有源区之上还形成局部互连215，以连接选择栅晶体管和浮栅晶体管，或者连接有源区，从而使得接触孔可以形成在局部互连215之上，这样在制作MTP器件时，可以缩小有源区202的面积，从而提高器件密度。

此外，本实施例的MTP器件还包括用于连接的接触孔，比如控制栅接触孔CG CT，选择栅接触孔SG CT，源极连线接触孔SL CT，漏极连线(位线)接触孔BL CT等等。如上所示，本实施例中，由于局部互连或耦合部分的存在，接触孔可以形成在STI对应的区域之上，而不局限于有源区之上，从而可以提高器件密度。

下面结合图3A至图4B来说明本实施例的MTP器件的电学性能。

如图3A所示，其示出了MTP器件X方向的掺杂剖面，曲线1为目前制作方法形成的MTP器件的X方向的掺杂剖面，曲线2为本实施例的MTP器件的X方向的掺杂剖面。由图3A可知，本实施例的MTP器件，沟道掺杂浓度降低。

如图3B所示，其示出了MTP器件沟道纵向上的掺杂剖面。曲线3为目前制作方法形成的MTP器件的沟道纵向上的掺杂剖面，曲线4为本实施例的MTP器件的沟道纵向上的掺杂剖面。由3B可知，本实施例的MTP器件形成阶梯型源漏结(graded S/D junction)。

如图4A所示，其示出了MTP器件的源漏击穿电压(BVDSS)曲线。其中曲线5为目前制作方法形成的MTP器件的BVDSS曲线，曲线6为本实施例的MTP器件的BVDSS曲线。由图4A可知，本实施例的MTP器件的击穿电压升高。

如图4B所示，其示出了MTP器件的阈值电压(VT)曲线。曲线7为目前制作方法形成的MTP器件的VT曲线，曲线8为本实施例的MTP器件的VT曲线。由图4B可知本实施例的MTP器件阈值电压变化较小。

综上可知，本实施例提出的MTP器件，在半导体衬底中形成有三个阱区，分别是具有第二深度h2的第二阱区204和具有第三深度h3的第三阱区205，并且所述第一深度h1大于所述第二深度h2，所述第三深度h3大于所述第二深度h2且小于所述第一深度h1，所述第一阱区203和所述第二阱区204导电类型相同，所述第三阱区205与所述第二阱区203导电类型相反。与目前的MTP器件制作方法形成的器件相比，在第一阱区203中增加了一个额外的与第二阱区204导电类型相反的第三阱区205，这样在形成第三阱区205时可以中和第二阱区中的部分掺杂离子，从而降低沟道掺杂浓度，并形成阶梯型源漏结(S/D junction)，进而改善结的源漏击穿电压(BVDSS)，并改善耐久性。

与目前制作方法形成的MTP器件相比，本实施例提出的MTP器件在经过5K次编程/擦除循环之后，阈值电压仅下降0.6V，远远小于目前制作方法形成的MTP器件的3.6V的阈值电压下降。经过改进，本实施例的MTP器件的耐久性，即编程/擦除循环可以达到50K～100K次，大大高于此前的5K次。

实施例二

本发明还提出一种半导体器件的制作方法，下面结合图5以及图2A至图2C对本发明一实施方式的半导体器件的制作方法做详细描述。

如图5所示，本实施例提出一种半导体器件的制作方法，用于制作MTP器件，该制作方法包括下述步骤：

步骤501，提供半导体衬底200，在所述半导体衬底200中隔离结构201和被隔离结构201分隔的有源区202，并且在半导体衬底200中形成具有第一深度h1的第一阱区203，以及位于所述第一阱区中203具有第二深度h2的第二阱区204。

其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。

可以理解的是，半导体衬底200包括核心区和外围区，核心区和外围区可以通过隔离结构分离。在本实施例中，出于简洁的目的，仅示意性示出核心区的器件。

隔离结构201可以例如为STI结构，其可以通过本领域常用方法形成，在此不再赘述。第一阱区203和第二阱区204通过向半导体衬底中注入杂质离子形成。在本实施例中，第一阱区203和第二阱区204的导电类型相同，并且第一深度h1大于第二深度h2。示例性地，第一深度h1为3um，第二深度h2为0.6um。示例性地，在本实施例中，第一阱区203和第二阱区204的导电类型为N型，分别通过诸如磷离子形成，其中，第二阱区204的掺杂浓度大于第一阱区203。示例性地，第一阱区203的掺杂离子为磷，形成第一级阱区203的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²，第二阱区204的掺杂离子为磷，形成第二级阱区204的掺杂剂量为2*10¹³/cm²～4*10¹³/cm²。

可以理解的是，在其他实施例中，第一阱区203和第二阱区204的导电类型也可以为P型。

步骤502，在所述半导体衬底200中形成位于所述第一阱区203中具有第三深度h3的第三阱区205。

第三阱区205同样可以通过注入离子形成。在本实施例中，第三阱区205的导电类型与第二阱区204相反。示例性地，在本实施例中，第三阱区205的导电类型为P型。示例性，第三阱区205的掺杂离子为硼，形成第三阱区205的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²。

并且，在本实施例中，第三深度h3大于第二深度h2，示例性地，第三深度h3为1.2um。

可以理解的是，在本实施例中，第三阱区205仅形成于MTP器件的核心区，而第一阱区203和第二阱区204形成于MTP器件的整个区域，即核心区和外围区。

步骤503，在所述半导体衬底200上形成隧穿氧化层206以及第一多晶硅层，并图形化所述第一多晶硅层以形成选择栅207和浮栅208。

具体地，首先在半导衬底200上沉积隧穿氧化层、第一多晶硅材料层以及硬掩膜材料层，然后参考图2A所示版图通过光刻刻蚀等工艺图形化所述隧穿氧化层、第一多晶硅材料层以形成选择栅207和浮栅208。

步骤504，形成覆盖所述半导体衬底200、选择栅207和浮栅208的绝缘层，执行LDD注入，并图形化所述绝缘层以在所述选择栅207和浮栅侧壁208的上形成间隙壁214，在所述浮栅208的顶部形成栅极介电层209。

其中绝缘层优选地为ON或ONO结构，即氧化物-氮化物或者氧化物-氮化物-氧化物结构，这样既具有良好的界面性能，又具有良好的介电性能。

LDD(浅掺杂源漏)注入步骤根据器件类型确认注入离子和注入剂量。示例性地，在本实施例中LDD注入的注入离子为硼。

间隙壁214和栅极介电层209通过图形化所述绝缘层形成，即通过光刻、刻蚀等常用工艺图形化绝缘层，以在所述选择栅207和浮栅侧壁208的上形成间隙壁214，在所述浮栅208的顶部形成栅极介电层209。

步骤505，形成覆盖所述半导体衬底200、选择栅207和浮栅208的第二多晶硅层，并图形化所述第二多晶硅层，以形成控制栅210和局部互连结构215。

具体地，在沉积第二多晶硅层之上，参考图2A所示版图通过光刻刻蚀等工艺图形化该第二多晶硅层，以形成栅极介电层209、控制栅210和局部互连结构215。

步骤506，在所述有第二阱区204中形成源极和漏极，以及位于所述选择栅207和浮栅208之间的源漏结213，所述漏极211位于所述选择栅207远离浮栅208的一侧，所述源极212位于所述浮栅208远离选择栅207的一侧。

具体地，可以执行源漏注入，以及形成硅化物来形成源漏极和源漏结(或内部结，用于导通选择栅晶体管和浮栅晶体管/控制栅晶体管，或者说是选择栅晶体管和浮栅晶体管/控制栅晶体管共用的源/漏)。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如形成接触孔，形成金属互连层，其都包括在本实施制作方法的范围内。并且上述步骤的顺序并不构成限定，其可以根据需要调整各个步骤的前后顺序。

根据本实施例的半导体器件的制作方法，通过在第一阱区中增加了一个额外的与上述第二阱区导电类型相反的第三阱区，从而降低沟道掺杂浓度，并形成阶梯型源漏结(S/D junction)，进而改善结的源漏击穿电压(BVDSS)，改善耐久性。

实施例三

本发明的再一个实施例提供一种电子装置，包括上述半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：

半导体衬底，所述半导体衬底中形成有具有第一深度的第一阱区，以及位于所述第一阱区中具有第二深度的第二阱区和具有第三深度的第三阱区；在所述第二阱区中形成有源极和漏极；在所述源漏极之间的半导体衬底上形成有选择栅、浮栅；所述选择栅和浮栅之间的所述第二阱区中形成有源漏结，所述漏极位于所述选择栅远离所述浮栅的一侧，所述源极位于所述浮栅远离所述选择栅的一侧，在所述浮栅上还形成有栅极介电层和控制栅，

其中，所述第一深度大于所述第二深度，所述第三深度大于所述第二深度且小于所述第一深度，所述第一阱区和所述第二阱区导电类型相同，所述第三阱区与所述第二阱区导电类型相反。

其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。

本发明实施例的电子装置，由于所包含的半导体器件具有符合设计要求的接触孔关键尺寸和剖面，利于提高器件性能，因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种基于MTE工艺的半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底中形成有具有第一深度的第一阱区，以及位于所述第一阱区中具有第二深度的第二阱区和具有第三深度的第三阱区；

在所述第二阱区中形成有源极和漏极；

在所述源极和漏极之间的半导体衬底上形成有选择栅、浮栅；所述选择栅和浮栅之间的所述第二阱区中形成有源漏结，所述漏极位于所述选择栅远离所述浮栅的一侧，所述源极位于所述浮栅远离所述选择栅的一侧，在所述浮栅上还形成有栅极介电层和控制栅，在所述选择栅和浮栅两侧或之间的有源区上还形成有局部互连，所述局部互连与所述控制栅一同形成；

其中，所述第一深度大于所述第二深度，所述第三深度大于所述第二深度且小于所述第一深度，所述第一阱区和所述第二阱区导电类型相同，所述第三阱区与所述第二阱区导电类型相反。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一阱区和所述第二阱区导电类型为N型，所述第三阱区的导电类型为P型。

3.根据权利要求1或2所述的半导体器件，其特征在于，所述第一阱区的掺杂浓度小于所述第二阱区的掺杂浓度。

4.根据权利要求3所述的半导体器件，其特征在于，所述第三阱区在所述第二阱区形成后制作形成。

5.根据权利要求3所述的半导体器件，其特征在于，形成所述第一阱区的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²，形成所述第二阱区的掺杂剂量为2*10¹³/cm²～4*10¹³/cm²。

6.根据权利要求4所述的半导体器件，其特征在于，形成所述第三阱区的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²。

7.一种基于MTE工艺的半导体器件的制作方法，其特征在于，包括下述步骤：

提供半导体衬底，在所述半导体衬底中形成具有第一深度的第一阱区，以及位于所述第一阱区中具有第二深度的第二阱区；

在所述半导体衬底中形成位于所述第一阱区中具有第三深度的第三阱区；

在所述半导体衬底上形成隧穿氧化层以及第一多晶硅层，并图形化所述第一多晶硅层以形成选择栅和浮栅；

在所述第一多晶硅层上形成栅极介电层和第二多晶硅层，并图形化所述第二多晶硅层以形成控制栅和局部互连结构，所述局部互连结构形成在所述选择栅和浮栅两侧或之间的有源区上；

在所述第二阱区中形成源极和漏极，以及位于所述选择栅和浮栅之间的源漏结，所述漏极位于所述选择栅远离所述浮栅的一侧，所述源极位于所述浮栅远离所述选择栅的一侧，

其中，所述第一深度大于所述第二深度，所述第三深度大于所述第二深度且小于所述第一深度，所述第一阱区和所述第二阱区导电类型相同，所述第三阱区与所述第二阱区导电类型相反。

8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述第一阱区和所述第二阱区导电类型为N型，所述第三阱区的导电类型为P型。

9.根据权利要求7或8所述的半导体器件的制作方法，其特征在于，所述第一阱区的掺杂浓度小于所述第二阱区的掺杂浓度。

10.根据权利要求9所述的半导体器件的制作方法，其特征在于，形成所述第一阱区的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²，形成所述第二阱区的掺杂剂量为2*10¹³/cm²～4*10¹³/cm²。

11.根据权利要求10所述的半导体器件的制作方法，其特征在于，形成所述第三阱区的掺杂剂量为1*10¹³/cm²～2*10¹³/cm²。

12.一种电子装置，其特征在于，包括如权利要求1-6任意一项所述的半导体器件以及与所述半导体器件相连接的电子组件。

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