CN117677192B - 半导体器件的制作方法以及半导体器件 - Google Patents

Abstract

本申请提供了一种半导体器件的制作方法以及半导体器件。该方法包括：首先，提供基底，基底包括衬底以及衬底表面上间隔设置的多个栅极结构；然后，在栅极结构的远离衬底的部分表面上形成牺牲层，且在衬底的靠近栅极结构的部分表面上形成牺牲层；最后，在栅极结构以及衬底的裸露表面上形成阻挡层，并去除所有的牺牲层。通过在栅极结构的远离衬底的部分表面上形成牺牲层，保证了在部分栅极结构之间的衬底上没有阻挡层，避免了现有技术中部分栅极结构之间的衬底表面上的阻挡层漏电，从而导致半导体器件产生失效的问题，保证了半导体器件的失效概率较小，保证了半导体器件的鲁棒性较好，从而保证了半导体器件的性能较好。

Description

半导体器件的制作方法以及半导体器件

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体器件的制作方法以及半导体器件。

背景技术

目前，干扰（Disturb）是造成OTP（One Time Programmable，一次性可编程）存储讯息发生错误并影响芯片良率的重要失效模式。

对于目前的OTP，干扰发生的原因主要包括编程干扰以及写干扰两种，且OTP主要有浮动栅（Floating Gate）和反熔丝（Anti-fuse）两种类型，随着目前制程节点的缩小，栅氧层的厚度变薄，使得反熔丝类型的OTP所需要的编程电压也会随之减小，因此，反熔丝结构的OTP容易发生栅氧层误击穿，从而导致编程干扰的问题。

目前，为了解决上述的OTP的干扰问题，通常会选择增加一层光罩来降低OTP区域中阱的离子掺杂浓度，以此来降低硅对地漏电和反熔丝器件的栅氧层误击穿的风险，但是，会导致芯片光罩层数的增加，同时芯片制造周期也会拉长，而且OTP发生失效的风险仍然较高。

因此，亟需一种方法，来解决由于栅氧层误击穿导致的OTP失效的问题。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体器件的制作方法以及半导体器件，以解决现有技术中的由于漏电导致的OTP失效的问题。

根据本发明实施例的一个方面，提供了一种半导体器件的制作方法，所述方法包括：提供基底，所述基底包括衬底以及所述衬底表面上间隔设置的多个栅极结构；在所述栅极结构的远离所述衬底的部分表面上形成牺牲层，且在所述衬底的靠近所述栅极结构的部分表面上形成所述牺牲层；在所述栅极结构以及所述衬底的裸露表面上形成阻挡层，并去除所有的所述牺牲层。

可选地，提供基底，包括：提供第一预备衬底；在所述第一预备衬底的部分表面上形成间隔设置的第一栅极结构、第二栅极结构以及第三栅极结构；对所述第一栅极结构、所述第二栅极结构以及所述第三栅极结构两侧的所述第一预备衬底分别进行离子注入，形成源区以及漏区，所述第一预备衬底形成所述衬底。

可选地，在所述栅极结构的远离所述衬底的部分表面上形成牺牲层，且在所述衬底的靠近所述栅极结构的部分表面上形成所述牺牲层，包括：在所述衬底、所述第一栅极结构、所述第二栅极结构以及所述第三栅极结构的裸露表面上形成预备牺牲层；去除部分所述预备牺牲层，剩余的所述预备牺牲层形成所述牺牲层，所述牺牲层覆盖所述第一栅极结构的远离所述衬底的部分表面、所述第二栅极结构的远离所述衬底的全部表面、所述第一栅极结构与所述第二栅极结构之间的所述衬底的全部表面以及所述第二栅极结构与所述第三栅极结构之间的所述衬底的部分表面

可选地，对所述第一栅极结构、所述第二栅极结构以及所述第三栅极结构两侧的所述第一预备衬底分别进行离子注入，形成源区以及漏区，包括：对所述第一栅极结构的远离所述第二栅极结构一侧的所述第一预备衬底进行第一离子注入，且对所述第一栅极结构与所述第二栅极结构之间的所述第一预备衬底进行所述第一离子注入，得到两个第一掺杂区域；对所述第三栅极结构的远离所述第二栅极结构一侧的所述第一预备衬底进行第二离子注入，且对所述第二栅极结构与所述第三栅极结构之间的所述第一预备衬底进行所述第二离子注入，得到两个第二掺杂区域，所述第一掺杂区域与所述第二掺杂区域的掺杂浓度不同；对部分所述第一掺杂区域以及部分所述第二掺杂区域进行第三离子注入，得到所述源区以及所述漏区。

可选地，提供第一预备衬底，包括：提供第二预备衬底；去除部分所述第二预备衬底，形成凹槽，并在所述凹槽中沉积隔离材料，形成隔离层；对所述隔离层一侧的部分所述第二预备衬底进行第四离子注入，形成阱区；对部分所述阱区进行第五离子注入，形成第三掺杂区域，所述第四离子注入与所述第五离子注入的掺杂类型相同，所述源区以及所述漏区位于所述第三掺杂区域中。

可选地，在所述栅极结构以及所述衬底的裸露表面上形成阻挡层，并去除所有的所述牺牲层，包括：在所述基底的裸露表面上沉积金属材料，使得所述金属材料与所述栅极结构以及所述衬底的裸露表面发生反应，得到所述阻挡层；去除所有的所述牺牲层。

可选地，所述金属材料包括镍铂合金。

可选地，所述第一栅极结构用于连接字线，所述第二栅极结构用于连接从线，所述第三栅极结构用于连接外部电源正极。

可选地，所述衬底的材料包括硅。

根据本发明实施例的另一方面，还提供了一种半导体器件，所述半导体器件包括基底以及阻挡层，其中，所述基底包括衬底以及所述衬底表面上间隔设置的多个栅极结构；所述阻挡层位于所述栅极结构的远离所述衬底的部分表面上，且所述阻挡层位于所述衬底的靠近所述栅极结构的部分表面上。

在本发明实施例中，所述半导体器件的制作方法中，首先，提供基底，所述基底包括衬底以及所述衬底表面上间隔设置的多个栅极结构；然后，在所述栅极结构的远离所述衬底的部分表面上形成牺牲层，且在所述衬底的靠近所述栅极结构的部分表面上形成所述牺牲层；最后，在所述栅极结构以及所述衬底的裸露表面上形成阻挡层，并去除所有的所述牺牲层。相比现有技术中的由于漏电导致的OTP失效的问题，本申请的所述半导体器件的制作方法，通过提供所述基底，且所述基底包括所述衬底以及所述衬底表面上间隔设置的所述栅极结构，再通过在所述栅极结构的远离所述衬底的部分表面上形成所述氧化层，且在所述衬底的靠近所述栅极结构的部分表面上形成所述氧化层，使得所述栅极结构以及所述衬底只有部分表面裸露，再通过在所述栅极结构以及所述衬底的裸露表面上形成所述阻挡层，使得所述阻挡层只覆盖所述氧化层之外的所述栅极结构以及所述衬底的裸露表面，保证了在部分栅极结构之间的所述衬底上没有所述阻挡层，避免了现有技术中部分所述栅极结构之间的所述衬底表面上的阻挡层漏电，从而导致所述半导体器件产生失效的问题，解决了现有技术中的由于漏电导致的OTP失效的问题，保证了所述半导体器件的失效概率较小，保证了所述半导体器件的鲁棒性较好，从而保证了所述半导体器件的性能较好。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的实施例的半导体器件的制作方法流程示意图；

图2示出了根据本申请的实施例的形成隔离层后得到的结构示意图；

图3示出了根据本申请的实施例的形成第三掺杂区域后得到的结构示意图；

图4示出了根据本申请的实施例的形成多个栅极结构后得到的结构示意图；

图5示出了根据本申请的实施例的基底的结构示意图；

图6示出了根据本申请的实施例的形成预备牺牲层后得到的结构示意图；

图7示出了根据本申请的实施例的形成牺牲层后得到的结构示意图；

图8示出了根据本申请的实施例的形成阻挡层后得到的结构示意图；

图9示出了根据本申请的实施例的去除牺牲层后得到的结构示意图。

其中，上述附图包括以下附图标记：

10、基底；20、牺牲层；30、阻挡层；40、预备牺牲层；50、隔离层；101、衬底；103、第一预备衬底；104、第一栅极结构；105、第二栅极结构；106、第三栅极结构；107、源区；108、漏区；109、第一掺杂区域；110、第二掺杂区域；111、阱区；112、第三掺杂区域；113、第二预备衬底。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术中所说的，现有技术中的由于漏电导致的OTP失效的问题，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法以及半导体器件。

根据本申请的实施例，提供了一种半导体器件的制作方法。

图1是根据本申请实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：

步骤S101，如图5所示，提供基底10，上述基底10包括衬底101以及上述衬底101表面上间隔设置的多个栅极结构；

步骤S102，如图7所示，在上述栅极结构的远离上述衬底101的部分表面上形成牺牲层20，且在上述衬底101的靠近上述栅极结构的部分表面上形成上述牺牲层20；

步骤S103，如图8至图9所示，在上述栅极结构以及上述衬底101的裸露表面上形成阻挡层30，并去除所有的上述牺牲层20，得到如图9所示的结构。

上述半导体器件的制作方法中，首先，提供基底，上述基底包括衬底以及上述衬底表面上间隔设置的多个栅极结构；然后，在上述栅极结构的远离上述衬底的部分表面上形成牺牲层，且在上述衬底的靠近上述栅极结构的部分表面上形成上述牺牲层；最后，在上述栅极结构以及上述衬底的裸露表面上形成阻挡层，并去除所有的上述牺牲层。相比现有技术中的由于漏电导致的OTP失效的问题，本申请的上述半导体器件的制作方法，通过提供上述基底，且上述基底包括上述衬底以及上述衬底表面上间隔设置的上述栅极结构，再通过在上述栅极结构的远离上述衬底的部分表面上形成上述氧化层，且在上述衬底的靠近上述栅极结构的部分表面上形成上述氧化层，使得上述栅极结构以及上述衬底只有部分表面裸露，再通过在上述栅极结构以及上述衬底的裸露表面上形成上述阻挡层，使得上述阻挡层只覆盖上述氧化层之外的上述栅极结构以及上述衬底的裸露表面，保证了在部分栅极结构之间的上述衬底上没有上述阻挡层，避免了现有技术中部分上述栅极结构之间的上述衬底表面上的阻挡层漏电，从而导致上述半导体器件产生失效的问题，解决了现有技术中的由于漏电导致的OTP失效的问题，保证了上述半导体器件的失效概率较小，保证了上述半导体器件的鲁棒性较好，从而保证了上述半导体器件的性能较好。

具体地，上述牺牲层包括氧化物，上述阻挡层的材料包括金属硅化物阻挡层（Salicide Block，SAB）。

一种具体的实施例中，上述的半导体器件的制作过程中，通过形成上述牺牲层，使得上述阻挡层不覆盖上述栅极结构以及上述衬底的部分裸露表面，避免了部分栅极结构之间的阻挡层漏电带来的编程干扰问题，具体为现有技术中部分阻挡层的漏电线性，导致电位下降，进而导致部分上述栅极结构的栅氧层被误击穿，从而产生编程干扰问题，另外，本申请的上述牺牲层的制作过程中，只需要在版图设计时加入，可以减少一层针对OTP中阱的离子注入浓度调节的光照，保证了上述半导体器件的制作过程中，在不影响流程和器件特性的前提下，进一步保证了上述半导体器件的鲁棒性较好。

根据本申请的一种具体实施例，提供基底，包括：如图3所示，提供第一预备衬底103；如涂4所示，在上述第一预备衬底103的部分表面上形成间隔设置的第一栅极结构104、第二栅极结构105以及第三栅极结构106；如图5所示，对上述第一栅极结构104、上述第二栅极结构105以及上述第三栅极结构106两侧的上述第一预备衬底103分别进行离子注入，形成源区107以及漏区108，上述第一预备衬底形成上述衬底101。通过提供上述第一预备衬底，并且在上述第一预备衬底的表面上形成间隔设置的上述第一栅极结构、上述第二栅极结构以及上述第三栅极结构，使得上述半导体结构可以实现多个性能，再通过对上述第一栅极结构、上述第二栅极结构以及上述第三栅极结构两侧的上述第一预备衬底进行离子注入，形成上述源区以及上述漏区，保证了上述半导体器件可以实现其晶体管的性能。

具体地，如图5上述，上述半导体器件中包括两个上述源区107以及两个上述漏区108，且上述源区107与漏区108间隔设置。

为了进一步保证上述半导体器件的鲁棒性较好，根据本申请的另一种具体实施例，在上述栅极结构的远离上述衬底的部分表面上形成牺牲层，且在上述衬底的靠近上述栅极结构的部表面上形成上述牺牲层，包括：如图6所示，在上述衬底101、上述第一栅极结构104、上述第二栅极结构105以及上述第三栅极结构106的裸露表面上形成预备牺牲层40；如图6至图7所示，去除部分上述预备牺牲层40，剩余的上述预备牺牲层40形成上述牺牲层20，上述牺牲层20覆盖上述第一栅极结构104的远离上述衬底101的部分表面、上述第二栅极结构105的远离上述衬底101的全部表面、上述第一栅极结构104与上述第二栅极结构105之间的上述衬底101的全部表面以及上述第二栅极结构105与上述第三栅极结构106之间的上述衬底101的部分表面。通过在上述衬底、上述第一栅极结构、上述第二栅极结构以及上述第三栅极结构的裸露表面上形成上述预备牺牲层，再通过去除部分上述预备牺牲层，保证了上述牺牲层覆盖上述第一栅极结构以及上述第二栅极结构之间的上述衬底的表面，且由于上述第一栅极结构与上述第二栅极结构之间的上述衬底的表面具有上述牺牲层，使得存在上述牺牲层的表面后续不会形成上述阻挡层，进而避免了现有技术中部分上述栅极结构之间的上述衬底表面上的阻挡层漏电，从而导致上述半导体器件产生失效的问题，解决了现有技术中的由于漏电导致的OTP失效的问题，进一步保证了上述半导体器件的失效概率较小，进一步保证了上述半导体器件的鲁棒性较好，进一步保证了上述半导体器件的性能较好。

具体地，由于上述阻挡层是通过沉积金属材料，并通过金属材料与硅衬底反应形成金属硅化物阻挡层，得到的上述阻挡层，因此，通过至少在上述第一栅极结构与上述第二栅极结构之间的上述衬底的表面形成上述牺牲层，由于上述牺牲层为氧化物，使得牺牲层不会与金属材料发生反应，使得在上述第一栅极结构与上述第二栅极结构之间的衬底上不会形成阻挡层，从而避免了由于阻挡层发生的漏电问题，进一步保证了上述半导体器件的性能较好。

一种具体的实施例中，现有技术中的漏电主要发生在上述第一栅极结构与上述第二栅极结构之间的上述衬底中，因此上述牺牲层需要保证覆盖上述第一栅极结构与上述第二栅极结构之间的上述衬底的表面，为了保证制程工作较为简单，上述牺牲层不仅位于上述第一栅极结构与上述第二栅极结构之间的上述衬底的表面，还位于上述第一栅极结构的远离上述衬底的部分表面，以及上述第二栅极结构的远离上述衬底的全部表面，以及上述第二栅极结构与上述第三栅极结构之间的衬底的部分表面。

具体地，上述第一栅极结构、上述第二栅极结构以及上述第三栅极结构均包括栅氧层、栅极以及侧壁结构，上述栅氧层与上述衬底结构，上述栅极位于上述栅氧层的远离上述衬底的表面上，上述侧壁结构覆盖上述栅氧层以及上述栅极的侧壁，上述侧壁结构用于保护上述栅极以及上述栅氧层的侧壁，且现有技术中的上述第三栅极结构连接电源正极，现有技术中的编程干扰主要是由于上述第一栅极结构域上述第二栅极结构之间的阻挡层漏电，且漏电风险是由于工艺波动等因素导致的，从而导致电位下降，进而导致上述第三栅极结构中的上述栅氧层被误击穿导致的，而本申请的上述半导体器件，通过在上述第一栅极结构与上述第二栅极结构之间不形成上述阻挡层，避免了漏电的问题，从而解决漏电造成的编程干扰问题。

根据本申请的又一种具体实施例，对上述第一栅极结构、上述第二栅极结构以及上述第三栅极结构两侧的上述第一预备衬底分别进行离子注入，形成源区以及漏区，包括：如图5所示，对上述第一栅极结构104的远离上述第二栅极结构105一侧的上述第一预备衬底103进行第一离子注入，且对上述第一栅极结构104与上述第二栅极结构105之间的上述第一预备衬底103进行上述第一离子注入，得到两个第一掺杂区域109；对上述第三栅极结构106的远离上述第二栅极结构105一侧的上述第一预备衬底103进行第二离子注入，且对上述第二栅极结构105与上述第三栅极结构106之间的上述第一预备衬底103进行上述第二离子注入，得到两个第二掺杂区域110，上述第一掺杂区域109与上述第二掺杂区域110的掺杂浓度不同；对部分上述第一掺杂区域109以及部分上述第二掺杂区域110进行第三离子注入，得到上述源区107以及上述漏区108。通过进行上述第一离子注入，得到两个上述第一掺杂区域，再通过进行上述第二离子注入，得到两个上述第二掺杂区域，并通过上述第三离子注入，得到上述源区以及上述漏区，进一步保证了上述半导体器件可以实现其晶体管的性能。

具体地，上述第一掺杂区域包括LVNLDD（低压N型轻掺杂漏），上述第二掺杂区域包括MVNLDD（中压N型轻掺杂漏），且上述第二掺杂区域的厚度大于上述第一掺杂区域的厚度。

根据本申请的一种具体实施例，提供第一预备衬底，包括：如图2所示，提供第二预备衬底113；去除部分上述第二预备衬底，形成凹槽，并在上述凹槽中沉积隔离材料，如图2所示，形成隔离层50；如图3所示，对上述隔离层50一侧的部分上述第二预备衬底进行第四离子注入，形成阱区111；如图3所示，对部分上述阱区111进行第五离子注入，形成第三掺杂区域112，上述第四离子注入与上述第五离子注入的掺杂类型相同，上述源区以及上述漏区位于上述第三掺杂区域112中。通过提供上述第二预备衬底，并且通过去除部分上述第二预备衬底，形成上述凹槽，并在上述凹槽中沉积隔离材料，保证了可以通过上述隔离层隔离上述半导体器件，保证了上述半导体器件的性能不会互相影响，再通过形成上述阱区以及上述第三掺杂区域，进一步保证了上述半导体器件的性能较好。

具体地，上述阱区包括DNW（深N阱），上述第三掺杂区域包括LVHVN（低压高压N型）。

具体地，如图5所示，一个上述源区107以及一个上述漏区108贯穿上述第一掺杂区域109至上述第三掺杂区域112中，另一个上述源区107以及另一个上述漏区108位于上述第二掺杂区域110中。

为了进一步保证上述半导体器件的鲁棒性较好，根据本申请的另一种具体实施例，在上述栅极结构以及上述衬底的裸露表面上形成阻挡层，并去除所有的上述牺牲层，包括：如图8所示，在上述基底10的裸露表面上沉积金属材料，使得上述金属材料与上述栅极结构以及上述衬底101的裸露表面发生反应，得到上述阻挡层30；如图8至图9所示，去除所有的上述牺牲层20。通过在上述基地的裸露表面上沉积金属材料，使得上述金属材料与上述衬底的裸露表面发生反应，形成上述阻挡层，由于上述牺牲层至少位于上述第一栅极结构与上述第二栅极结构之间的上述衬底的表面上，使得上述衬底的部分裸露表面不会形成上述阻挡层，进而避免了现有技术中部分上述栅极结构之间的上述衬底表面上的阻挡层漏电，从而导致上述半导体器件产生失效的问题，解决了现有技术中的由于漏电导致的OTP失效的问题，进一步保证了上述半导体器件的失效概率较小，进一步保证了上述半导体器件的鲁棒性较好，进一步保证了上述半导体器件的性能较好。

根据本申请的又一种具体实施例，上述金属材料包括镍铂合金。

具体地，镍铂合金与上述衬底硅发生反应，形成上述阻挡层（SAB）。

根据本申请的一种具体实施例，上述第一栅极结构用于连接字线，上述第二栅极结构用于连接从线，上述第三栅极结构用于连接外部电源正极。

具体地，上述第一栅极结构用于连接字线（Word Line，简称WL），上述第二栅极结构用于连接从线（Follow Line，简称FL），上述第三栅极结构用于形成反熔丝结构（Anti-fuse，简称AF），即上述第三栅极结构用于连接外部电源的正极，上述第一栅极结构接地。

根据本申请的另一种具体实施例，上述衬底的材料包括硅。

具体地，上述衬底的材料硅与金属材料发生反应，形成SAB层。

根据本申请的实施例，还提供了一种半导体器件，上述半导体器件包括基底以及阻挡层，其中，上述基底包括衬底以及上述衬底表面上间隔设置的多个栅极结构；上述阻挡层位于上述栅极结构的远离上述衬底的部分表面上，且上述阻挡层位于上述衬底的靠近上述栅极结构的部分表面上。

上述的半导体器件，包括基底以及阻挡层，其中，上述基底包括衬底以及上述衬底表面上间隔设置的多个栅极结构；上述阻挡层位于上述栅极结构的远离上述衬底的部分表面上，且上述阻挡层位于上述衬底的靠近上述栅极结构的部分表面上。相比现有技术中的由于漏电导致的OTP失效的问题，本申请的上述半导体器件，通过提供上述基底，且上述基底包括上述衬底以及上述衬底表面上间隔设置的上述栅极结构，且上述阻挡层只覆盖上述栅极结构以及上述衬底的部分表面，保证了在部分栅极结构之间的上述衬底上没有上述阻挡层，避免了现有技术中部分上述栅极结构之间的上述衬底表面上的阻挡层漏电，从而导致上述半导体器件产生失效的问题，解决了现有技术中的由于漏电导致的OTP失效的问题，保证了上述半导体器件的失效概率较小，保证了上述半导体器件的鲁棒性较好，从而保证了上述半导体器件的性能较好。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1）、本申请的上述半导体器件的制作方法中，首先，提供基底，上述基底包括衬底以及上述衬底表面上间隔设置的多个栅极结构；然后，在上述栅极结构的远离上述衬底的部分表面上形成牺牲层，且在上述衬底的靠近上述栅极结构的部分表面上形成上述牺牲层；最后，在上述栅极结构以及上述衬底的裸露表面上形成阻挡层，并去除所有的上述牺牲层。相比现有技术中的由于漏电导致的OTP失效的问题，本申请的上述半导体器件的制作方法，通过提供上述基底，且上述基底包括上述衬底以及上述衬底表面上间隔设置的上述栅极结构，再通过在上述栅极结构的远离上述衬底的部分表面上形成上述氧化层，且在上述衬底的靠近上述栅极结构的部分表面上形成上述氧化层，使得上述栅极结构以及上述衬底只有部分表面裸露，再通过在上述栅极结构以及上述衬底的裸露表面上形成上述阻挡层，使得上述阻挡层只覆盖上述氧化层之外的上述栅极结构以及上述衬底的裸露表面，保证了在部分栅极结构之间的上述衬底上没有上述阻挡层，避免了现有技术中部分上述栅极结构之间的上述衬底表面上的阻挡层漏电，从而导致上述半导体器件产生失效的问题，解决了现有技术中的由于漏电导致的OTP失效的问题，保证了上述半导体器件的失效概率较小，保证了上述半导体器件的鲁棒性较好，从而保证了上述半导体器件的性能较好。

2）、本申请上述的半导体器件，包括基底以及阻挡层，其中，上述基底包括衬底以及上述衬底表面上间隔设置的多个栅极结构；上述阻挡层位于上述栅极结构的远离上述衬底的部分表面上，且上述阻挡层位于上述衬底的靠近上述栅极结构的部分表面上。相比现有技术中的由于漏电导致的OTP失效的问题，本申请的上述半导体器件，通过提供上述基底，且上述基底包括上述衬底以及上述衬底表面上间隔设置的上述栅极结构，且上述阻挡层只覆盖上述栅极结构以及上述衬底的部分表面，保证了在部分栅极结构之间的上述衬底上没有上述阻挡层，避免了现有技术中部分上述栅极结构之间的上述衬底表面上的阻挡层漏电，从而导致上述半导体器件产生失效的问题，解决了现有技术中的由于漏电导致的OTP失效的问题，保证了上述半导体器件的失效概率较小，保证了上述半导体器件的鲁棒性较好，从而保证了上述半导体器件的性能较好。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (8)

1.一种半导体器件的制作方法，其特征在于，所述方法包括：

提供基底，所述基底包括衬底以及所述衬底表面上间隔设置的多个栅极结构；

在所述栅极结构的远离所述衬底的部分表面上形成牺牲层，且在所述衬底的靠近所述栅极结构的部分表面上形成所述牺牲层；

在所述栅极结构以及所述衬底的裸露表面上形成阻挡层，并去除所有的所述牺牲层，

提供基底，包括：

提供第一预备衬底；

在所述第一预备衬底的部分表面上形成间隔设置的第一栅极结构、第二栅极结构以及第三栅极结构；

对所述第一栅极结构、所述第二栅极结构以及所述第三栅极结构两侧的所述第一预备衬底分别进行离子注入，形成源区以及漏区，所述第一预备衬底形成所述衬底，

在所述栅极结构的远离所述衬底的部分表面上形成牺牲层，且在所述衬底的靠近所述栅极结构的部分表面上形成所述牺牲层，包括：

在所述衬底、所述第一栅极结构、所述第二栅极结构以及所述第三栅极结构的裸露表面上形成预备牺牲层；

去除部分所述预备牺牲层，剩余的所述预备牺牲层形成所述牺牲层，所述牺牲层覆盖所述第一栅极结构的远离所述衬底的部分表面、所述第二栅极结构的远离所述衬底的全部表面、所述第一栅极结构与所述第二栅极结构之间的所述衬底的全部表面以及所述第二栅极结构与所述第三栅极结构之间的所述衬底的部分表面。

2.根据权利要求1所述的方法，其特征在于，对所述第一栅极结构、所述第二栅极结构以及所述第三栅极结构两侧的所述第一预备衬底分别进行离子注入，形成源区以及漏区，包括：

对所述第一栅极结构的远离所述第二栅极结构一侧的所述第一预备衬底进行第一离子注入，且对所述第一栅极结构与所述第二栅极结构之间的所述第一预备衬底进行所述第一离子注入，得到两个第一掺杂区域；

对所述第三栅极结构的远离所述第二栅极结构一侧的所述第一预备衬底进行第二离子注入，且对所述第二栅极结构与所述第三栅极结构之间的所述第一预备衬底进行所述第二离子注入，得到两个第二掺杂区域，所述第一掺杂区域与所述第二掺杂区域的掺杂浓度不同；

对部分所述第一掺杂区域以及部分所述第二掺杂区域进行第三离子注入，得到所述源区以及所述漏区。

3.根据权利要求1所述的方法，其特征在于，提供第一预备衬底，包括：

提供第二预备衬底；

去除部分所述第二预备衬底，形成凹槽，并在所述凹槽中沉积隔离材料，形成隔离层；

对所述隔离层一侧的部分所述第二预备衬底进行第四离子注入，形成阱区；

对部分所述阱区进行第五离子注入，形成第三掺杂区域，所述第四离子注入与所述第五离子注入的掺杂类型相同，所述源区以及所述漏区位于所述第三掺杂区域中。

4.根据权利要求1所述的方法，其特征在于，在所述栅极结构以及所述衬底的裸露表面上形成阻挡层，并去除所有的所述牺牲层，包括：

在所述基底的裸露表面上沉积金属材料，使得所述金属材料与所述栅极结构以及所述衬底的裸露表面发生反应，得到所述阻挡层；

去除所有的所述牺牲层。

5.根据权利要求4所述的方法，其特征在于，所述金属材料包括镍铂合金。

6.根据权利要求1所述的方法，其特征在于，所述第一栅极结构用于连接字线，所述第二栅极结构用于连接从线，所述第三栅极结构用于连接外部电源正极。

7.根据权利要求1至6中任一项所述的方法，其特征在于，所述衬底的材料包括硅。

8.一种半导体器件，其特征在于，所述半导体器件由权利要求1至7中任一项所述的半导体器件的制作方法制作得到。