CN112447733A - 存储器、反熔丝存储单元及其制造方法 - Google Patents
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Abstract
本发明公开一种存储器、反熔丝存储单元及其制造方法。该反熔丝存储单元包括反熔丝电容，包括两个电极；以及开关器件，包括源极、漏极和栅极；其中，所述源极与一个所述电极导通，所述漏极用于接入零电位，所述栅极用于接入控制电位，另一个所述电极用于接入烧写电位。采用这种结构的反熔丝存储单元所需的控制电压低，因此在烧写完成后该开关器件的可靠性相对较高。
Description
技术领域
本发明总体来说涉及一种半导体领域，具体而言，涉及一种存储器、反熔丝存储单元及其制造方法。
背景技术
反熔丝存储器是一种支持一次编程的非易失性存储器，能应用于DRAM(动态随机存取存储器)存储器中作为DRAM存储器的冗余单元来存储缺陷地址。
反熔丝存储器中设置有多个反熔丝存储单元。每个反熔丝存储单元包括一个反熔丝器件和一个晶体管。反熔丝器件构造为一个电容，反熔丝器件的一极连接于晶体管的源极，反熔丝器件的另一极接地。晶体管的漏极上接入一烧写电压。晶体管的栅极用于控制晶体管的漏极和源极之间的接通和断开。从栅极输入大于控制电压后，漏极与源极之间导通，烧写电压作用于反熔丝器件上并击穿该反熔丝器件中的反熔丝层。反熔丝层被击穿后，反熔丝层的阻抗降低从而记录下该缺陷地址的信息。
然而，反熔丝存储器需要输入较高的烧写电压V1才能击穿反熔丝层，而输入栅极的控制电压则需要更高——需要大于晶体管的阈值电压Vt和烧写电压V1之和，这就导致在击穿反熔丝层的过程中晶体管的栅极、源极和漏极均需要承受较高的电压，这会影响晶体管的可靠性，例如可能会引起晶体管的Vt、Ion等电性参数漂移的问题。
在所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种反熔丝存储单元，其包括：
反熔丝电容，包括两个电极；以及
开关器件，包括源极、漏极和栅极；
其中，所述源极与一个所述电极导通，所述漏极用于接入零电位，所述栅极用于接入控制电位，另一个所述电极用于接入烧写电位。
根据本发明的一个实施例，所述反熔丝存储单元包括：
第一掺杂区；
第二掺杂区，与所述第一掺杂区相互分开；
阱区，包括夹设于所述第一掺杂区与所述第二掺杂区之间的第一区域；
绝缘的介电层，覆盖在所述第一区域上；
绝缘的反熔丝层，覆盖于所述第一掺杂区背离所述第二掺杂区的一端，其厚度小于或等于所述介电层的厚度；
第一电极，设置于所述反熔丝层背离所述第一掺杂区的表面，由金属材料制成；
第二电极，设置于所述介电层背离所述第一区域的表面；
其中，所述反熔丝层和所述介电层的介电常数大于二氧化硅的介电常数，所述第一掺杂区、所述第二掺杂区和所述第二电极均为N型掺杂，所述阱区为P型阱区；或，所述第一掺杂区、所述第二掺杂区和所述第二电极均为P型掺杂，所述阱区为N型阱区；
所述反熔丝层、所述第一电极和所述第一掺杂区组成所述反熔丝电容，所述第一掺杂区、所述第二掺杂区、所述第二电极和所述阱区组成所述开关器件。
根据本发明的一个实施例，所述第一掺杂区与所述反熔丝层的接触面积大于反熔丝层面积的50％。
根据本发明的一个实施例，反熔丝存储单元还包括浅槽隔离区，所述浅槽隔离区设置在第一掺杂区背离第二掺杂区的一侧。
根据本发明的一个实施例，所述浅槽隔离区的厚度大于第一掺杂区的厚度。
根据本发明的一个实施例，所述浅槽隔离区延伸到反熔丝层的底部。
根据本发明的一个实施例，所述阱区还包围第一掺杂区、第二掺杂区和浅槽隔离区。
根据本发明的一个实施例，所述反熔丝存储单元还包括筒状的第一侧墙，所述第一侧墙套在所述第一电极和所述反熔丝层上。
根据本发明的一个实施例，所述反熔丝存储单元还包括筒状的第二侧墙，所述第二侧墙套在所述第二电极和所述介电层上。
根据本发明的一个实施例，所述反熔丝层和所述介电层的材料均为氧化铪。
根据本发明的一个实施例，所述金属材料为钨、铝或铜。
根据本发明的一个实施例，所述金属材料为钨。
根据本发明的一个实施例，所述第一掺杂区和所述第二掺杂区的离子掺杂浓度相等。
本发明还提出了一种存储器，其包括如上所述的反熔丝存储单元。
本发明还提出了一种制造反熔丝存储单元的方法，其包括：
将第一离子注入到基底以使得基底成为阱型基底；
将第二离子注入到基底以在基底中形成第一掺杂区，所述第一掺杂区暴露于所述基底的表面；
将第二离子注入到基底以形成与所述第一掺杂区分开的第二掺杂区，所述第二掺杂区暴露于所述基底的表面；
在所述第一掺杂区背离所述第二掺杂区的一端上沉积反熔丝层；
在基板位于第一掺杂区与第二掺杂区之间的表面上沉积介电层；
在所述反熔丝层上沉积金属层以形成所述第一电极；
在介电层的上方沉积多晶硅层，然后向多晶硅层中注入第二离子以使得多晶硅层形成第二电极；
其中，所述第一离子和所述第二离子中的一种离子为三价离子，所述第一离子和所述第二离子中的另一种离子为五价离子。
根据本发明的一个实施例，基底成为阱型基底之前，还包括：在基底内设置浅槽隔离区。
根据本发明的一个实施例，在形成第一电极和第二电极后，所述方法还包括：在反熔丝层和第一电极的周围设置第一侧墙，在第二电极与介电层的周围设置第二侧墙。
由上述技术方案可知，本发明的反熔丝存储单元以及存储器的优点和积极效果在于：
在开关器件的漏极接入零电位，在反熔丝电容的一个电极上接入烧写电位V1，烧写电位V1大于零电位且烧写电位V1与零电位之间的电压差能击穿反熔丝电容。
开关器件的栅极上接于一控制电位V2，该控制电位V2只需大于该开关器件的阈值电压Vt就能将反熔丝电容的另一个电极与开关器件的漏极相接通。在这两者接通后，反熔丝电容的两电极上产生的电压差能击穿该反熔丝电容。
又由于控制电位V2可以小于阈值电压与烧写电压之和，该反熔丝存储单元烧写的过程中其内的开关器件所承受的电压较低，在烧写完成后，开关器件的可靠性相对较高。
附图说明
通过结合附图考虑以下对本发明的优选实施例的详细说明，本发明的各种目标、特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种反熔丝存储单元的全剖示意图；
图2是根据一示例性实施方式示出的一种制造反熔丝存储单元的方法的路程图；
图3是根据一示例性实施方式示出的进行步骤S1后的反熔丝存储单元半成品的全剖示意图；
图4是根据一示例性实施方式示出的进行步骤S2后的反熔丝存储单元半成品的全剖示意图；
图5是根据一示例性实施方式示出的进行步骤S3后的反熔丝存储单元半成品的全剖示意图；
图6是根据一示例性实施方式示出的进行步骤S4后的反熔丝存储单元半成品的全剖示意图；
图7是根据一示例性实施方式示出的进行步骤S5后的反熔丝存储单元半成品的全剖示意图；
图8是根据一示例性实施方式示出的进行步骤S6后的反熔丝存储单元的全剖示意图；
图9是根据一示例性实施方式示出的进行步骤S7后的反熔丝存储单元的全剖示意图。
其中，附图标记说明如下：
1、反熔丝存储单元；10、基底；11、第一掺杂区；12、第二掺杂区；13、阱区；131、第一区域；14、反熔丝层；15、介电层；16、第一电极；17、第二电极；18、浅槽隔离区；19、第一侧墙；20、第二侧墙。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
本实施例公开了一种存储器。该存储器可以是DRAM存储器。该储存器中包括至少一个反熔丝存储单元。
参照图1，图1显示了本实施例中的一种反熔丝存储单元1。该反熔丝存储单元1设置在一个基底10上。基底10可以呈大致的平板状。基底10可以是硅基底。
该反熔丝存储单元1包括第一电极16、反熔丝层14、第一掺杂区11、第二电极17、介电层15、第二掺杂区12和阱区13。
第一掺杂区11和第二掺杂区12均设置在基底10的表层内。第一掺杂区11和第二掺杂区12均暴露于基底10的表面。第一掺杂区11和第二掺杂区12相互分离开来。
阱区13设置在基底10内。阱区13包括第一区域131。第一区域131设置在第一掺杂区11与第二掺杂区12之间。第一区域131暴露于基底10的表面。第一区域131的相对两端分别连接第一掺杂区11和第二掺杂区12。
反熔丝层14和介电层15均覆盖在基底10的同一面上。反熔丝层14和介电层15之间相互分开。介电层15覆盖在第一区域131上。反熔丝层14覆盖在第一掺杂区11背离介电层15的一侧。反熔丝层14背离基底10的一面上设置有第一电极16。第一电极16可以是完全覆盖反熔丝层14背离基底10的一面。介电层15背离基底10的一面上设置有第二电极17。第二电极17可以是完全覆盖介电层15背离基底10的一面。
第一掺杂区11、第二掺杂区12、阱区13、第二电极17均为半导体部件。第一掺杂区11、第二掺杂区12和第二电极17均为N型掺杂则阱区13为P型阱区13；第一掺杂区11、第二掺杂区12和第二电极17均为P型掺杂则阱区13为N型阱区13。P型掺杂的半导体部件和P型阱区13中均掺入了三价杂质离子，例如掺入硼、铟、镓离子；N型掺杂的半导体部件和N型阱区13中均掺入了五价杂质离子，例如磷、砷、锑离子。优选地，第一掺杂区11、第二掺杂区12、第二电极17均为N型掺杂。更优选地，第一掺杂区11、
第二掺杂区12和第二电极17中均掺杂五价磷离子。
第一电极16为覆盖在反熔丝层14上的金属层。反熔丝电极14由金属材料制成。该金属材料可以是钨、铝或铜。该金属材料优选为钨。
反熔丝层14和介电层15均为绝缘层。反熔丝层14和介电层15的制造材料可以是二氧化硅、HfO2、Al2O3等绝缘材料，也可以是氧化铪等高介电常数绝缘材料。在本实施例中，反熔丝层14和介电层15的材料均为氧化铪，氧化铪相比二氧化硅具有更大的介电常数，这可以降低反熔丝器件的击穿电压。同时，氧化铪在沉积工艺过程中，相比二氧化硅更容易产生缺陷，利用氧化铪的天然缺陷，可以进一步的降低反熔丝器件的击穿电压。反熔丝层14的厚度小于或等于介电层15的厚度，介电层15难以被击穿。
反熔丝层14、第一电极16和第一掺杂区11能组成一个反熔丝电容。第一掺杂区11、第二掺杂区12、阱区13、介电层15和第二电极17能组成一个开关器件，该开关器件为绝缘栅场效应管(MOS管)。反熔丝电容的两个电极分别为第一掺杂区11和第一电极16。开关器件的源极、漏极和栅极依次分别为第一掺杂区11、第二掺杂区12和第二电极17。开关器件的源极与反熔丝电容的一个电极同为第一掺杂区11。
在第二掺杂区12(漏极)接入零电位，在第一电极16上接入烧写电位V1，烧写电位V1大于零电位且烧写电位V1与零电位之间的电压差能击穿反熔丝层14。在第二电极17(栅极)上接于一控制电位V2，该控制电位V2只需大于该开关器件的阈值电压Vt就能将第一掺杂区11(源极)和第二掺杂区12(漏极)相接通。在第一掺杂区11(源极)和第二掺杂区12(漏极)接通后，反熔丝层14两侧产生的电压差能击穿该反熔丝层14。由于控制电位V2可以小于阈值电压与烧写电压之和，由此，该反熔丝存储单元1烧写的过程中其内的开关器件的每个电极所承受的电压较低，在烧写完成后，开关器件的可靠性相对较高。
同时，第一掺杂区11与第一电极16分别设置在反熔丝层14的相对两侧，在烧写时第一掺杂区11与第一电极16之间的电场几乎垂直于该反熔丝层14，从而使反熔丝层14更容易被击穿、降低了击穿电压的电压值，这就能通过降低烧写电位来进一步降低开关器件所承受的电压值。在现有技术中反熔丝层14被击穿的区域通常在反熔丝层14的最边缘，在本实施中，由于第一掺杂区11与第一电极16之间形成类似于平板电容的结构，在反熔丝层14击穿区域不仅限于反熔丝层14的最边缘，扩大了反熔丝层14的击穿区域，这使得反熔丝层14的电阻降低幅度变大、反熔丝层14被击穿后效果更明显。另外，由于第一电极16由金属材料制成，相比现有技术中的采用多晶硅制备成的电极的电阻小，因此能进一步降低击穿电压。
进一步地，第一掺杂区11与反熔丝层14的接触面积大于反熔丝层14面积的50％。这样能保证第一掺杂区11与反熔丝层14之间的接触面积足够大，从而使得反熔丝层14的击穿区域足够大，反熔丝层14击穿效果更明显。
进一步地，反熔丝存储单元1还包括浅槽隔离区18(shallow trench isolation)。浅槽隔离区18设置在基底10中。浅槽隔离区18具有绝缘性，浅槽隔离区18的材质通常为二氧化硅，拥有较高的隔离特性。浅槽隔离区18设置在第一掺杂区11背离第二掺杂区12的一侧。浅槽隔离区18优选与第一掺杂区11相邻。
浅槽隔离区18能有效的将反熔丝存储单元1与其他器件相互隔离开，减小漏电流的发生，能进一步地降低烧写电位的数值，从而进一步降低开关器件所承受的电压值。将反熔丝存储单元1应用到DRAM存储器中时，反熔丝存储单元1不会影响其中对漏电流非常敏感的DRAM器件。
进一步地，浅槽隔离区18的厚度大于第一掺杂区11的厚度。
由于浅槽隔离区18的厚度大于第一掺杂区11的厚度，因此能完全将反熔丝存储单元1的第一掺杂区11与其他器件相隔离，能完全避免漏电流通过浅槽隔离区18。
进一步地，浅槽隔离区18延伸到反熔丝层14的底部。浅槽隔离区18与反熔丝层14之间的接触面积小于反熔丝层14面积的50％。
这样可以保证在第一掺杂区11与反熔丝层14之间具有足够大的接触面积的前提下缩小反熔丝存储单元1的尺寸。
进一步地，在基底10内，阱区13包围第一掺杂区11、第二掺杂区12和浅槽隔离区18。
阱区13包围第一掺杂区11、第二掺杂区12和浅槽隔离区18能减小了漏电流的发生，能进一步降低反熔丝层14的烧写电位的数值，从而进一步降低开关器件所承受的电压值，提升反熔丝层14击穿效果。
进一步地，反熔丝存储单元1还包括第一侧墙19。第一侧墙19呈筒状结构，容纳第一电极16和反熔丝层14。第一侧墙19套在第一电极16和反熔丝层14上，第一侧墙19的内侧壁抵接于第一电极16的侧面和反熔丝层14的侧面。
第一侧墙19具有绝缘性。第一侧墙19可以是氧化物，例如二氧化硅。
设置了第一侧墙19后，能避免第一电极16不经过反熔丝层14而直接与第一掺杂区11导通，同时也能将第二电极17与第一电极16设置得更加接近以缩小整个反熔丝存储单元1所占的面积。
进一步地，反熔丝存储单元1还包括第二侧墙20。第二侧墙20呈筒状结构，容纳第二电极17和介电层15。第二侧墙20套在第二电极17和介电层15上，第二侧墙20的内侧壁抵接于第二电极17的侧面和介电层15的侧面。
第一侧墙19具有绝缘性。第一侧墙19可以是氧化物，例如二氧化硅。
设置了第二侧墙20后，能避免第二电极17绕过介电层15而与第一掺杂区11或第二掺杂区12导通，同时也能将第二电极17与第一电极16设置得更加接近以缩小整个反熔丝存储单元1所占的面积。
进一步地，第一掺杂区11中掺入的杂质离子的浓度范围优选为1×1015～5×1015个每立方厘米。第二掺杂区12中掺入的杂质离子的浓度范围优选为1×1015～5×1015个每立方厘米。阱区13中掺入的杂质离子的浓度范围优选为1×1012～6×1012个每立方厘米。
第一电极16的厚度优选为100～120A。反熔丝层的厚度优选为15埃到25埃
进一步地，进一步地，第一掺杂区11与第二掺杂区12的离子掺杂浓度相等。
由于第一掺杂区11和第二掺杂区12的离子掺杂浓度相等，第一掺杂区11和第二掺杂区12可以由同一次离子注入工艺同时加工形成，这样就简化了工艺流程，缩短了加工时间，节约了加工成本。
参照图2，本实施例还提出一种用于制造上述反熔丝存储单元1的方法。
该方法包括以下步骤：
参照图3，步骤S1：将第一离子注入到基底10以使得基底10成为阱型基底；
参照图4，步骤S2：将第二离子注入到基底10以在基底10中形成第一掺杂区11，该第一掺杂区11暴露于该基底10的表面；
参照图5，步骤S3：将第二离子注入到基底10以形成与第一掺杂区11分开的第二掺杂区12，该第二掺杂区12暴露于该基底10的表面；
参照图6，步骤S4：在第一掺杂区11背离第二掺杂区12的一端上沉积反熔丝层14；
参照图7，步骤S5：在基板位于第一掺杂区11与第二掺杂区12之间的表面上沉积介电层15；
掺杂图8，步骤S6：在反熔丝层上沉积金属层以形成第一电极16；
参照图9，步骤S7：在介电层15的上方沉积多晶硅层，然后向多晶硅层中注入第二离子以使得多晶硅层形成第二电极17。
参照图1，步骤S8：在反熔丝层14和第一电极16的周围设置第一侧墙19，在第二电极17与介电层15的周围设置第二侧墙20。
其中，第一离子和第二离子中的一种离子为三价离子，第一离子和第二离子中的另一种离子为五价离子。该三价离子例如是硼、铟、镓的三价离子，该五价离子例如是磷、砷或锑的五价离子。
采用该方法就能制成上述的反熔丝存储单元1。
现有技术中通常是先在基板上形成反熔丝层14和介电层15，然后再在反熔丝层14和介电层15之间注入离子形成共用的电极，由于反熔丝层14和介电层15之间需要形成离子注入通道，因此两者之间的距离需要设置得较宽。而在本方法中，步骤S2中直接在基底10中成型第一掺杂区11，然后再设置反熔丝层14和介电层15，相比现有技术，反熔丝层14和介电层15之间不需要再进行离子注入，因此可以缩小反熔丝层14与介电层15之间的距离以使得反熔丝存储单元1的占用面积更小。
进一步地，在步骤S1之前该方法还包括步骤S0，步骤S0：在基底10内设置浅槽隔离区18；
在步骤S2中，第一掺杂区11形成在浅槽隔离区18一侧；
在步骤S3中，第二掺杂区12形成在第一掺杂区11背离浅槽隔离区18的方位上。
进一步地，在步骤S1中，当第一离子为三价离子时，基底10注入第一离子后，基底10形成P阱型基底10；当第一离子为五价离子时，基底10注入第一离子后，基底10形成N阱型基底10。
进一步地，在步骤S1中，第一离子注入的能量为150KeV，第一离子注入的剂量为1×1015～3×1015个每立方厘米；
在步骤S2中，第二离子注入的能量为15～30KeV，第一离子注入的剂量为1×1015～5×1015个每立方厘米；
在步骤S3中，第二离子注入的能量为15～30KeV，第二离子注入的剂量为1×1015～5×1015个每立方厘米；
在步骤S7中，第二离子注入的能量为2～4KeV，第二离子注入的剂量为1×1015。
进一步地，在步骤S2中，优选注入磷离子。
尽管已经参照某些实施例公开了本发明，但是在不背离本发明的范围和范畴的前提下，可以对所述的实施例进行多种变型和修改。因此，应该理解本发明并不局限于所阐述的实施例，其保护范围应当由所附权利要求的内容及其等价的结构和方案限定。
Claims (17)
1.一种反熔丝存储单元，其特征在于，包括：
反熔丝电容，包括两个电极；以及
开关器件，包括源极、漏极和栅极；
其中，所述源极与一个所述电极导通，所述漏极用于接入零电位，所述栅极用于接入控制电位，另一个所述电极用于接入烧写电位。
2.根据权利要求1所述的反熔丝存储单元，其特征在于，所述反熔丝存储单元包括：
第一掺杂区；
第二掺杂区，与所述第一掺杂区相互分开；
阱区，包括夹设于所述第一掺杂区与所述第二掺杂区之间的第一区域；
绝缘的介电层，覆盖在所述第一区域上；
绝缘的反熔丝层，覆盖于所述第一掺杂区背离所述第二掺杂区的一端，其厚度小于或等于所述介电层的厚度；
第一电极，设置于所述反熔丝层背离所述第一掺杂区的表面，由金属材料制成；
第二电极，设置于所述介电层背离所述第一区域的表面；
其中，所述反熔丝层和所述介电层的介电常数均大于二氧化硅的介电常数，所述第一掺杂区、所述第二掺杂区和所述第二电极均为N型掺杂，所述阱区为P型阱区；或，所述第一掺杂区、所述第二掺杂区和所述第二电极均为P型掺杂，所述阱区为N型阱区；
所述反熔丝层、所述第一电极和所述第一掺杂区组成所述反熔丝电容，所述第一掺杂区、所述第二掺杂区、所述第二电极和所述阱区组成所述开关器件。
3.根据权利要求2所述的反熔丝存储单元，其特征在于，所述第一掺杂区与所述反熔丝层的接触面积大于反熔丝层面积的50％。
4.根据权利要求2所述的反熔丝存储单元，其特征在于，所述反熔丝存储单元还包括浅槽隔离区，所述浅槽隔离区设置在所述第一掺杂区背离所述第二掺杂区的一侧。
5.根据权利要求4所述的反熔丝存储单元，其特征在于，所述浅槽隔离区的厚度大于所述第一掺杂区的厚度。
6.根据权利要求4所述的反熔丝存储单元，其特征在于，所述浅槽隔离区延伸到所述反熔丝层的底部。
7.根据权利要求4所述的反熔丝存储单元，其特征在于，所述阱区包围所述第一掺杂区、所述第二掺杂区和所述浅槽隔离区。
8.根据权利要求2所述的反熔丝存储单元，其特征在于，所述反熔丝存储单元还包括筒状的第一侧墙，所述第一侧墙套在所述第一电极和所述反熔丝层上。
9.根据权利要求2所述的反熔丝存储单元，其特征在于，所述反熔丝存储单元还包括筒状的第二侧墙，所述第二侧墙套在所述第二电极和所述介电层上。
10.根据权利要求2所述的反熔丝存储单元，其特征在于，所述反熔丝层和所述介电层的材料均为氧化铪。
11.根据权利要求2所述的反熔丝存储单元，其特征在于，所述金属材料为钨、铝或铜。
12.如权利要求11所述的反熔丝器件，其特征在于，所述金属材料为钨。
13.如权利要求2所述的反熔丝器件，其特征在于，所述第一掺杂区和所述第二掺杂区的离子掺杂浓度相等。
14.一种存储器，其特征在于，包括如权利要求1-13中任一项所述的反熔丝存储单元。
15.一种制造反熔丝存储单元的方法，其特征在于，包括：
将第一离子注入到基底以使得所述基底成为阱型基底；
将第二离子注入到基底以在所述基底中形成第一掺杂区，所述第一掺杂区暴露于所述基底的表面；
将第二离子注入到所述基底以形成与所述第一掺杂区分开的第二掺杂区，所述第二掺杂区暴露于所述基底的表面；
在所述第一掺杂区背离所述第二掺杂区的一端上沉积反熔丝层；
在基板位于所述第一掺杂区与所述第二掺杂区之间的表面上沉积介电层；
在所述反熔丝层上沉积金属层以形成所述第一电极；
在所述介电层的上方沉积多晶硅层，然后向所述多晶硅层中注入第二离子以使得所述多晶硅层形成第二电极；
其中，所述第一离子和所述第二离子中的一种离子为三价离子，所述第一离子和所述第二离子中的另一种离子为五价离子。
16.根据权利要求15所述的方法，其特征在于，所述基底成为阱型基底之前，还包括：在所述基底内设置浅槽隔离区。
17.根据权利要求15所述的方法，其特征在于，在形成所述第一电极和所述第二电极后，所述方法还包括：在所述反熔丝层和所述第一电极的周围设置第一侧墙，在所述第二电极与所述介电层的周围设置第二侧墙。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114551237A (zh) * | 2022-04-28 | 2022-05-27 | 广州粤芯半导体技术有限公司 | 集成在半导体结构中的烧录器的制作方法及其版图结构 |
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