JP3732522B2 - 分割フローティングゲートを有する半導体構成素子 - Google Patents

Description

本発明は、第２の導電タイプの半導体サブストレート内に設けられた、第１の導電タイプの第１及び第２のドーピング領域を有し、チャネル領域を用いて、両ドーピング領域間の半導体サブストレート内のチャネル領域を有する半導体構成素子に関し、例えば、ＥＥＰＲＯＭメモリセルに関する。
ＥＥＰＲＯＭセル（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｉｅｓ）は、メモリタイプの下で益々重要な役割を果たしている。例えば、チップカードに用いるためには、マイクロコントローラ環境に統合されている（埋込型メモリ）ＦＬＯＴＥＸセルタイプ（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｕｎｎｅｌ ｏｘｉｄｅ）のメモリブロックが使用される。その際、セルを一層小さいものにしたいのが常である。その要求を制限するファクタの１つは、所属の電気端子領域を有するトンネルウィンドウが縮むことがあるという点である（埋込チャネル）。この限界は、先ず、装置の特性によて決まり、この点については、以下のように、及び、同一出願人及び出願日の”Ｈａｌｂｌｅｉｔｅｒｂａｕｅｌｅｍｅｎｔ ｍｉｔ ｅｉｎｓｔｅｌｌｂａｒｅｒ，ａｕｆ ｅｉｎｅｍ ｔｕｎｎｅｌｓｔｒｏｍｇｅｓｔｅｕｅｒｔｅｎ Ｌａｗｉｎｅｎｄｕｒｃｈｂｒｕｃｈ ｂａｓｉｅｒｅｎｄｅｒ Ｓｔｒｏｍｖｅｒｓｔａｅｒｋｕｎｇ”に記載されている。
図１には、ＦＬＯＴＯＸタイプのＥＥＰＲＯＭセルが略示されている。ｐドーピング半導体サブストレート１内に、２つのｎドーピング領域２，３がソース及びドレインとして設けられている。その間に位置しているサブストレート面上には、フローティングゲート６が設けられており、このフローティングゲートは、ゲート誘電体７乃至トンネル誘電体８によってサブストレートから分離されている。フローティングゲートは、トンネル誘電体（所謂トンネルウィンドウ）を介して、及び、埋込チャネルと呼ばれるｎドーピング領域４を介してドレインに「接続」されている。メモリトランジスタのゲート酸化物の下側の領域、即ち、所謂チャネル領域５は、弱くｐドーピングされている。ゲート誘電体７は、チャネル領域５のみならず、埋込チャネル４の縁領域４′も被覆していない。フローティングゲート６の上側に、コントロールゲート９が設けられており、コントロールゲート９には、端子１０が設けられている。プログラミングのために、例えば、以下の電圧が調整される：
Ｕ_{コントロールゲート}＝０Ｖ
Ｕ_ドレイン ＝＋１５Ｖ
Ｕ_ソース 浮遊状態
その際、電子は、フローティングゲートから酸化物の電位障壁を通って酸化物の伝導帯に達し、それから、サブストレートに達する（図２にバンド図として示されている）。その際、電子は、サブストレート内に電子−正孔（ホール）対を形成するのに十分なエネルギを受け取る。（正孔は、比較的高い電位に沿った価電子帯の上縁、つまり、図の上の方に移動する傾向がある。その理由は、これは、正孔にとっては低い電位に相当するからである。）
図３には、種々の値のＵ_{ｂｃ（埋込チャネル）}の場合に縁領域４′の大きな側方拡がりでの図２の図平面に対して垂直な（つまり、図１の軸ＩＩＩ−ＩＩＩ′に沿った）境界面に沿った電位経過が示されている。埋込チャネル４（ｎドーピング）とサブストレート（ｐドーピング）との間のｐｎ接合部は、前述の電圧の場合、遮断方向に極性付けられている。その結果、大きな電位勾配が生じる。トンネル−ゲート誘電体の接合部に、伝導帯にも価電子帯にも、小さな電位障壁Ｐｂが形成される。と言うのは、境界面の電位は、上に位置している誘電体の厚みに依存しているからである。つまり、トンネル酸化領域内の正孔の電位は、ゲート酸化領域内の正孔の電位よりも高いからである。Ｐａ領域からｐ領域への正孔の電位の降下は、ドーピング濃度が低下して初めて生じる。この電位障壁の高さは、常に（正孔の場合に）埋込チャネル電位以上である場合に、正孔は、埋込チャネル領域４から流出することはできない。
図４：ゲート誘電体７の下側の縁領域４′の側方拡がりが十分でない場合には、正孔の電位降下Ｐａは、一層速く始まる。障壁Ｐｂは、降下した枝部分に位置しており、埋込チャネルレベルよりも下側に降下する。従って、トンネル電子によって生じた正孔は、トンネル誘電体８の下側の領域から流出することができ、正孔の電位降下は、チャネル領域５の方に拡がる。正孔は、最早埋込チャネル領域内に保持されない。その際、衝撃イオン化により、更に別の電子−正孔対が生じる。電荷が乗算され、その結果、電流は、埋込チャネル４からチャネル領域５、即ち、サブストレート１に流れて、トンネル電流よりも高いオーダー（１０^４〜１０^６）となる。プログラミング電圧の発生のための荷電ポンプは、この電流を供給することはできない。セルは、数ミリ秒の所要時間内にプログラミングすることはできない。電荷の乗算によつて生じた寄生電流は、トンネル酸化物を更に負荷し、従って、サイクル強度が低下する。
電位障壁の高さは、プログラミング過程及び構成素子の電気的信頼度にとって決定的に重要である。電位障壁の高さは、以下のようにして調整することができる：
−縁領域４′の側方拡がりにより
−トンネル誘電体とゲート誘電体との厚みの比によつて
−ゲート酸化物−トンネル酸化物の側方ドーピングプロフィールによって。
ゲート誘電体７の下側の縁領域４′の十分な拡がりを得るために、ｎドーピング要素（大抵燐）の高い側方拡散が必要である。これは、高い注入量により達成することができる。ゲート酸化物−トンネル酸化物縁とソース領域との間隔は、相応に大きくする必要があり、従って、メモリトランジスタのチャネル長は、側方拡散によって大して短くならない。高い埋込チャネル濃度は、更に、トンネル酸化物の品質にとって不利に作用する。更に、縁領域４′の十分な拡がりは、大抵、埋込チャネル４とトンネルウィンドウの定義のために、２つの種々のマスク（つまり、埋込チャネル用の注入マスクは、トンネルウィンドウ用のエッチングマスクよりも大きな開口を有している）を使用することによって確実に行なわれる。
なだれ降伏を回避するための他の手段は、ゲート誘電体とトンネル誘電体（≧４）との厚みの比を大きくすることである。この比が小さいと、構成素子の側方収縮の限界に直面することになる。
従って、本発明の課題は、所要スペースが少なくて、高い電気的信頼度を持ったＥＰＲＯＭを提供することにある。この課題は、請求の範囲１の要件により解決される。実施例は、従属請求項に記載されている。
本発明では、なだれ降伏を阻止する電位障壁Ｐｂは、トンネル誘電体からゲート誘電体への接合部で、ゲート誘電体の膜厚が局所的に増大するようにして調整することができる。また、トンネル電極とチャネルゲート電極とは、少なくとも、当該トンネル電極とチャネルゲート電極の、トンネル誘電体乃至ゲート誘電体側の表面に、ゲート誘電体上に設けられた絶縁構造体によって分離されている。この絶縁構造の寸法及び位置は、電位障壁を決める。絶縁構造体は、埋込チャネルの縁領域の上側に設けることができ、その際、絶縁構造体は、埋込チャネルの縁領域の上側を有利には完全に被覆し、ｐｎ接合部に達し、絶縁構造体は、チャネル領域の一部を越えるように、つまり、ｐｎ接合部を被覆するようにしてもよい。
トンネル電極とチャネルゲート電極は、絶縁ウェブの外側乃至当該トンネル電極とチャネルゲート電極の、トンネル誘電体乃至ゲート誘電体とは反対側の表面に相互に接続されている。この接続部は、電極と同じ膜厚を有している。しかし、絶縁ウェブは、両電極を完全に相互に分離し、有利には、その際、両ゲートの外部接続部が設けられている。
絶縁構造体によって、電位障壁が達成されるので、ゲート誘電体及びトンネル誘電体の膜厚は、自由に選択して、なだれ降伏の回避の観点から非臨界的である。両誘電体は、同じ膜厚を有するようにしてもよく、そうすることによって、製造方法が簡単になる。
トンネルゲート電極とチャネルゲート電極は、同じ導電膜から形成され、その際、有利には、予め絶縁構造体が形成されている。択一選択的には、絶縁構造体は、相互に重畳して被着された膜から形成されており、絶縁ウェブは、スペーサによって形成されている。
本発明について、以下、図示の実施例を用いて、詳細に説明する。その際
図１：公知ＥＥＰＲＯＭメモリセルを有する半導体サブストレートの横断面図、
図２−４：所定の軸線に沿った半導体サブストレートの電位経過特性を示す図、
図５：本発明のメモリセルを有する半導体サブストレートの横断面図、
図６：本発明の別の実施例を示す図、
図７：製造方法を示す半導体サブストレートの横断面図
である。
図５：ｐドーピングシリコン半導体サブストレート１１内に、第１のｎドーピング領域１４があり、この領域は、通常のように、埋込チャネルと呼ばれ、更に、第２のｎドーピング領域１２がある。これらドーピング領域間のサブストレート領域は、チャネル領域１５と呼ばれる。ゲート酸化物１７は、チャネル領域１５の表面を被覆しており、トンネル酸化物１８は、部分的に、埋込チャネル１４の表面を被覆している；この誘電体の上側には、ゲート電極がフローティングゲートとして設けられている。その限りで、メモリセルは、図１のメモリセルに相応している。
本発明によると、絶縁構造体２２が、トンネル誘電体からゲート誘電体の接合部に設けられており、この絶縁構造体２２は、埋込チャネルの縁領域１４′の上側に設けられており、ゲート誘電部の局所的な被覆部を形成しており、その結果、所要の電位障壁が達成される。それにより、トンネル酸化物１８の上側のトンネルゲート電極１９内のゲート電極と、ゲート酸化物の上側のチャネルゲート電極２０内のゲート電極とが分離される。この例では、トンネル電極とゲート電極とは、完全には分離されておらず、絶縁ウェブの上側で相互に結合されている。トンネル酸化物とゲート酸化物の膜厚は、同じ大きさであり、ほぼ８ｍｍである。
それ以外の構成は、公知のＥＥＰＲＯＭセルに相応している：つまり、フローティングゲート１９，２０の上側で、それに対して絶縁されて、制御ゲート２４が、接続端子２５と一緒に設けられており、ゲートは、全面が絶縁膜２３で被われている。埋込チャネル領域１４は、直接又はｎドーピング領域（ドレイン）１３を介して接続されている。
この構成は、例えば、ＦＬＯＴＯＸのＥＥＰＲＯＭでフラッシュタイプとして使用されている。フラッシュセル（Ｕ_ソース＝＋８Ｖ及びＵ_ＣＧ＝−８Ｖ）の消去の際、電子は、フローティングゲートからソース領域内にトンネリングする。絶縁構造がないと、電位障壁はない（又は、トンネル酸化物とゲート酸化物の種々の厚みの場合に、電位障壁が十分でない恐れがある）。各消去過程で、電荷の乗算が行われ、ホットな荷電担体が生じる。そうすることによって、薄いトンネル酸化物（乃至ゲート酸化物）がストレスを受け、多数の書込−消去サイクルがかなり低減される。
ＦＬＯＴＯＸセルの場合、トンネル誘電体からゲート誘電体への接合部の代わりに、電極を短絡する際に、絶縁部が使用される。冒頭に述べたように、第１のドーピング領域（埋込チャネル）の拡散が、それにより強く低減され、そうすることによって、小さなセルを構成することができる。
図６には、別の実施例として、メモリセルが示されており、このメモリセルでは、絶縁構造部２２が、フローティングゲートを完全にトンネルゲート１９及びチャネルゲート２０に分割されている。両ゲートは、別の導電路を介して外部と相互に導電接続されている。トンネル酸化物１８は、例えば、ゲート酸化物１７のほぼ１／２厚である。参照番号は、図５に示されているように選択されている。
図７には、図６に示した、フラッシュ又はＦＬＯＴＯＸセルのフローティングゲートの簡単な製造方法について示されている。
シリコンサブストレート１１上には、ゲート酸化物１７が公知の方法で形成されており、その上に、第１の導電膜３０、例えば、ポリシリコン膜が被着されている。ポリシリコン膜は、チャネルゲート電極２０に相応して構成されており、普及している方法を用いて絶縁スペーサが形成され、この絶縁スペーサは、絶縁ウェブ２２を形成する。次に、フォトマスクを用いて、埋込チャネル１４が注入される。場合によっては、ゲート酸化物が除去され、そのために、埋込チャネルの注入が使用され、トンネル酸化物１８が被着され、それから、第２の導電膜３１（有利には、ポリシリコン）が堆積される。これは、フローティングゲート１９，２０に相応して構造化される。別の方法ステップ（ゲートの絶縁、注入等）は、公知のようにして行なわれる。
そのように形成されたフローティングゲートは、トンネルゲート電極１９及びチャネルゲート電極２０から構成されており、このトンネルゲート電極は、第２の導電膜３１から形成され、チャネルゲート電極２０は、両導電膜３０，３１から形成されている。両電極は、第２の導電膜３１を介して相互に接続されている。
同様に、その種の方法を用いて、チャネルゲート電極２０が第２の導電膜３１から形成され、トンネル電極１９が両導電膜３０，３１から形成されている装置を製造することもできる。

Claims (7)

1. 半導体構成素子において、
   −第１の導電タイプの第１のドーピング領域（１４，埋込チャネル）及び第２のドーピング領域（１２）と、チャネル領域（１５）と、トンネル誘電体（１８）と、ゲート誘電体（１７）と、トンネルゲート電極（１９）と、チャネルゲート電極（２０）とを有しており、
   前記第１のドーピング領域と第２のドーピング領域は、第２の導電タイプの半導体サブストレート（１１）内に設けられており、
   −前記チャネル領域（１５）は、両ドーピング領域（１２，１４）間の半導体サブストレート内に設けられており、
   −前記トンネル誘電体（１８）は、前記第１のドーピング領域（１４）の表面を部分的に被覆し、
   −前記ゲート誘電体（１７）は、前記チャネル領域（１５）並びに前記第１のドーピング領域（１４）の縁領域（１４′）を被覆し、
   −前記トンネルゲート電極（１９）は、前記トンネル誘電体上に設けられており、
   −前記チャネルゲート電極（２０）は、前記ゲート誘電体（１７）上に設けられており、
   前記トンネルゲート電極（１９）と前記チャネルゲート電極（２０）とが、各々、前記トンネル誘電体への接合部で前記絶縁構造体（２２）によって分離されていることを特徴とする半導体構成素子。
2. 絶縁構造体（２２）は、トンネルゲート電極（１９）とチャネル電極（２０）を相互に完全に分離する請求項１記載の半導体構成素子。
3. トンネルゲート電極（１９）とチャネルゲート電極（２０）は、当該電極の、トンネル誘電体乃至ゲート誘電体とは反対側の表面で相互に導電接続されている請求項１記載の半導体構成素子。
4. トンネル誘電体（１８）とゲート誘電体（１７）は、同一膜厚を有している請求項１〜３までのいずれか１記載の半導体構成素子。
5. チャネルゲート電極（２０）は、第１の導電膜（３０）と第２の導電膜（３１）からなる積層構造として形成されており、トンネルゲート電極（１９）は、第２の導電膜（３１）から形成されており、絶縁構造体（２２）は、絶縁スペーサから形成されている請求項１〜４までのいずれか１記載の半導体構成素子。
6. トンネルゲート電極（１９）は、第１の導電膜（３０）と第２の導電膜（３１）からなる積層構造として形成されており、チャネルゲート電極（２０）は、第２の導電膜（３１）から形成されており、絶縁構造体（２２）は、絶縁スペーサから形成されている請求項１〜４までのいずれか１記載の半導体構成素子。
7. 絶縁構造体は、第１のドーピング領域の縁領域（１４′）を被覆している請求項１〜６までのいずれか１記載の半導体構成素子。

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