JPS58121680A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS58121680A JPS58121680A JP57003585A JP358582A JPS58121680A JP S58121680 A JPS58121680 A JP S58121680A JP 57003585 A JP57003585 A JP 57003585A JP 358582 A JP358582 A JP 358582A JP S58121680 A JPS58121680 A JP S58121680A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電気的書込みおよび電気的消去が可能な半導
体不揮発性記憶装置（以下「不揮発性メモリ」と呼ぶ）
に関するものである。
体不揮発性記憶装置（以下「不揮発性メモリ」と呼ぶ）
に関するものである。
近年、非常に注目を浴びている、電気的書込みおよび電
気的消去が可能な不揮発性メモリとして、１１１ｃＰＲ
ＯＭ （Ｉｊｌｅｃｔｒｉｃａｌｌｙ １ｒａｓａｂｌ
ｅ Ｒｅａｄ ０ｎ１ｙ Ｍ −ｍｏｒｙ）がある。
気的消去が可能な不揮発性メモリとして、１１１ｃＰＲ
ＯＭ （Ｉｊｌｅｃｔｒｉｃａｌｌｙ １ｒａｓａｂｌ
ｅ Ｒｅａｄ ０ｎ１ｙ Ｍ −ｍｏｒｙ）がある。
この発明の理解を容易にする几めに、ＩＩｃＦＲＯＭの
概要を述べる。
概要を述べる。
通常、酸化シリコ：／ （８１０＊）膜ニ２０〜３０’
７ ＠ｇの電圧が印加されても、極めて微少なリーク電
流しか流れｆＪい。しかし、ｓｉｏ寓膜がこのような良
好な絶縁特性を示すのは、８１０ａ Ｋの膜厚が５００
Ａ楊度以上である場合に限られ、この８１０． 膜の膜
厚を、例えばユＯＯ〜ｚｏｏＡ＠度に薄くして、この５
ｉｎｓ Ｉｌｌ ニ２０７ ｓ［Ｏ電圧を印加すると、
約１０’Ｖ／ａｍ以上の電界が生じ、この電界によって
電子が負極備から正極側へ、この５ｉｎｓ膜のエネルギ
障壁を飛び越えるのではなく、この５ｉＣｈ膜の禁止帯
を１９抜けて移動して、このＳｉｎｇ Ｗｉｌに電流が
流れる。これは、すでに周知である１ＦＯＷｌｅｒ−Ｎ
ｏ！”（Ｌ −ｈθｉｍ ）ンネル現象（以下「トンネ
ル現象」と呼ぶ）であう、このトンネル現象は、電子が
８１０ｍ膜に生ずる電界の方向に従って、いずれの方向
にも移動し得る両方向性である。このトンネル現象をメ
モリド２ンジスタに利用し友ものがＨＭＦＲＯＭである
。
７ ＠ｇの電圧が印加されても、極めて微少なリーク電
流しか流れｆＪい。しかし、ｓｉｏ寓膜がこのような良
好な絶縁特性を示すのは、８１０ａ Ｋの膜厚が５００
Ａ楊度以上である場合に限られ、この８１０． 膜の膜
厚を、例えばユＯＯ〜ｚｏｏＡ＠度に薄くして、この５
ｉｎｓ Ｉｌｌ ニ２０７ ｓ［Ｏ電圧を印加すると、
約１０’Ｖ／ａｍ以上の電界が生じ、この電界によって
電子が負極備から正極側へ、この５ｉｎｓ膜のエネルギ
障壁を飛び越えるのではなく、この５ｉＣｈ膜の禁止帯
を１９抜けて移動して、このＳｉｎｇ Ｗｉｌに電流が
流れる。これは、すでに周知である１ＦＯＷｌｅｒ−Ｎ
ｏ！”（Ｌ −ｈθｉｍ ）ンネル現象（以下「トンネ
ル現象」と呼ぶ）であう、このトンネル現象は、電子が
８１０ｍ膜に生ずる電界の方向に従って、いずれの方向
にも移動し得る両方向性である。このトンネル現象をメ
モリド２ンジスタに利用し友ものがＨＭＦＲＯＭである
。
以下、電界効果トランジスタ（ＰＫ？）４１１造の７四
−テイングゲート形メモリセルを用いたｎチャネル形Ｋ
ＫＦＲＯＭを例にとシ説明する。
−テイングゲート形メモリセルを用いたｎチャネル形Ｋ
ＫＦＲＯＭを例にとシ説明する。
第１図は従来のｎチャネル形１１１ｔＰＲＯＭのメモリ
セル部を示す側断面図である。
セル部を示す側断面図である。
図において、（１２はｐ形シリコン（Ｓｉ） Ｍ板、（
２）および（３）は、それぞれｐ形８１基板［１１の一
方の主面部に互いに所定間隔をおいて形成されたｎ形ド
レイン不純物拡散層（以下「ドレインコと呼ぶ）および
ｎ形ソース不純物拡散層（以下「ソース」と呼ぶ） 、
（４）はドレイン（２）、ソース（段およびｐ形８１基
板（１）の各表面上にわたって形成され九８１０゜膜で
ある。（５］は５ｉｎｓ膜（４）内に、ドレイン（２）
の上方から、ドレイン（２）およびソース（３３閏のｐ
形ｓｉ基板（１）の上方を通って、ソース（３）の上方
に違するように埋設された７０−ティングゲート導電体
層（以下「浮遊ゲート」と呼ぶ） 、（６Ｊは浮遊ゲー
ト（５］のドレイン（２）側の端部と、ドレイン（２）
との間の１３１０♀暎（４）からなり、その膜厚を、ト
ンネル現象が住じ得るように、１０〜３００Ａ程度にし
たトンネルＢｉａｓ膜である。なお、浮遊ゲート（６Ｊ
のドレイン（２）側の端部以外の直下のＢ１０露膜（４
）の膜厚は、トンネルｍｓが生じないように、 ５００
Ａ以上になっている。＋７１は８１０ｍ膜（４）内の浮
遊ゲート（５）の上方の部分に、浮遊ゲート（５）との
間にトンネル現象が生じないような距離をおいて埋設さ
れた制御ゲート導電体層（以下「制御ゲート」と呼ぶ）
である。
２）および（３）は、それぞれｐ形８１基板［１１の一
方の主面部に互いに所定間隔をおいて形成されたｎ形ド
レイン不純物拡散層（以下「ドレインコと呼ぶ）および
ｎ形ソース不純物拡散層（以下「ソース」と呼ぶ） 、
（４）はドレイン（２）、ソース（段およびｐ形８１基
板（１）の各表面上にわたって形成され九８１０゜膜で
ある。（５］は５ｉｎｓ膜（４）内に、ドレイン（２）
の上方から、ドレイン（２）およびソース（３３閏のｐ
形ｓｉ基板（１）の上方を通って、ソース（３）の上方
に違するように埋設された７０−ティングゲート導電体
層（以下「浮遊ゲート」と呼ぶ） 、（６Ｊは浮遊ゲー
ト（５］のドレイン（２）側の端部と、ドレイン（２）
との間の１３１０♀暎（４）からなり、その膜厚を、ト
ンネル現象が住じ得るように、１０〜３００Ａ程度にし
たトンネルＢｉａｓ膜である。なお、浮遊ゲート（６Ｊ
のドレイン（２）側の端部以外の直下のＢ１０露膜（４
）の膜厚は、トンネルｍｓが生じないように、 ５００
Ａ以上になっている。＋７１は８１０ｍ膜（４）内の浮
遊ゲート（５）の上方の部分に、浮遊ゲート（５）との
間にトンネル現象が生じないような距離をおいて埋設さ
れた制御ゲート導電体層（以下「制御ゲート」と呼ぶ）
である。
次に、この従来例の動作について説明する。
ここで、浮遊ゲート（５）に電子を充電することを書込
みと言い、浮遊ゲート（５）から電子を放出することを
消去と言う。
みと言い、浮遊ゲート（５）から電子を放出することを
消去と言う。
まず、書込みの場合には、ドレイン（２）、ソース（３
）シよびｐ形日１基板（１）を接地し、トンネル８１０
ｍ膜（６月こトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形８１基板（１）に対して
正の電圧を制御ゲート（７］に印加すると、電子がｐ形
８１基板［１１からドレイン（２）を通９トンネル５ｉ
ｎｓ膜（６）をトンネル現象によって通り抜けて浮遊ゲ
ート（５）に注入される。この浮遊ゲート（５］への注
入電子によって、浮遊ゲート（５］が充電されて、書込
みが終了する。この浮遊ゲート（５）を充電し九電子は
、浮遊ゲート（５）が５ｉｎｓ膜（４）によって４Ｌ＃
）囲まれているので、制御ゲート（７１に印ＩＩＪされ
ている正の電圧を取り除いても、浮遊ゲート（５）に保
持されている。
）シよびｐ形日１基板（１）を接地し、トンネル８１０
ｍ膜（６月こトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形８１基板（１）に対して
正の電圧を制御ゲート（７］に印加すると、電子がｐ形
８１基板［１１からドレイン（２）を通９トンネル５ｉ
ｎｓ膜（６）をトンネル現象によって通り抜けて浮遊ゲ
ート（５）に注入される。この浮遊ゲート（５］への注
入電子によって、浮遊ゲート（５］が充電されて、書込
みが終了する。この浮遊ゲート（５）を充電し九電子は
、浮遊ゲート（５）が５ｉｎｓ膜（４）によって４Ｌ＃
）囲まれているので、制御ゲート（７１に印ＩＩＪされ
ている正の電圧を取り除いても、浮遊ゲート（５）に保
持されている。
次に、消去の場合には、制御ゲート（７）、ソース（３
）およびｐ形８１基板（１）を接地し、トンネル８１０
愈＃ （６７にトンネル現象を生じさせるに必要な大き
さの電界が発生するように、ｐ形８１基板（１）に対し
て正の電圧をドレイン（２月と印加すると、トンネルＢ
１ｏ１１膜（６）に上記書込みの場合とは逆方向の電
界が生じ、浮遊グー） （５Ｊに蓄積されている電子が
浮遊ゲート（５）からトンネル８１０ｍ膜（６）をトン
ネル現象によって通シ抜はドレイン（２）を経てｐＮｅ
８１基板［１１に放出されて消去が終了する。
）およびｐ形８１基板（１）を接地し、トンネル８１０
愈＃ （６７にトンネル現象を生じさせるに必要な大き
さの電界が発生するように、ｐ形８１基板（１）に対し
て正の電圧をドレイン（２月と印加すると、トンネルＢ
１ｏ１１膜（６）に上記書込みの場合とは逆方向の電
界が生じ、浮遊グー） （５Ｊに蓄積されている電子が
浮遊ゲート（５）からトンネル８１０ｍ膜（６）をトン
ネル現象によって通シ抜はドレイン（２）を経てｐＮｅ
８１基板［１１に放出されて消去が終了する。
更に、読み出しの場合には、浮遊ゲート（５２に電子が
蓄積されているかどうかによって制御ゲート（７）のし
きい値電圧が変化するので、このしきい値電圧の変化に
基づくドレイン（２）およびソース０月（のＯＮ状態と
ｏｙｙ状態とによって！１″とＭＯＩ′との鹸理信号を
得ることができる。
蓄積されているかどうかによって制御ゲート（７）のし
きい値電圧が変化するので、このしきい値電圧の変化に
基づくドレイン（２）およびソース０月（のＯＮ状態と
ｏｙｙ状態とによって！１″とＭＯＩ′との鹸理信号を
得ることができる。
ところで、この従来例のメモリセルでは、書込み時およ
び消去時に用いるトンネル５ｉｎｓ膜（旬がドレイン（
２）の領域上にしかないので、書込み時における電子の
浮遊ゲート（５ンへのトンネル注入効率および消去時に
おける電子の浮遊ゲート（５）からのトンネル放出効率
の向上を図るためには、ドレイン（２）およびトンネル
８１０ｍ膜（６）の各面積を所要の面積に広くせねばな
らず、形状の小形化を図るとともにこれらの電子のトン
ネル注入効率およびトンネル放出効率の向上を図ること
が容易ではないという欠点があった。ま九、この従来例
のＫＫＦＲＯＭメモリセルのうちのいずれか一つのトン
ネル５ｉｎｓ膜（６）が製造過程における欠陥によって
早期にトンネル現象が生じないようになった場合には、
ＩｌＩＩＦＲＯＭそれ自体が不良になう、ＩＩｃＦＲＯ
Ｍの信頼性を低下させるという欠点もあつ九。
び消去時に用いるトンネル５ｉｎｓ膜（旬がドレイン（
２）の領域上にしかないので、書込み時における電子の
浮遊ゲート（５ンへのトンネル注入効率および消去時に
おける電子の浮遊ゲート（５）からのトンネル放出効率
の向上を図るためには、ドレイン（２）およびトンネル
８１０ｍ膜（６）の各面積を所要の面積に広くせねばな
らず、形状の小形化を図るとともにこれらの電子のトン
ネル注入効率およびトンネル放出効率の向上を図ること
が容易ではないという欠点があった。ま九、この従来例
のＫＫＦＲＯＭメモリセルのうちのいずれか一つのトン
ネル５ｉｎｓ膜（６）が製造過程における欠陥によって
早期にトンネル現象が生じないようになった場合には、
ＩｌＩＩＦＲＯＭそれ自体が不良になう、ＩＩｃＦＲＯ
Ｍの信頼性を低下させるという欠点もあつ九。
この発明は、上述の欠点に鑑みてなされ友もので、ドレ
イン上とソース上々にそれぞれトンネル絶＃［を設け、
これらのトンネル絶縁膜を並列に用いることによって、
小形でしかも書込み時におけるキャリアのトンネル注入
効率および消去時におけるキャリアのトンネル放出効率
がよく、かつ信頼性のよいメモリセルを有する不揮発性
メモリを提供することを目的とする。
イン上とソース上々にそれぞれトンネル絶＃［を設け、
これらのトンネル絶縁膜を並列に用いることによって、
小形でしかも書込み時におけるキャリアのトンネル注入
効率および消去時におけるキャリアのトンネル放出効率
がよく、かつ信頼性のよいメモリセルを有する不揮発性
メモリを提供することを目的とする。
第２図はこの発明の一実施例のｎチャネル形ＫＥＦＲＯ
Ｍのメモリセル部を示す側断面図である。
Ｍのメモリセル部を示す側断面図である。
図において、第１図に示し次従来例の符号と同一符号は
同等部分を示し、その説明は省略する。
同等部分を示し、その説明は省略する。
（６ａ）は浮遊ゲート（５）のドレイン（２）側の端部
とドレイン（２）との間の５ｉｎｓ膜（４）からなシそ
の膜厚を、トンネル現象が生じ得るように、１０〜３０
０Ａｉ！度にしたドレイン側トンネルＢ１０ｍ膜、（６
ｂ）は浮遊ゲート（ｓ）のソース（３）側の端部とソー
ス（３）との閾の５ｉｎｓ ｍ １４１からなりその膜
厚を、トンネル現象が生じ得るように、１０〜３００Ａ
４度にしたソース側トンネル５ｉｎｓ膜である。
とドレイン（２）との間の５ｉｎｓ膜（４）からなシそ
の膜厚を、トンネル現象が生じ得るように、１０〜３０
０Ａｉ！度にしたドレイン側トンネルＢ１０ｍ膜、（６
ｂ）は浮遊ゲート（ｓ）のソース（３）側の端部とソー
ス（３）との閾の５ｉｎｓ ｍ １４１からなりその膜
厚を、トンネル現象が生じ得るように、１０〜３００Ａ
４度にしたソース側トンネル５ｉｎｓ膜である。
次に、この実施例の動作について説明する。
まず、書込みの場合には、ドレイン（２）、ソース（句
およびｐ形８１基板［１１を接地し、ドレイン側トンネ
ル８１０ｉ膜（６ａ）およびソース側トンネル８１０■
膜（６ｂ）にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形８１基板（１１に対して
正の電圧を制御ゲート（７］に印加すると、電子がｐ形
８１基板＋１１からドレイン（２）とソース（３）とを
同時に通り、ドレイン側トンネルＳｉｎ、膜（６ａ）と
ソース側トンネル５ｉｎＱ１％ （６ｂ）とをトンネル
現象によってそれぞれ同時に通プ抜けて浮遊ゲート（５
）へ注入される。この浮遊ゲート（５）への注入電子に
よって、浮遊ゲート（５）が充電されて、書込みが終了
する。
およびｐ形８１基板［１１を接地し、ドレイン側トンネ
ル８１０ｉ膜（６ａ）およびソース側トンネル８１０■
膜（６ｂ）にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形８１基板（１１に対して
正の電圧を制御ゲート（７］に印加すると、電子がｐ形
８１基板＋１１からドレイン（２）とソース（３）とを
同時に通り、ドレイン側トンネルＳｉｎ、膜（６ａ）と
ソース側トンネル５ｉｎＱ１％ （６ｂ）とをトンネル
現象によってそれぞれ同時に通プ抜けて浮遊ゲート（５
）へ注入される。この浮遊ゲート（５）への注入電子に
よって、浮遊ゲート（５）が充電されて、書込みが終了
する。
次に、消去の場合には、制御ゲート（７）およびｐ形Ｓ
１基板（１１を接地し、ドレイ／側トンネルＳ４０弯！
（６ａ）およびソース側トンネル８１０ｍ ｉｌｌ
（６ｂ）にトンネル現象を生じさせるに必要な大きさの
電界が発生するように、ｐ形Ｓ１基板（１）に対して正
の電圧をドレイン（２）およびソース（３）に印加する
と、浮遊ゲート（５目と蓄積されていた電子が浮遊ゲー
ト（５）からドレイン側トンネル５ｉｎｓ ｉｌｌ （
ａａ）とソース側トンネル５ｉｎ１１膜（６ｂ）とをト
ンネル現象によってそれぞれ同時に通９抜け、ドレイン
（２）およびソース（３）へ放出されて、消去が終了す
る。
１基板（１１を接地し、ドレイ／側トンネルＳ４０弯！
（６ａ）およびソース側トンネル８１０ｍ ｉｌｌ
（６ｂ）にトンネル現象を生じさせるに必要な大きさの
電界が発生するように、ｐ形Ｓ１基板（１）に対して正
の電圧をドレイン（２）およびソース（３）に印加する
と、浮遊ゲート（５目と蓄積されていた電子が浮遊ゲー
ト（５）からドレイン側トンネル５ｉｎｓ ｉｌｌ （
ａａ）とソース側トンネル５ｉｎ１１膜（６ｂ）とをト
ンネル現象によってそれぞれ同時に通９抜け、ドレイン
（２）およびソース（３）へ放出されて、消去が終了す
る。
ま念、読み出しの場合は、３１図に示した従来例の読み
出しの場合と同様であるので、その説明を省略する。
出しの場合と同様であるので、その説明を省略する。
この実施例のメモリセルでは、第１図に示した従来例の
ようにドレイン（２）＠だけではなく、ドレイン（２）
ｉＩｉｌｌとソース（３）側との２ａ所にそれぞれドレ
イン側トンネル５ｉｎｓ膜（６ａ）とソース側トンネル
８１０ｓ＋暎（６ｂ）とを設けためで、これらの２ｉｉ
ｌのトンネル５ｉｎ２＠ （６ａ）および（６ｂ）を並
列に用いて蕾込み時における電子の浮遊グー） （５Ｊ
へのトンネル注入および消去時における電子の浮遊ゲー
ト（５Ｊかドレイン側トンネルＳ１鍮膜（８ａ）の各面
積を広（することなく、形状の小形化を図＃）なから齋
込み時における電子のトンネル注入効率および消去時に
おける電子のトンネル放出効率の向上を図ることができ
る。才之、２備のトンネルＳｉＯ２膜（６ａ）および（
６ｂ）のうちの一方が製造過程における欠陥によって早
期にトンネル現象が生じないようになった場合でも、こ
れらのトンネルＳｉＯ２膜（６ａ）および（６ｂ）のう
ちの他方によって蕾込み時における電子のトンネル注入
および消去時における電子のトンネル放出を行うことが
できるので、メモリセルの信頼性をよくすることができ
る。
ようにドレイン（２）＠だけではなく、ドレイン（２）
ｉＩｉｌｌとソース（３）側との２ａ所にそれぞれドレ
イン側トンネル５ｉｎｓ膜（６ａ）とソース側トンネル
８１０ｓ＋暎（６ｂ）とを設けためで、これらの２ｉｉ
ｌのトンネル５ｉｎ２＠ （６ａ）および（６ｂ）を並
列に用いて蕾込み時における電子の浮遊グー） （５Ｊ
へのトンネル注入および消去時における電子の浮遊ゲー
ト（５Ｊかドレイン側トンネルＳ１鍮膜（８ａ）の各面
積を広（することなく、形状の小形化を図＃）なから齋
込み時における電子のトンネル注入効率および消去時に
おける電子のトンネル放出効率の向上を図ることができ
る。才之、２備のトンネルＳｉＯ２膜（６ａ）および（
６ｂ）のうちの一方が製造過程における欠陥によって早
期にトンネル現象が生じないようになった場合でも、こ
れらのトンネルＳｉＯ２膜（６ａ）および（６ｂ）のう
ちの他方によって蕾込み時における電子のトンネル注入
および消去時における電子のトンネル放出を行うことが
できるので、メモリセルの信頼性をよくすることができ
る。
この実施例のメモリセルでは、ドレイン側トンネル５ｉ
ｎｓ膜（６ａ）およびソース側トンネル５ｉｎｓ Ｉ！
（６ｂ）がそれぞれドレイン（２）およびソース（３）
の各領域を越えないように、浮遊ゲート（５］の形状を
設定したが、第３図にこの発明の他の実施例のメモリセ
ル部の側断面図を示すように、ドレイン側トンネル５ｉ
Ｏ１１膜（６ａ）およびソース側トンネル８１０ｓ−膜
（６ｂ）がそれぞれドレイン（２）およびソース（３）
の谷鋼域を越えてドレイン（２）およびソース（３）間
のｐ形Ｓｉ基板（１）の主面上にはみ出すように、浮遊
ゲート（５）の形状を設定してもよく、また、ｔｇ ’
図にこの発明の別の他の実施例のメモリセル部の側断面
図を示すように、浮遊ゲート〔旬の直下の５ｉｎｓ膜（
４）がすべてトンネルＢｊ−Ｏｘ ＄ （５ｃ）になる
ように、浮遊ゲート（５）の形状を設定してもよい。
ｎｓ膜（６ａ）およびソース側トンネル５ｉｎｓ Ｉ！
（６ｂ）がそれぞれドレイン（２）およびソース（３）
の各領域を越えないように、浮遊ゲート（５］の形状を
設定したが、第３図にこの発明の他の実施例のメモリセ
ル部の側断面図を示すように、ドレイン側トンネル５ｉ
Ｏ１１膜（６ａ）およびソース側トンネル８１０ｓ−膜
（６ｂ）がそれぞれドレイン（２）およびソース（３）
の谷鋼域を越えてドレイン（２）およびソース（３）間
のｐ形Ｓｉ基板（１）の主面上にはみ出すように、浮遊
ゲート（５）の形状を設定してもよく、また、ｔｇ ’
図にこの発明の別の他の実施例のメモリセル部の側断面
図を示すように、浮遊ゲート〔旬の直下の５ｉｎｓ膜（
４）がすべてトンネルＢｊ−Ｏｘ ＄ （５ｃ）になる
ように、浮遊ゲート（５）の形状を設定してもよい。
なお、これまで、ｎチャネル形Ｋ］ＩｔＰＲＯＭのメモ
リセルを例にとり述べたが、この発明はこれに限らず、
ｐチャネル形Ｅｌ！ｉＦＲＯＭのメモリセルにも迩用す
ることができる。
リセルを例にとり述べたが、この発明はこれに限らず、
ｐチャネル形Ｅｌ！ｉＦＲＯＭのメモリセルにも迩用す
ることができる。
以上、説明したように、この発明の半導体不揮発性記憶
装置では、絶＃膜内にドレイン不純物拡散層の上方から
ソース不純物拡散層の上方に達するようにフローティン
グゲート導電体層を堀設し、上記ドレイン不純物拡散層
および上記ソース不純物拡散Ｉ−の各領域と上記７０−
テイングゲート導電体層との間の上記絶ＲＷ４をそれぞ
れドレイン側トンネル絶縁膜およびソース貴トンネル絶
Ｊｌ［にし九ので、蕾込み時にはキャリアが上記ドレイ
ン不純物拡散層および上記ソース不純物拡散層からそれ
ぞれ上記ドレイン側トンネル絶縁＠および上記ソース偶
トンネル絶Ｉ＆膜を同時に通夛抜けて上記）四−ティン
グゲート導電体層へトンネル注入されるようにし、消去
時にはキャリアが上記７゜−ティングゲート導電体層か
ら同時に上記ドレイン側トンネル絶縁膜および上記ソー
ス側トンネル絶縁膜を通り抜けて上記ドレイン不純物拡
散層および上記ソース不純物拡散層へトンネル放出され
るようにすることができる。従って、従来例のように上
記ドレイン不純物拡散層および上記ドレイ側トンネル絶
ｍ暎の各面積を広くすることなく、形状の小形化を図り
ながら書込み時における中ヤリアのトンネル注入効率お
よび消去時におけるキリアのトンネル放出効率の向上を
図ることができる。ま九、上記ドレイン側トンネル絶縁
膜および上記ソース側トンネル絶縁膜のうちの一方が製
造過程における欠陥によって早期にトンネル現象が生じ
ないようになった場合でも、これらのトンネル絶縁膜の
うちの他方によって１込み時におけるキャリアのトンネ
ル注入および消去時におけるキャリアのトンネル放出を
行うことができるので、メモリセルの信頼性を向上させ
ることができる。
装置では、絶＃膜内にドレイン不純物拡散層の上方から
ソース不純物拡散層の上方に達するようにフローティン
グゲート導電体層を堀設し、上記ドレイン不純物拡散層
および上記ソース不純物拡散Ｉ−の各領域と上記７０−
テイングゲート導電体層との間の上記絶ＲＷ４をそれぞ
れドレイン側トンネル絶縁膜およびソース貴トンネル絶
Ｊｌ［にし九ので、蕾込み時にはキャリアが上記ドレイ
ン不純物拡散層および上記ソース不純物拡散層からそれ
ぞれ上記ドレイン側トンネル絶縁＠および上記ソース偶
トンネル絶Ｉ＆膜を同時に通夛抜けて上記）四−ティン
グゲート導電体層へトンネル注入されるようにし、消去
時にはキャリアが上記７゜−ティングゲート導電体層か
ら同時に上記ドレイン側トンネル絶縁膜および上記ソー
ス側トンネル絶縁膜を通り抜けて上記ドレイン不純物拡
散層および上記ソース不純物拡散層へトンネル放出され
るようにすることができる。従って、従来例のように上
記ドレイン不純物拡散層および上記ドレイ側トンネル絶
ｍ暎の各面積を広くすることなく、形状の小形化を図り
ながら書込み時における中ヤリアのトンネル注入効率お
よび消去時におけるキリアのトンネル放出効率の向上を
図ることができる。ま九、上記ドレイン側トンネル絶縁
膜および上記ソース側トンネル絶縁膜のうちの一方が製
造過程における欠陥によって早期にトンネル現象が生じ
ないようになった場合でも、これらのトンネル絶縁膜の
うちの他方によって１込み時におけるキャリアのトンネ
ル注入および消去時におけるキャリアのトンネル放出を
行うことができるので、メモリセルの信頼性を向上させ
ることができる。
５ｇ１図は従来のｎチャネル形ＫＩＩＩＰＲＯＭのメモ
リセル部を示す側断面図、第２図はこの発明の一実施例
のｎチャネル形１ｒｉＩ！ＸＰＲＯＭのメモリセル部を
示す側断面図、第３図はこの発明の他の実施例のｎチャ
ネル形ＥＫＦＲＯＭのメモリセル部を示す側断面図、第
４図はこの発明の別の他の実施例のｎチャネル形ＩＩＣ
ＦＲＯＭのメモリセル部を示すｍ新面図である。 図において、（１）はｐｉ８１基板（第１伝導形の半導
体基板）、（２）はｎ形ドレイン不純物拡散層（第２伝
導形のドレイン不純物拡散層） 、（３）はｎ形ソース
不純物拡散層（第２伝導形のソース不純物拡散層）、（
４１は８１０角膜（絶縁膜）、（５）はフローティング
ゲート導電体層、（龜）はドレイン側トンネル８１０１
ｆＩＩ（ドレイン側トンネル絶縁膜）、（６ｂ）はソ
ース側トンネルＳｉＯ愈ｆｌｌ （ソース側トンネル絶
縁膜） 、 （７）は制御ゲート導電体層である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛野偵 −（４１名） − 第１図 第２図 第３図 り 第４図
リセル部を示す側断面図、第２図はこの発明の一実施例
のｎチャネル形１ｒｉＩ！ＸＰＲＯＭのメモリセル部を
示す側断面図、第３図はこの発明の他の実施例のｎチャ
ネル形ＥＫＦＲＯＭのメモリセル部を示す側断面図、第
４図はこの発明の別の他の実施例のｎチャネル形ＩＩＣ
ＦＲＯＭのメモリセル部を示すｍ新面図である。 図において、（１）はｐｉ８１基板（第１伝導形の半導
体基板）、（２）はｎ形ドレイン不純物拡散層（第２伝
導形のドレイン不純物拡散層） 、（３）はｎ形ソース
不純物拡散層（第２伝導形のソース不純物拡散層）、（
４１は８１０角膜（絶縁膜）、（５）はフローティング
ゲート導電体層、（龜）はドレイン側トンネル８１０１
ｆＩＩ（ドレイン側トンネル絶縁膜）、（６ｂ）はソ
ース側トンネルＳｉＯ愈ｆｌｌ （ソース側トンネル絶
縁膜） 、 （７）は制御ゲート導電体層である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛野偵 −（４１名） − 第１図 第２図 第３図 り 第４図
Claims (1)
- 【特許請求の範囲】 ［１１第１伝導形の半導体基板と、この半導体基板の主
面部ぞ互いに所定間隔をおいて形成された第２伝導形の
ドレイン不純物拡散層および第２伝導形のソース不純物
拡散層と、上記半導体基板。 上記ドレイン不純物拡散層および上記ソース不純物拡散
１−の各表面上にわたって形成された絶縁膜と、この絶
縁膜内に上記ドレイン不純物拡散層の上方から上記ドレ
イン不純物拡散層および上記ソース不純物拡散層間の上
記半導体基板の上方を通って上記ソース不純物拡散層の
上方に達するように埋設され九７０−テイングゲート導
電体層と、上記絶縁膜内の上記）胃−テ、イングゲート
導電体層の上方の部分に上記７０−ティングゲート導電
体層との間に所定距離をおいて埋設された制御ゲート導
電体層とを備えたメモリセルを用いたものにおいて、上
記ドレイン不純物拡散層および上記ソース不純物拡散層
の各領域と上記７０−ティングゲート導電体層との間の
上記絶縁膜をそれぞれキャリアがトンネル現象によって
通９抜は得る厚さのドレイン側トンネル絶縁膜およびソ
ース側トンネル絶縁膜にして、書込み時にはキャリアが
上記ドレイン不純物拡散層および上記ソース不純物拡散
層からそれぞれ上記ドレイン側トンネル絶縁膜および上
記ソース側トンネル絶縁膜を同時に通シ抜けて上記ブロ
ーティングゲート導電体層へトンネル注入されるように
し、消去時にはキャリアが上記７０−ティングゲート導
電体層から同時に上記ドレイン側トンネル絶ｌ＆膜およ
び上記ソース側トンネル絶縁膜を通り抜けて上記ドレイ
ン不純物拡散層および上記ソース不純物拡散層へトンネ
ル放出されるようにし、読み出し時には上記７０−ティ
ングゲート導電体層のキャリアの蓄積の有無によって変
化する上記制御ゲート導電体層のしきい値電圧に基づく
上記ドレイン不純物拡散層と上記ソース不純物拡散層と
の間の導通の有無によって線環信号が得られるようにし
たことを特砿とする半導体不揮発性記憶装置。 （２） ドレイン側トンネル絶縁膜およびソース側ト
ンネル絶縁膜がそれぞれドレイン不純物拡散層およびソ
ース不純物拡散層の各領域の表面上の一部に設けられ九
ことを特徴とする特許請求の範囲第１項記載の半導体不
揮発性記憶装置。 （３） ７０−ティングゲート導電体層の両端部がそれ
ぞれドレイン不純物拡散層およびソース不純物拡散層の
各領域を越えて上記ドレイン不純物拡散層および上記ソ
ース不純物拡散層間の半導体基板の主面上にはみ出すよ
うに設けられたことを特徴とする特許請求の範囲第１項
記載の半導体不揮発性記憶装置。 （４１７ｏ−ティングゲート導電体層がドレイン不純物
拡散層とソース不純物拡散層とこれらの閏の半導体基板
との各表面上にわたって均一な厚さの絶縁膜を介してこ
れらの表面と対向するように設けられたことを特徴とす
る特許請求の範囲第１項記載の半導体不揮発性記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003585A JPS58121680A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003585A JPS58121680A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121680A true JPS58121680A (ja) | 1983-07-20 |
Family
ID=11561525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003585A Pending JPS58121680A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121680A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321288A (en) * | 1990-09-28 | 1994-06-14 | Texas Instruments Incorporated | Nonvolatile memory array in which each cell has a single floating gate having two tunnelling windows |
| US5625213A (en) * | 1994-07-15 | 1997-04-29 | United Microelectronics Corporation | Top floating-gate flash EEPROM structure |
| WO1997038446A1 (de) * | 1996-04-09 | 1997-10-16 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einem geteilten floating gate |
| FR2926673A1 (fr) * | 2008-01-21 | 2009-07-24 | St Microelectronics Rousset | Procede de fabrication d'une cellule memoire eeprom |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160471A (en) * | 1979-04-26 | 1980-12-13 | Itt | Programmable semiconductor memory cell |
| JPS5633882A (en) * | 1979-08-24 | 1981-04-04 | Centre Electron Horloger | Nonnvolatile memory cell |
-
1982
- 1982-01-12 JP JP57003585A patent/JPS58121680A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160471A (en) * | 1979-04-26 | 1980-12-13 | Itt | Programmable semiconductor memory cell |
| JPS5633882A (en) * | 1979-08-24 | 1981-04-04 | Centre Electron Horloger | Nonnvolatile memory cell |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321288A (en) * | 1990-09-28 | 1994-06-14 | Texas Instruments Incorporated | Nonvolatile memory array in which each cell has a single floating gate having two tunnelling windows |
| US5625213A (en) * | 1994-07-15 | 1997-04-29 | United Microelectronics Corporation | Top floating-gate flash EEPROM structure |
| WO1997038446A1 (de) * | 1996-04-09 | 1997-10-16 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einem geteilten floating gate |
| FR2926673A1 (fr) * | 2008-01-21 | 2009-07-24 | St Microelectronics Rousset | Procede de fabrication d'une cellule memoire eeprom |
| US7767532B2 (en) | 2008-01-21 | 2010-08-03 | Stmicroelectronics (Rousset) Sas | Method for manufacturing an EEPROM cell |
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