JPH09260611A - 電子デバイス - Google Patents

Abstract

(57)【要約】 【課題】データの読出しを正確に行なえる量子効果メモ
リ素子を提供すること。 【解決手段】チャネル領域上に形成されたゲート酸化膜
４と、このゲート酸化膜上に形成され、複数の量子ドッ
トセル５とからなる量子ドットセル群と、この量子ドッ
トセル群の全面に形成されたトンネル酸化膜６と、この
トンネル酸化膜６の全面に形成されたゲート電極７とを
備えている。データの書込み時にはゲート電極７に負の
電圧を印加することにより、量子ドットセル群の全量子
ドットセル５に電子が注入される。これにより、しきい
値変化が大きくなり、データの読出しを正確に行なえる
ようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子デバイスに係
り、特にメモリ素子として有効な量子効果を利用した電
子デバイスに関する。

【０００２】

【従来の技術】半導体記憶装置の一つしてＥＥＰＲＯＭ
が知られている。ＥＥＰＲＯＭでは、２重ゲート電極構
造（浮遊ゲート電極／制御ゲート電極）のメモリ素子が
使用されている。

【０００３】この種のメモリセル素子では、浮遊ゲート
電極に電子が蓄積された状態とそうでない状態を
“１”、“０”のデータとして利用し、そして、トンネ
ル酸化膜を介して浮遊ゲート電極と基板との間で電子の
出し入れを行なうことにより、データの書込み・消去を
行なう。

【０００４】このような従来より広く用いられているメ
モリ素子に対して、最近、新しい構造のメモリ素子とし
て、量子効果メモリ素子が提案されている（ＩＥＤＭ´
９５Ｓａｎｄｉｐ Ｔｉｗａｒｉ ｅｔ ａｌ．）。図
３に、その素子構造を示す。上記メモリ素子の特徴は浮
遊ゲート電極に量子ドットセルを利用していることにあ
る。

【０００５】図中、９１はｐ型シリコン膜（基板）を示
しており、このｐ型シリコン膜９１の表面にはｎ型ソー
ス領域９２、ｎ型ドレイン領域９３が選択的に形成され
ている。

【０００６】ｎ型ソース領域９２とｎ型ドレイン領域９
３との間のｐ型シリコン膜９１上にはトンネル酸化膜９
４を介して複数の量子ドットセル９５が設けられてい
る。量子ドットセル９５はナノオーダの微結晶シリコン
により形成されている。量子ドットセル９５は通常のＥ
ＥＰＲＯＭの浮遊ゲート電極に相当する。

【０００７】これら量子ドットセル９５はゲート酸化膜
９６により覆われている。このゲート酸化膜９６上には
ゲート電極９７が設けられている。このゲート電極９７
が通常のＥＥＰＲＯＭの制御ゲート電極に相当する。

【０００８】そして、トンネル酸化膜９４、量子ドット
セル９５、ゲート酸化膜９６およびゲート電極９７から
なるゲート部の側壁にはゲート側壁絶縁膜９８が設けら
れている。

【０００９】このように構成された量子効果メモリ素子
におけるデータの書込み・読出し・消去は、以下の通り
である。

【００１０】データの書込みは、ｎ型ソース領域９２お
よびｎ型ドレイン領域９３を接地電位に設定した状態
で、ゲート電極９７に所定レベルの正の電圧を印加する
ことにより行なう。

【００１１】このような正ゲート電圧を印加すると、ｎ
型ソース領域９２およびｎ型ドレイン領域９３からトン
ネル酸化膜９４を介して量子ドットセル９５に電子が注
入され、量子ドットセル９５内に電子が蓄積されること
になる。

【００１２】データの読出しは、量子ドットセル９５内
に電子が蓄積されている否かにより、しきい値電圧が変
化することを利用する。

【００１３】すなわち、ｎ型ソース領域９２の電位より
もｎ型ドレイン領域９３の電位を所定レベル高くして、
ゲート電極９７に所定レベルの正んゲート電圧を印加し
て、ｎ型ドレイン領域９３に流れる電流、つまり、チャ
ネル領域に流れる主電流を検出することにより行なう。

【００１４】データの消去は、ｎ型ソース領域９２およ
びｎ型ドレイン領域９３を接地電位に設定した状態で、
ゲート電極９７に所定レベルの負の電圧を印加すること
により行なう。

【００１５】このような負ゲート電圧を印加すると、量
子ドットセル９５内に蓄積された電子はトンネル酸化膜
９４を介してｐ型シリコン膜９１（チャネル領域）に放
出される。

【００１６】しかしながら、本発明者等は、この種のメ
モリ素子には以下のような問題があることを見出だして
いる。

【００１７】このような素子構造であると、データの書
込み時において、ｎ型ソース領域９２およびｎ型ドレイ
ン領域９３から量子ドットセル９５に電子を注入する際
に、ｎ型ソース領域９２およびｎ型ドレイン領域９３に
近い量子ドットセル９５には電子が容易に注入される
が、ｎ型ソース領域９２およびｎ型ドレイン領域９３か
ら離れた量子ドッセル９５には電子が注入され難いとい
う現象が生じる。

【００１８】したがって、ゲート電極９７の中央部の下
には、電子が注入されない量子ドッセル９５が生じ、デ
ータを正確に書き込むことができなくなる結果、しきい
値電圧の変化が小さくなり、データを正確に読み出すこ
とが困難になる。

【００１９】さらに、量子ドットセル９５からｐ型シリ
コン膜９１（チャネル領域）に排出された電子による電
子電流が検出電流に対してノイズとして作用するので、
これによってもデータを正確に読み出すことが困難にな
る。

【００２０】

【発明が解決しようとする課題】上述の如く、従来の浮
遊ゲート電極として量子ドットセルを利用した量子効果
メモリ素子にはデータを正確に読み出すのが困難である
という問題があった。

【００２１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、データを正確に読み出
すことができる量子効果メモリ素子として利用すること
ができる電子デバイスを提供することにある。

【００２２】

【課題を解決するための手段】

［概要］上記目的を達成するために、本発明に係る電子
デバイス（請求項１）は、主電流が流れる第１の導電領
域と、この第１の導電領域上に、第１のエネルギー障壁
層を介して設けられ、キャリアを閉じ込めることができ
る第２の導電領域と、この第２の導電領域上に、第２の
エネルギー障壁層を介して設けられ、トンネル効果によ
り前記第２の導電領域にキャリアを注入でき、かつ前記
第２の導電領域内に閉じ込められたキャリアを前記第１
の導電領域以外の領域に排出できるキャリア注入・排出
手段とを備えており、前記キャリア注入・排出手段によ
り前記第２の導電領域内に閉じ込めるキャリアの量を制
御し、この閉じ込めるキャリアの量の違いにより生じる
前記第１の導電領域の電位差により、前記主電流を制御
することを特徴とする。

【００２３】また、本発明に係る他の電子デバイス（請
求項２）は、上記電子デバイス（請求項１）において、
前記第２の導電領域内にキャリアが閉じ込められた状態
とそうでない状態をデータに利用し、前記キャリア注入
・排出手段により、前記第２の導電領域の全体にキャリ
アを注入することによりデータの書き込みを行ない、前
記主電流を検出することによりデータの読み出しを行な
い、前記キャリア注入・排出手段により、前記第２の導
電領域内に閉じ込められたキャリアを前記第１の導電領
域以外の領域に排出することによりデータの消去を行な
うことを特徴とする。

【００２４】本発明においては、第２の導電領域は、例
えば、複数の量子ドットセルにより構成する。

【００２５】本発明において、メモリ素子として利用す
るのに有効な具体的な形態は以下の通りである。

【００２６】すなわち、第１の導電領域としてｎ型導電
膜を使用し、第１のエネルギー障壁層としてトンネル酸
化膜を使用し、第２の導電領域として複数の量子ドット
セルからなる量子ドットセル群を使用し、第２のエネル
ギー障壁層として量子ドットセル群の全面を覆う酸化膜
を使用し、キャリア注入・排出手段として量子ドットセ
ル群の全面を覆う大きさのゲート電極を使用したＭＯＳ
構造を形成する。この場合、主電流はｎ型導電膜のチャ
ネル領域に流れる電流となり、その検出はドレイン電流
を検出することにより行なう。

【００２７】［作用］本発明に係る電子デバイス（請求
項１）は、例えば、第２の導電領域内にキャリアが閉じ
込められた状態とそうでない状態をデータに利用し、キ
ャリア注入・排出手段により、第２の導電領域の全体に
キャリアを注入することによりデータの書き込みを行な
い、主電流を検出することによりデータの読み出しを行
ない、キャリア注入・排出手段により、第２の導電領域
内に閉じ込められたキャリアを第１の導電領域以外の領
域に排出することによりデータの消去を行なうことによ
り、不揮発性の半導体記憶素子（装置）として使用でき
る。

【００２８】このとき、データの書込み時には第２の導
電領域の全体にキャリアが注入されるので、従来の量子
効果メモリ素子におけるデータの読出し時にしきい値電
圧の変化が小さくなり、データを正確に読み出すことが
困難になるという問題を防止できるようになる。

【００２９】また、データの消去時には第２の導電領域
内に閉じ込められたキャリアを第１の導電領域以外の領
域に排出できるので、従来の量子効果メモリ素子におけ
る排出された電子による電子電流がノイズとして作用
し、データを正確に読み出すことが困難になるという問
題を防止できるようになる。

【００３０】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。

【００３１】図１は、本発明の一実施形態に係る量子効
果メモリ素子の断面図である。

【００３２】図中、１はｐ型多結晶シリコン膜を示して
おり、このｐ型多結晶シリコン膜１の表面には高濃度の
ｎ型ソース領域２およびｎ型ドレイン領域３が選択的に
形成されている。

【００３３】ｎ型ソース領域２とｎ型ドレイン領域３と
の間のｐ型多結晶シリコン膜１（チャネル領域）上には
ゲート酸化膜４を介して複数の量子ドットセル５からな
る量子ドットセル群が設けられている。

【００３４】量子ドットセル５はナノオーダの微結晶シ
リコンにより形成され、量子ドットセル５のサイズは数
ｎｍ程度の大きさである。すなわち、量子ドットセル５
のサイズは１個の電子しか蓄積することができない大き
さである。

【００３５】ここで、ゲート酸化膜４は、図３に示した
メモリ素子の場合とは異なり、トンネル酸化膜ではな
い。したがって、ｐ型多結晶シリコン膜１と量子ドット
セル５との間で電子の出し入れは行なわれない。

【００３６】これら量子ドットセル５はトンネル酸化膜
６により覆われている。このトンネル酸化膜６上には、
量子ドットセル群の全面と対向するように、ゲート電極
７が設けられている。すなわち、本実施形態では、トン
ネル酸化膜６を介して各量子ドットセル５とゲート電極
７との間で電子の出し入れが行なわれるようになってい
る。

【００３７】そして、ゲート酸化膜４、量子ドットセル
５、トンネル酸化膜６およびゲート電極７からなるゲー
ト部の側壁にはゲート側壁絶縁膜８が設けられている。

【００３８】このように構成された量子効果メモリ素子
は、通常のｎ型ＭＯＳＦＥＴの作成プロセスを少し変更
することにより容易に作成することができる。

【００３９】このとき、全ての量子ドットセル５の高さ
が一致するように作成することが好ましい。言い換えれ
ば、全ての量子ドットセル５により形成される量子ドッ
トセル群とゲート電極７との対向面が平行になるように
形成することが好ましい。これは量子ドットセル群内で
の電子の注入や放出のばらつきを極力抑制するためであ
る。

【００４０】このように構成された上記量子効果メモリ
素子のデータの書込み・読出し・消去は、以下の通りで
ある。

【００４１】データの書込みは、ｎ型ソース領域２およ
びｎ型ドレイン領域３を接地電位に設定した状態で、ゲ
ート電極７に数ボルトの負の電圧（バイアス電圧）を印
加することにより行なう。

【００４２】図２（ａ）はバイアス電圧印加前のチャネ
ル領域からゲート電極７までの部分のバンド図、図２
（ｂ）はバイアス電圧印加時のそれ、図２（ｃ）はバイ
アス電圧印加除去後のそれである。

【００４３】バイアス電圧を印加する前は、量子ドット
セル５内に電子が蓄積されていないので、ゲート電極７
と量子ドットセル５との間に電位差はない。

【００４４】バイアス電圧を印加すると、ゲート電極７
側のエネルギーレベルが高エネルギー側にシフトし、ゲ
ート電極７の電子が存在する準位が量子ドットセル５の
基底準位よりも高くなり、ゲート電極７から電子がトン
ネリングにより量子ドットセル５に注入されるようにな
る。

【００４５】この後、バイアス電圧の印加を解除する
と、ゲート電極７のエネルギーレベルは低下するが、量
子ドットセル５内に電子が蓄積された状態となるので、
ゲート電極７と量子ドットセル５との間には電位差が生
じる。

【００４６】データの読出しは、量子ドットセル５内に
電子が蓄積されている否かにより、つまり、ゲート電極
７と量子ドットセル５との間の電位差により生じるしき
い値電圧が変化することを利用する。

【００４７】具体的には、ｎ型ソース領域２の電位より
もｎ型ドレイン領域３の電位を所定レベル高くして、ゲ
ート電極７に所定レベルの正のゲート電圧を印加して、
ｎ型ドレイン領域３に流れる電流（ドレイン電流）、つ
まり、チャネル領域に流れる主電流を検出することによ
り行なう。

【００４８】しきい値電圧が変化するのは、量子ドット
セル５内に電子が蓄積されている否かにより、同じゲー
ト電圧を印加しても、チャネル領域の電位が異なるから
である。

【００４９】データの消去は、ｎ型ソース領域２および
ｎ型ドレイン領域３を接地電位に設定した状態で、ゲー
ト電極７に所定レベルの正の電圧を印加することにより
行なう。

【００５０】このような正ゲート電圧を印加すると、量
子ドットセル５内に蓄積された電子はトンネル酸化膜６
を介してゲート電極７に吸い出され素子外に排出され
る。したがって、量子ドットセル５内に蓄積された電子
がチャネル領域に放出されることはない。

【００５１】本実施形態の量子効果メモリ素子は、ゲー
ト電極７側から量子ドットセル５に電子を注入する構造
になっている。すなわち、量子ドットセル群の領域全体
に電子が一様に供給される構造になっている。

【００５２】したがって、図３に示した従来の量子効果
メモリ素子の場合とは異なり、ゲート電極の中央部の下
に電子が注入されない量子ドッセルが生じて、しきい値
電圧の変化が小さくなり、データを正確に読み出すこと
が困難になるという問題は生じない。

【００５３】また、本実施形態の量子効果メモリ素子
は、量子ドットセル５から放出された電子はゲート電極
７から素子外に排出される構造になっている。すなわ
ち、量子ドットセル５から放出された電子はチャネル領
域に流れない構造になっている。したがって、図３に示
した従来の量子効果メモリ素子の場合とは異なり、量子
ドットセルからチャネル領域に放出された電子による電
子電流が検出電流（ドレイン電流）に対してノイズとし
て作用して、データを正確に読み出すことが困難になる
という問題は生じない。

【００５４】また、本実施形態の量子効果メモリ素子で
は、チャネル領域と接する絶縁膜が、通常のゲート酸化
膜となる構造になっている。すなわち、チャネル領域と
接する絶縁膜がトンネル酸化膜とはならない構造になっ
ている。

【００５５】トンネル酸化膜は、電子がトンネル効果に
より通過できる程度に薄い必要がある。メモリ素子で
は、電子がトンネル酸化膜を通過する回数は非常に多い
ため、薄いトンネル酸化膜は通常のゲート酸化膜に比べ
てダメージを受けやすい。このようなダメージを受けた
トンネル酸化膜とチャネル領域との界面の特性は、通常
のゲート酸化膜とチャネル領域との界面の特性に比べて
劣化したものとなる。

【００５６】したがって、本実施形態の量子効果メモリ
素子は、図３に示した従来の量子効果メモリ素子に比べ
て、界面特性が優れたものとなり、したがって、素子特
性や信頼性も優れたものとなる。

【００５７】なお、本実施形態では、１つのメモリ素子
について説明したが、このようなメモリ素子を通常のＥ
ＥＰＲＯＭの場合と同様にマトリクス配列することによ
り、不揮発性の半導体記憶装置を実現できるようにな
る。また、完全な不揮発性ではなく、半不揮発性の半導
体記憶装置も実現可能である。

【００５８】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、トラン
ジスタ材料としてシリコン系材料を用いた、化合物半導
体系材料を用いても良い。

【００５９】また、上記実施形態では、２重ゲート構造
のトランジスタの場合について説明したが、本発明は、
薄膜トランジスタ（ＴＦＴ）や、量子細線トランジスタ
や、マルチトンネリングジャンクション（Multi Tunnel
ing Junction：ＭＴＪ）を用いたトランジスタにも適用
できる。すなわち、第１の導電領域に多結晶シリコン等
を用いた薄膜トランジスタや、第１の導電領域で電流の
流れる方向に１次元化した量子細線トランジスタや、第
１の導電領域に微小な粒界から構成される多結晶体等か
らなるＭＴＪを用いたトランジスタに適用できる。特に
後者の二つに適用した場合には消費電力を効果的に低減
できるようになる。

【００６０】なお、ＭＴＪは、多数の量子ドット等の導
電領域および該導電領域よりもバンド障壁の高いバリア
領域から構成されたものである。ＭＴＪの導電領域のエ
ネルギー準位は量子化されており、ＭＴＪを通過できる
キャリアは上記量子化されたエネルギー準位に対応した
特定のエネルギーを有するものだけとなる。

【００６１】また、本発明はｎ型のみならずｐ型のトラ
ンジスタにも適用できる。

【００６２】また、上記実施形態では、第１の領域とし
て量子ドットセルを用いたが、半導体や多結晶体や金属
微粒子でも良い。

【００６３】また、本発明はメモリ素子以外の他の電子
デバイスにも適用できる。

【００６４】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【００６５】

【発明の効果】以上詳述したように本発明によれば、デ
ータを正確に読み出すことができる量子効果メモリ素子
として利用できる電子デバイスを提供できるようにな
る。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る量子効果メモリ素子
の断面図

【図２】図１の量子効果メモリ素子のデータの書込みを
説明するための図

【図３】従来の量子効果メモリ素子の断面図

【符号の説明】

１…ｐ型多結晶シリコン膜（第１の導電領域） ２…ｎ型ソース領域 ３…ｎ型ドレイン領域 ４…ゲート酸化膜 ５…量子ドットセル（第２の導電領域） ６…トンネル酸化膜 ７…ゲート電極（キャリア注入・排出手段） ８…ゲート側壁絶縁膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】主電流が流れる第１の導電領域と、 この第１の導電領域上に、第１のエネルギー障壁層を介
   して設けられ、キャリアを閉じ込めることができる第２
   の導電領域と、 この第２の導電領域上に、第２のエネルギー障壁層を介
   して設けられ、トンネル効果により前記第２の導電領域
   にキャリアを注入でき、かつ前記第２の導電領域内に閉
   じ込められたキャリアを前記第１の導電領域以外の領域
   に排出できるキャリア注入・排出手段とを具備してな
   り、 前記キャリア注入・排出手段により前記第２の導電領域
   内に閉じ込めるキャリアの量を制御し、この閉じ込める
   キャリアの量の違いにより生じる前記第１の導電領域の
   電位差により、前記主電流を制御することを特徴とする
   電子デバイス。
2. 【請求項２】前記第２の導電領域内にキャリアが閉じ込
   められた状態とそうでない状態をデータに利用し、 前記キャリア注入・排出手段により、前記第２の導電領
   域の全体にキャリアを注入することによりデータの書き
   込みを行ない、 前記主電流を検出することによりデータの読み出しを行
   ない、 前記キャリア注入・排出手段により、前記第２の導電領
   域内に閉じ込められたキャリアを前記第１の導電領域以
   外の領域に排出することによりデータの消去を行なうこ
   とを特徴とする請求項１に記載の電子デバイス。