KR100657151B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
비휘발성 메모리 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100657151B1 KR100657151B1 KR1020030101073A KR20030101073A KR100657151B1 KR 100657151 B1 KR100657151 B1 KR 100657151B1 KR 1020030101073 A KR1020030101073 A KR 1020030101073A KR 20030101073 A KR20030101073 A KR 20030101073A KR 100657151 B1 KR100657151 B1 KR 100657151B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- memory device
- floating gate
- nonvolatile memory
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000007667 floating Methods 0.000 claims abstract description 59
- 238000002347 injection Methods 0.000 claims abstract description 43
- 239000007924 injection Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 230000005641 tunneling Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- 229910017115 AlSb Inorganic materials 0.000 claims description 2
- 229910004613 CdTe Inorganic materials 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 2
- 229910017493 Nd 2 O 3 Inorganic materials 0.000 claims description 2
- 229910007709 ZnTe Inorganic materials 0.000 claims description 2
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 2
- 229910005540 GaP Inorganic materials 0.000 claims 1
- 229910052681 coesite Inorganic materials 0.000 claims 1
- 229910052906 cristobalite Inorganic materials 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 229910052682 stishovite Inorganic materials 0.000 claims 1
- 229910052905 tridymite Inorganic materials 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 11
- 239000012535 impurity Substances 0.000 abstract description 6
- 230000014759 maintenance of location Effects 0.000 abstract description 4
- 239000002784 hot electron Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 자세하게는 내구 특성과 리텐션 특성이 우수한 인젝션 게이트를 가지는 비휘발성 메모리 소자에 관한 것이다.
본 발명의 상기 목적은 반도체 기판에 나란히 배치된 다수의 활성 영역; 상기 활성 영역을 가로지르는 다수의 콘트롤 게이트; 상기 콘트롤 게이트와 평형으로 이격되어 상기 활성 영역들 상부를 가로지르는 셀렉트 게이트; 상기 각각의 활성 영역과 상기 각각의 콘트롤 게이트 사이에 형성된 플로팅 게이트; 상기 플로팅 게이트의 일측 하부와 상기 활성 영역 사이에 형성된 인젝션 게이트; 상기 콘트롤 게이트와 플로팅 게이트 사이에 개재된 ONO층; 상기 플로팅 게이트와 셀렉트 게이트 사이의 반도체 기판에 형성된 고농도 불순물 확장 영역; 상기 플로팅 게이트의 일측 하부에 형성된 소오스 영역; 상기 셀렉트 게이트의 일측 하부에 형성된 드레인 영역 및 상기 드레인 영역에 형성된 비트 라인 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
따라서, 본 발명의비휘발성 메모리 소자는 플로팅 게이트의 하부 일측에 인젝션 게이트를 포함하는 트랜지스터와 오버 이레이즈 문제, 드레인 턴온현상, 드레인 디스터브 등과 같은 문제를 제거할 수 있는 셀렉트 트랜지스터를 포함하는 노어 플래시 셀의 어레이를 구성하여 프로그램, 이레이즈, 리드 동작을 효과적으로 실시할 수 있다.
NOR Flash Array, 인젝션 게이트, 플로팅 게이트, 셀렉트 Gate, Cell Layout
Description
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.
도 2 내지 도 6은 본 발명에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 공정단면도.
도 7은 본 발명에 따른 비휘발성 메모리 소자의 셀 어레이.
도 8은 본 발명에 의한 비휘발성 메모리 소자의 셀 레이아웃.
도 9는 도 8의 A-A' 방향으로 자를 경우 단면도.
도 10은 도 8의 B-B' 방향으로 자를 경우 경우의 단면도.
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 자세하게는 내구 특성과 리텐션 특성이 우수한 인젝션 게이트를 가지는 비휘발성 메모리 소자에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable 프로그램mable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
상기와 같은 종래의 플래시 메모리 셀에서는, 플로팅 게이트와 콘트롤 게이트를 평판 형태로 형성하였다. 그러나, 플래시 메모리에서는, 콘트롤 게이트의 전위가 플로팅 게이트에 잘 전달되는 것이 소자의 소거 및 프로그램 특성을 향상시키는 데에 매우 중요하다. 왜냐하면, 플래시 메모리의 핫 캐리어(hot carrier)를 이용한 프로그램 동작시, 소오스에 0V, 드레인에 5V 및 콘트롤 게이트에 9V를 인가하는데, 콘트롤 게이트에 인가한 전압이 플로팅 게이트를 거쳐 그 전압 그대로 게이트 산화막에 전계를 만들면 더욱 빠르게 핫 전자가 플로팅 게이트로 주입된다. 반대로 소거 동작시 콘트롤 게이트에 -7V, 소오스에 약 5V를 인가하여 플로팅 게이트에 있는 전자를 F-N(Fowler-Nordheim) 터널링에 의하여 소오스 쪽으로 방출시키는데, 콘트롤 게이트와 플로팅 게이트 사이의 캐패시턴스가 크고 플로팅 게이트와 기판 사이의 캐패시턴스가 작다면 플로팅 게이트가 더욱 낮은 전압으로 유지되어 소오스 쪽으로 전자가 더욱 많이 방출될 수 있으므로 소거 동작이 빠르게 될 수 있다. 결국, 프로그램 동작이나 소거 동작시에 플로팅 게이트의 전압이 콘트롤 게이트의 전압에 더욱 가깝게 따라 갈수록 동작이 빠르게 된다.
반도체 소자의 프로그램 및 소거 특성을 향상시키는 방법으로서 플로팅 게이 트와 콘트롤 게이트 사이의 유전체층으로 고유전율의 물질을 사용하는 방법이 있다. 그러나 이러한 방법은 기술적으로 개발되어야 할 부분이 상당히 많은 분야이다.
상기 종래의 비휘발성 소자 경우 열 전자 주입 방식(Hot Electron Injection)에 의한 프로그램 과정을 계속 수행함에 따라 열 전자에 의해 터널 산화막과 실리콘 기판의 계면, 터널 산화막 내부 또는 터널 산화막과 플로팅 게이트 계면 사이에 트랩 사이트가 생기게 되고 이러한 트랩 사이트에 의해 문턱 전압이 변화하게 된다. 또한 상기 트랩 사이트가 저장된 전하들이 빠져나가는 통로 역할을 하게 되어 저장된 전하가 빨리 소실된다. 즉 내구 특성과 리텐션 특성에 문제가 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트의 하부 일측에 인젝션 게이트를 포함하는 트랜지스터와 오버 이레이즈 문제, 드레인 턴온현상, 드레인 디스터브 등과 같은 문제를 제거할 수 있는 셀렉트 트랜지스터를 포함하는 노어 플래시 셀의 어레이를 효과적으로 구현하기 위한 비휘발성 메모리 소자를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판에 나란히 배치된 다수의 활성 영역; 상 기 활성 영역을 가로지르는 다수의 콘트롤 게이트; 상기 콘트롤 게이트와 평형으로 이격되어 상기 활성 영역들 상부를 가로지르는 셀렉트 게이트; 상기 각각의 활성 영역과 상기 각각의 콘트롤 게이트 사이에 형성된 플로팅 게이트; 상기 플로팅 게이트의 일측 하부와 상기 활성 영역 사이에 형성된 인젝션 게이트; 상기 콘트롤 게이트와 플로팅 게이트 사이에 개재된 ONO층; 상기 플로팅 게이트와 셀렉트 게이트 사이의 반도체 기판에 형성된 고농도 불순물 확장 영역; 상기 플로팅 게이트의 일측 하부에 형성된 소오스 영역; 상기 셀렉트 게이트의 일측 하부에 형성된 드레인 영역 및 상기 드레인 영역에 형성된 비트 라인 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2 내지 도 6은 본 발명에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2에 도시된 바와 같이, P형 실리콘 기판(101) 위에 패드 산화막(102)과 질화막(103)을 차례로 성장 내지는 증착한 후 상기 질화막을 패터닝한다. 상기 질화막의 패터닝시 비휘발성 메모리 소자의 드레인 영역에만 질화막을 남겨두고 나머지 영역의 질화막은 모두 제거한다. 상기 질화막은 산화막 내지 기타 절연막으로 대치할 수 있으며, 상기 질화막은 500 내지 2500Å의 두께로 증착하는 것이 바람직하다.
다음, 도 3에 도시된 바와 같이, 인젝션 게이트를 형성한다. 질화막이 에칭된 영역에 남아 있는 패드 산화막을 모두 제거한 후 산화공정을 통해 터널 산화막(105)을 60Å 내지 120Å의 두께로 성장시킨다. 이후 인젝션 게이트를 형성하기 위해 밴드갭(Band Gap)이 실리콘 기판보다 크고 터널 산화막(SiO2)보다 작은 인젝션 게이트용 막질을 기판의 전면에 100Å 내지 1000Å의 두께로 증착한다. 상기 인젝션 게이트용 막질을 웨이퍼 전면에 증착한 후 비등방성 블랭킷 식각으로 질화막의 측벽에 사이드월 형태의 인젝션 게이트(104)를 형성시킨다. 상기 인젝션 게이트용 막질은 밴드갭이 1.1eV 보다 크고 9.0 eV 보다 작은 물질이면 모두 사용이 가능하고, 보다 바람직하게는 Al2O3, Y2O3, HfO2
, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd
2O3, Pm2O3, Sm2O3, Eu2
O3, Gd2O3, Tb2O3, Dy2O
3, Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu
2O3 등과 같은 산화막과 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe 등과 같은 화합물 반도체를 사용할 수 있다.
다음, 도 4에 도시된 바와 같이, 제 1 폴리실리콘, ONO층, 제 2 폴리 실리콘을 증착한다. 웨이퍼 전면에 플로팅 게이트용 폴리 실리콘(106)을 증착하고 상기 폴리 실리콘의 상부에 커플링 비(Coupling Ratio)를 증가시키기 위해 ONO층(107)을 형성한다. 이어 상기 ONO층의 상부에 콘트롤 게이트용 폴리 실리콘(108)을 증착한다. 상기 플로팅 게이트용 폴리 실리콘과 콘트롤 게이트용 폴리 실리콘은 모두 N형의 불순물로 도핑된 폴리 실리콘이거나 증착한 후 N형으로 도핑시킨다. 상기 터널 산화막은 인젝션 게이트 형성시 손상을 입을 가능성이 있으므로 플로팅 게이트용 폴리 실리콘을 증착하기 전에 남아 있는 터널 산화막을 제거하고 다시 증착할 수도 있다.
다음, 도 5에 도시된 바와 같이, 제 2 폴리 실리콘, ONO층, 제 1 폴리 실리콘 및 질화막을 식각한 후 소오스/드레인 확장 영역을 형성한다. 상기 콘트롤 게이트용 폴리 실리콘의 상부에 포토레지스트를 도포하고 패터닝한 후 상기 패터닝된 포토레지스트를 식각 마스크로 상기 콘트롤 게이트용 폴리 실리콘, ONO층 및 플로팅 게이트용 폴리 실리콘을 식각하여 플로팅 게이트 및 콘트롤 게이트를 형성한다. 이어 상기 인젝션 게이트의 사이에 잔류하는 질화막을 제거한다. 상기 질화막은 건식식각 또는 인산을 이용한 습식식각으로 제거한다. 이어 상기 기판에 N형 불순물을 주입하여 소오스/드레인 확장 영역(109)을 형성한다.
다음, 도 6에 도시된 바와 같이, 사이드월 스페이서와 소오스/드레인 영역을 형성한다. 상기 기판에 사이드월 스페이서 형성을 위해 산화막(110)과 질화막(111)을 차례로 증착한 후 비등방성 식각을 통해 사이드월 스페이서를 형성한다. 이어 상기 게이트 및 사이드월 스페이서를 이온주입 마스크로 N형 불순물을 이온주입하여 소오스/드레인 영역(112)을 형성한다.
상기의 공정으로 제조된 인젝션 게이트를 포함하는 비휘발성 메모리의 동작은 프로그램시 열 전자 주입이 인젝션 게이트가 위치한 터널 산화막의 영역에서 발생한다. 인젝션 게이트의 컨덕션 밴드(Conduction Band)에 전자들이 주입되며, 상기 주입된 전자들은 더 안정된 낮은 에너지 준위인 플로팅 게이트의 컨덕션 밴드로 이동한다. 따라서 프로그램시 터널 산화막은 인젝션 게이트가 위치하는 곳에 존재하는 터널 산화막이 되며, 실제 플로팅 게이트 소자의 문턱 전압을 좌우하는 터널 산화막은 플로팅 게이트가 위치하는 곳에 존재하는 터널 산화막이다. 그러므로 프로그램시 열 전자 주입에 의해 인젝션 게이트가 위치하는 곳에 존재하는 터널 산화막 또는 계면에 트랩 사이트를 발생시키더라도 플로팅 게이트 소자의 문턱 전압에는 거의 영향을 주지 않아 내구성(Endurance) 특성이 현저히 개선된다. 또한, 주입된 전자가 저장되어 있는 플로팅 게이트의 아래에 위치하는 터널 산화막은 열 전자 주입에 의해서는 트랩 사이트가 발생하지 않으므로 트랩 사이트에 의한 리텐션(Retention) 특성이 저하되는 문제 또한 현저히 개선된다.
이레이즈는 F/N 터널링 방식에 의해 플로팅 게이트에서 실리콘 기판으로 빼내어 문턱 전압을 감소시킨다. 리드는 콘트롤 게이트에 프로그램 상태의 문턱전압과 이레이즈 상태의 문턱전압 중간 정도 되는 전압을 가하여 흐르는 전류를 디텍트하여 프로그램 상태인지 이레이즈 상태인지 판별하게 된다.
도 7은 본 발명에 따른 비휘발성 메모리 소자를 이용하여 셀렉트 트랜지스터를 가지는 노어형 비휘발성 메모리 셀 어레이를 구현한 도면이다.
도면에 201로 표시된 셀을 선택적으로 프로그램, 리드시키는 경우와 블럭 단위로 이레이즈시키는 경우에 각각의 콘트롤 게이트 라인, 워드 라인, 비트 라인, 공통 소오스, 바디에 인가하는 전압은 표 1과 같다.
| 구분 | CG1 | CG2 | CG3 | CG4 | WL1 | WL2 | WL3 | WL4 | BL1 | BL2 | BL3 | BL4 | Source | Body |
| 프로그램 | Vp | Vp | Vp | Vp | 0 | Vwlp | 0 | 0 | 0 | 0 | Vblp | 0 | 0 | 0 |
| Erase1 | -Ve | -Ve | -Ve | -Ve | F | F | F | F | F | F | F | F | F | 0 or Vb |
| Erase2 | -Ve | -Ve | -Ve | -Ve | F | F | F | F | F | F | F | F | 0 or Vs | F |
| Read | Vref | Vref | Vref | Vref | 0 | Vwlr | 0 | 0 | 0 | 0 | Vwlr | 0 | 0 | 0 |
우선 소자를 선택적으로 프로그램시키는 경우를 보면 우선 콘트롤 게이트인 CG1, CG2, CG3, CG4에 Vp[V]를 가한다. 워드 라인은 WL2에만 Vwlp[V]를 인가하고 나머지 워드 라인(WL1, WL3, WL4)에는 0[V]를 가한다. 비트 라인은 BL3에만 Vblp[V]를 인가하고 나머지 비트 라인(BL1, BL2, BL4)에는 0[V]를 가한다. 공통 소오스와 바디에는 모두 0[V]를 인가한다. 상기 프로그램 바이어스 조건에서 드레인에 비트 라인 전압이 인가되는 것은 201 셀 밖에 존재하지 않기 때문에 201 셀만 공통 소오스에서 드레인으로 전류가 흘러 열 전자 주입에 의해 전자가 인젝션 게이트의 컨덕션 밴드에 주입되고 이렇게 주입된 전자들이 플로팅 게이트의 전위우물로 이동함으로써 문턱전압이 높아지는 프로그램 동작이 이루어 진다. 여기서 프로그램 동작시 콘트롤 게이트와 비트 라인, 워드 라인에 각각 인가되는 Vp, Vblp, Vwlp는 열 전자 주입 효율, 드레인 정션 브레이크 다운(Drain Junction Breakdown), 게이트 디스터브(Gate Disturb), 프로그램 전압(Program Current), 셀렉트 트랜지스터 문턱전압 등 여러 가지 요인들에 의해 최적화된 수치로 정한다.
이레이즈는 크게 플로팅 게이트에서 채널쪽으로 전자를 F/N 터널링 시켜 빼내는 방법과 플로팅 게이트에서 소스쪽으로 전자를 F/N 터널링 시켜 빼내는 방법 두 가지가 있다. 상기 표 1에서 이레이즈1은 플로팅 게이트에서 채널쪽으로 전자를 F/N 터널링 시켜 빼내는 경우 바이어스 조건을 나타낸 것이다. 콘트롤 게이트(CG1, CG2, CG3, CG4)에는 -Ve[V]를 가하고 바디에는 0[V] 또는 Vb[V]를 가하며 나머지 워드 라인(WL1, WL2, WL3, WL4)과 비트 라인(BL1, BL2, BL3, BL4), 공통 소오스는 모두 플로팅 시킨다. 따라서 채널에서 콘트롤 게이트쪽으로 강한 전계가 인가되고 이렇게 인가된 강한 전계에 의해 플로팅 게이트의 전위우물에 갇혀 있던 전자들이 F/N 터널링하여 실리콘 기판으로 빠져나가게 되어 문턱전압이 낮아지는 이레이즈 동작이 이루어진다. 상기 표 2의 이레이즈2는 플로팅 게이트에서 소스쪽으로 전자를 F/N 터널링 시켜 빼내는 경우 바이어스 조건을 나타낸 것이다. 콘트롤 게이트(CG1, CG2, CG3, CG4)에는 -Ve[V]를 가하고 공통 소오스에는 0[V] 또는 Vs[V]를 가하며 나머지 워드 라인(WL1, WL2, WL3, WL4)과 비트 라인(BL1, BL2, BL3, BL4), 바디는 모두 플로팅시킨다. 따라서 소스에서 콘트롤 게이트쪽으로 강한 전계가 인가되고 이렇게 인가된 강한 전계에 의해 플로팅 게이트의 전위우물에 갇혀 있던 전자들이 F/N 터널링하여 소스쪽으로 빠져나가게 되어 문턱전압이 낮아지는 이레이즈 동작이 이루어진다.
리드는 콘트롤 게이트(CG1, CG2, CG3, CG4)에 Vref를 인가하고 WL2에 Vwlr을 인가하고 BL3에 Vblr을 인가하며 나머지 워드 라인(WL1, WL3, WL4)과 비트 라인(BL1, BL2, BL4), 공통 소오스, 바디에는 모두 0[V]를 인가한다. 상기 리드 바이어스 조건에서 201 셀이 이레이즈된 상태이면 BL3에서 공통 소오스로 전류가 흐르게 되며 프로그램 상태이면 BL3에서 공통 소오스로 전류가 흐르지 않아 각각의 프로그램/이레이즈 상태를 검출해 낸다. 리드 동작시 콘트롤 게이트에 인가하는 Vref는 대개의 경우 이레이즈 상태의 문턱 전압중 가장 높은 전압과 프로그램 상태 의 문턱 전압중 가장 낮은 전압의 중간 정도에 해당되는 전압을 선정한다. 그리고 리드 동작시 비트 라인에 인가하는 전압의 경우 비트 라인의 전압이 너무 높으면 리드되는 셀에 프로그램 동작이 진행될 수도 있기 때문에 대개의 경우 프로그램 동작이 진행되지 않을 정도로 낮은 전압을 인가한다.
도 8은 본 발명에 의한 비휘발성 메모리 소자의 셀 레이아웃을 나타낸 도면이다. 반도체 기판에 복수개의 나란한 활성 영역(301)들이 배치된다. 상기 활성 영역들은 소자분리막(302)에 의하여 구분된다. 다수의 콘트롤 게이트 전극(303)들이 상기 활성 영역들 상부를 가로지른다. 상기 콘트롤 게이트와 평형으로 이격되어 상기 활성 영역들 상부를 가로지르는 셀렉트 게이트(304)가 배치된다. 상기 각각의 활성 영역과 상기 각각의 콘트롤 게이트 사이에 플로팅 게이트(306)가 중첩되어 있다. 상기 각각의 플로팅 게이트의 일측 하부와 상기 활성 영역 사이에 인젝션 게이트(305)가 구비되어 있다. 상기 인젝션 게이트는 셀렉트 게이트와 인접한다. 상기 각각의 셀렉트 게이트 사이에 드레인 영역이 존재하고, 상기 드레인 영역의 소정 부위에 비트 라인 콘택(307)이 존재한다. 상기 활성 영역의 상부에는 이격되어 비트 라인이 배치된다. 상기 플로팅 게이트와 상기 콘트롤 게이트 전극 사이에 ONO층이 개재되고, 상기 플로팅 게이트 및 상기 활성 영역 사이에 터널 산화막이 개재된다. 상기와 같이 형성된 구조는 드레인 영역을 기준으로 서로 대칭형태로 구성된다.
도 9는 도 8의 단위 셀(309)을 비트 라인 방향(A-A')으로 자를 경우 단면도이다. 실리콘 기판(401)위에 터널 산화막(404), 플로팅 게이트(405), 인젝션 게이 트(406), ONO층(407) 및 콘트롤 게이트(408)가 있다. 상기 콘트롤 게이트의 일측에 이격되어 셀렉트 게이트(403)가 있다. 상기 셀렉트 게이트의 일측 하부에 드레인(409)영역이 형성된다. 상기 콘트롤 게이트 타측 하부에 공통 소오스(410)가 위치하며 콘트롤 게이트와 셀렉트 게이트 사이에 고농도 불순물 확장영역(413)을 함께 공유한다. 상기 드레인 영역에 비트 라인 콘택(411)이 형성되며, 상기 비트 라인 콘택은 금속 비트 라인(412)에 의해 모두 하나로 연결된다.
도 10은 도 8의 단위 셀을 워드 라인 방향(B-B')으로 자를 경우 경우의 단면도이다. 실리콘 기판 활성영역(501)위에 터널 산화막(503)과 플로팅 게이트(504)가 위치하며 상기 터널 산화막, 플로팅 게이트, 활성영역은 소자분리막(502)에 의해 분리된다. 그리고 이렇게 분리되어 있는 터널 산화막과 플로팅 게이트를 ONO층(505)과 워드 라인(506)이 감싸는 구조로 되어 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자는 플로팅 게이트의 하부 일측에 인젝션 게이트를 포함하는 트랜지스터와 오버 이레이즈 문제, 드레인 턴온현상, 드레 인 디스터브 등과 같은 문제를 제거할 수 있는 셀렉트 트랜지스터를 포함하는 노어 플래시 셀의 어레이를 구성하여 프로그램, 이레이즈, 리드 동작을 효과적으로 실시할 수 있다.
Claims (14)
- 활성영역 내에 소스 영역과 드레인 영역을 가지는 기판;상기 소스 영역과 상기 드레인 영역 사이의 기판 위에 형성된 터널 옥사이드 층;상기 터널 옥사이드층 위에 형성된 플로팅 게이트 층;상기 플로팅 게이트 위에 형성된 ONO 층; 및상기 ONO층 위에 형성된 콘트롤 게이트 층으로 구성되고,상기 플로팅 게이트 층 내부에 상기 드레인 영역과 인접한 영역으로 인젝션 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 제 1항에 있어서,상기 비휘발성 메모리 소자는 드레인 영역을 기준으로 서로 대칭형태인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 터널 산화막은 60Å 내지 120Å의 두께인 SiO2임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 인젝션 게이트는 밴드갭이 실리콘보다 크고 SiO2보다 작은 물질임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 인젝션 게이트는 Al2O3, Y2O3, HfO2, ZrO 2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd 2O3, Pm2O3, Sm2O3, Eu2 O3, Gd2O3, Tb2O3, Dy2O 3, Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu 2O3 임을 특징으로 하는비휘발성 메모리 소자.
- 제 1항에 있어서,상기 인젝션 게이트는 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS 또는 CdSe, CdTe임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 비휘발성 메모리 소자의 프로그램은 상기 인젝션 게이트가 위치한 터널 산화막의 영역에서 발생하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 비휘발성 메모리 소자의 이레이즈는 F/N 터널링 방식에 의해 플로팅 게이트에서 실리콘 기판으로 전자를 빼내어 문턱 전압을 감소시키는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 비휘발성 메모리 소자의 리드는 콘트롤 게이트에 프로그램 상태의 문턱전압과 이레이즈 상태의 문턱전압 중간 정도 되는 전압을 가하여 흐르는 전류를 디텍트하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 실리콘 기판 위에 패드 산화막과 질화막을 차례로 증착하는 단계;상기 질화막과 산화막을 패터닝하는 단계;상기 질화막이 제거된 영역에 터널 산화막을 성장시키는 단계;상기 질화막의 측멱에 사이드월 형태의 인젝션 게이트를 형성하는 단계;상기 인젝션 게이트 위에 제1폴리실리콘 층, ONO 층, 제2폴리실리콘 층을 차례로 증착하는 단계;상기 제 1 폴리실리콘 층 내부에 상기 인젝션 게이트가 포함되도록, 상기 제1폴리실리콘 층, ONO 층, 제2폴리실리콘 층을 패터닝하는 단계;상기 인젝션 게이트 사이의 잔류 질화막을 제거하는 단계;소스와 드레인 확장 영역을 형성하는 단계;상기 제1폴리실리콘 층, ONO 층, 제2폴리실리콘 층의 측부에 사이드월 스페이서를 형성하는 단계; 및상기 인젝션 게이트에 인접한 영역으로 드레인 영역이 형성되도록, 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 인젝션 게이트용 막질은 밴드갭이 실리콘보다 크고 SiO2보다 작은 물질인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 12 항에 있어서,상기 인젝션 게이트용 막질의 두께는 100Å 내지 1000Å 인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 제1폴리실리콘의 증착 전에 터널 산화막을 제거하고 다시 터널 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101073A KR100657151B1 (ko) | 2003-12-31 | 2003-12-31 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US11/024,210 US7279736B2 (en) | 2003-12-26 | 2004-12-27 | Nonvolatile memory device and methods of fabricating and driving the same |
| US11/897,370 US7510936B2 (en) | 2003-12-26 | 2007-08-29 | Nonvolatile memory device and methods of fabricating and driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101073A KR100657151B1 (ko) | 2003-12-31 | 2003-12-31 | 비휘발성 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050070804A KR20050070804A (ko) | 2005-07-07 |
| KR100657151B1 true KR100657151B1 (ko) | 2006-12-13 |
Family
ID=37260832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030101073A KR100657151B1 (ko) | 2003-12-26 | 2003-12-31 | 비휘발성 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100657151B1 (ko) |
-
2003
- 2003-12-31 KR KR1020030101073A patent/KR100657151B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050070804A (ko) | 2005-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4834897B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| US5471422A (en) | EEPROM cell with isolation transistor and methods for making and operating the same | |
| US6784476B2 (en) | Semiconductor device having a flash memory cell and fabrication method thereof | |
| US7315056B2 (en) | Semiconductor memory array of floating gate memory cells with program/erase and select gates | |
| US6972997B2 (en) | Nonvolatile semiconductor memory device | |
| US6301155B1 (en) | Non-volatile semiconductor memory device and method of reading same | |
| US20040057286A1 (en) | Self-aligned split-gate NAND flash memory and fabrication process | |
| US6844588B2 (en) | Non-volatile memory | |
| US20020185674A1 (en) | Nonvolatile semiconductor storage device and production method therefor | |
| US6400610B1 (en) | Memory device including isolated storage elements that utilize hole conduction and method therefor | |
| US6313498B1 (en) | Flash memory cell with thin floating gate with rounded side wall, and fabrication process | |
| US7408219B2 (en) | Nonvolatile semiconductor memory device | |
| US20220216316A1 (en) | Method of making split-gate non-volatile memory cells with erase gates disposed over word line gates | |
| KR100609216B1 (ko) | 비휘발성 메모리 소자 | |
| KR100557531B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100657151B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR100594384B1 (ko) | 비휘발성 메모리 소자 | |
| US8809147B2 (en) | Dual conducting floating spacer metal oxide semiconductor field effect transistor (DCFS MOSFET) and method to fabricate the same | |
| KR100594385B1 (ko) | 비휘발성 메모리 소자 | |
| US7510936B2 (en) | Nonvolatile memory device and methods of fabricating and driving the same | |
| KR100604989B1 (ko) | 비휘발성 메모리 소자 및 그의 제조방법 | |
| US8188536B2 (en) | Memory device and manufacturing method and operating method thereof | |
| KR100567350B1 (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR100591122B1 (ko) | 플래시메모리, 그의 구동방법 및 그의 배치구조 | |
| KR100688489B1 (ko) | 비휘발성 메모리 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |