KR100604989B1 - 비휘발성 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는 인젝션 게이트와 플로팅 게이트를 독립적으로 형성시켜 프로그램시 인젝션 게이트를 통해 플로팅 게이트의 전위 우물로 전자들을 주입시킴으로써 종래의 열 전자 주입에 의해 터널 산화막이 열화되는 현상을 막아 비휘발성 메모리 소자의 내구 특성, 리텐션 특성 및 프로그램 특성을 동시에 개선시키는 방법에 관한 것이다.
본 발명의 상기 목적은 비휘발성 메모리 소자에 있어서, 반도체기판 상에 형성된 플로팅 게이트; 상기 플로팅 게이트 및 기판의 사이에 형성된 터널 산화막; 상기 플로팅 게이트의 하부 일측에 형성된 인젝션 게이트; 상기 플로팅 게이트 상부에 형성된 블럭 산화막; 상기 블럭 산화막 상부에 형성된 콘트롤 게이트; 상기 플로팅 게이트 및 콘트롤 게이트의 측면에 형성된 사이드월 스페이서; 상기 사이드월 스페이서 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역 및 상기 사이드월 스페이서 양측 하부의 반도체 기판에 형성된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자 및 그의 제조방법은 셀프 컨버전스 이레이즈 특성을 가지는 인젝션 게이트를 구비하여 프로그램시 인젝션 게이트를 통해 플로팅 게이트의 전위 우물로 전자들을 주입시킴으로써 열 전자 주입에 의해 터널 산화막이 열화되는 현상을 막아 비휘발성 메모리 소자의 내구 특성과 리텐션 특성, 프로그램 특성을 동시에 개선시키는 효과가 있다.
Self-Convergence, 인젝션 게이트, Endurance, Retention, Over 이레이즈, MFN 터널링, FN 터널링, 블럭 산화막, 열 전자 주입
Description
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.
도 2는 본 발명에 의한 인젝션 게이트를 포함하는 비휘발성 메모리 소자의 구조를 나타낸 단면도.
도 3은 도 2의 A-A'방향의 에너지 밴드 다이어그램.
도 4는 도 2의 B-B'방향의 에너지 밴드 다이어그램.
도 5 내지 도 7은 발명의 일실시 예로 제 1 블럭 산화막으로 Al2O3를 사용하고 제 2 블럭 산화막으로 SiO2를 사용한 경우 이레이즈 변화 에너지 밴드 다이어그램.
도 8 내지 도 12은 본 발명에 따른 비휘발성 메모리의 제조방법을 나타낸 공정단면도.
본 발명은 비휘발성 메모리 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는 인젝션 게이트와 플로팅 게이트를 독립적으로 형성시켜 프로그램시 인젝션 게이트를 통해 플로팅 게이트의 전위 우물로 전자들을 주입시킴으로써 종래의 열 전자 주입에 의해 터널 산화막이 열화되는 현상을 막아 비휘발성 메모리 소자의 내구 특성, 리텐션 특성 및 프로그램 특성을 동시에 개선시키는 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable 프로그램mable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
상기와 같은 종래의 플래시 메모리 셀에서는, 플로팅 게이트와 콘트롤 게이트를 평판 형태로 형성하였다. 그러나, 플래시 메모리에서는, 콘트롤 게이트의 전위가 플로팅 게이트에 잘 전달되는 것이 소자의 소거 및 프로그램 특성을 향상시키는 데에 매우 중요하다. 왜냐하면, 플래시 메모리의 핫 캐리어(hot carrier)를 이용한 프로그램 동작시, 소오스에 0V, 드레인에 5V 및 콘트롤 게이트에 9V를 인가하는데, 콘트롤 게이트에 인가한 전압이 플로팅 게이트를 거쳐 그 전압 그대로 게이트 산화막에 전계를 만들면 더욱 빠르게 핫 전자가 플로팅 게이트로 주입된다. 반 대로 소거 동작시 콘트롤 게이트에 -7V, 소오스에 약 5V를 인가하여 플로팅 게이트에 있는 전자를 F-N(Fowler-Nordheim) 터널링에 의하여 소오스 쪽으로 방출시키는데, 콘트롤 게이트와 플로팅 게이트 사이의 캐패시턴스가 크고 플로팅 게이트와 기판 사이의 캐패시턴스가 작다면 플로팅 게이트가 더욱 낮은 전압으로 유지되어 소오스 쪽으로 전자가 더욱 많이 방출될 수 있으므로 소거 동작이 빠르게 될 수 있다. 결국, 프로그램 동작이나 소거 동작시에 플로팅 게이트의 전압이 콘트롤 게이트의 전압에 더욱 가깝게 따라 갈수록 동작이 빠르게 된다.
반도체 소자의 프로그램 및 소거 특성을 향상시키는 방법으로서 플로팅 게이트와 콘트롤 게이트 사이의 유전체층으로 고유전율의 물질을 사용하는 방법이 있다. 그러나 이러한 방법은 기술적으로 개발되어야 할 부분이 상당히 많은 분야이다.
상기 종래의 비휘발성 소자 경우 열 전자 주입(Hot Electron Injection) 방식에 의한 프로그램 과정을 계속 수행함에 따라 열 전자에 의해 터널 산화막과 실리콘 기판의 계면, 터널 산화막 내부 또는 터널 산화막과 플로팅 게이트 계면 사이에 트랩 사이트가 생기게 되고 이러한 트랩 사이트에 의해 문턱 전압이 변화하게 된다. 또한 상기 트랩 사이트가 저장된 전하들이 빠져나가는 통로 역할을 하게 되어 저장된 전하가 빨리 소실된다. 즉 내구(Endurance) 특성과 리텐션(Retention) 특성에 문제가 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 셀프 컨버전스 이레이즈(Self-Convergenc Erase) 특성을 가지는 인젝션 게이트를 구비하여 프로그램시 인젝션 게이트를 통해 플로팅 게이트의 전위 우물로 전자들을 주입시킴으로써 열 전자 주입에 의해 터널 산화막이 열화되는 현상을 막아 비휘발성 메모리 소자의 내구 특성과 리텐션 특성, 프로그램 특성을 동시에 개선시킨다. 또한 이레이즈 작업을 수행하는 동안 일정한 문턱전압으로 수렴하도록 함으로써 오버 이레이즈 문제를 방지함과 동시에 이레이즈 상태 문턱전압의 분포를 좁게 만들어 오버 이레이즈에 의해 비트 라인(Bit Line) 상의 다른 셀 데이터를 읽지 못하여 에러가 발생하는 문제와 넓은 이레이즈 문턱 전압 분포에 의해 문턱전압 윈도우(Vt Window)가 줄어드는 문제를 동시에 개선시킨다. 또한 문턱 전압을 일정 전압 레벨에서 좁은 폭을 가지도록 만듬으로써 프로그램 상태 문턱 전압 분포도 좁게 만들수 있어 멀티 레벨 비트 셀(Multi-Level Bit Cell)을 구현하는 것을 용이하게 하는 비휘발성 메모리 소자 및 그의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 비휘발성 메모리 소자에 있어서, 반도체기판 상에 형성된 플로팅 게이트; 상기 플로팅 게이트 및 기판의 사이에 형성된 터널 산화막; 상기 플로팅 게이트의 하부 일측에 형성된 인젝션 게이트; 상기 플로팅 게이트 상부에 형성된 블럭 산화막; 상기 블럭 산화막 상부에 형성된 콘트롤 게이트; 상기 플로팅 게이트 및 콘트롤 게이트의 측면에 형성된 사이드월 스페이서; 상기 사이드 월 스페이서 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역 및 상기 사이드월 스페이서 양측 하부의 반도체 기판에 형성된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 상부에 산화막과 질화막을 형성하고 상기 질화막을 패터닝하는 단계; 상기 질화막의 측벽에 인젝션 게이트를 형성하는 단계; 상기 기판의 전면에 제 1 폴리 실리콘, 블럭 산화막 및 제 2 폴리 실리콘을 증착하고 패터닝하여 게이트를 형성하는 단계; 상기 인젝션 게이트 사이의 질화막을 제거하는 단계; 상기 기판에 이온주입 공정으로 소오스/드레인 확장 영역을 형성하는 단계; 상기 게이트의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 기판에 이온주입 공정으로 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 본 발명에 의한 셀프 컨버전스 이레이즈 특성을 지니는 인젝션 게이트를 포함하는 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
제 1 도전형의 반도체 기판(201)에 제 2 도전형의 소오스/드레인 영역(210, 211)과 소오스/드레인 확장 영역(209)이 형성되어 있다. 상기 소오스/드레인 확장 영역 사이에는 채널 영역이 존재한다. 상기 채널 영역의 상부에 제 2 도전형의 플 로팅 게이트(204)가 형성된다. 상기 플로팅 게이트의 일측 하부에는 인젝션 게이트(203)가 형성되어 있다. 상기 플로팅 게이트의 상부에는 블럭 산화막(205)이 형성되어 있으며, 상기 블럭 산화막은 제 1 블럭 산화막(205a)과 제 2 블럭 산화막(205b)의 다층으로 구성된다. 상기 블럭 산화막의 상부에는 콘트롤 게이트(206)가 형성되어 있다. 상기 콘트롤 게이트와 플로팅 게이트의 측벽에 사이드월 스페이서(207, 208)가 형성되어 있다. 상기 사이드월 스페이서는 두 개의 절연막으로 구성된다. 상기 플로팅 게이트와 기판 사이에는 터널 산화막(202)이 형성되어 있다. 상기 소오스/드레인 확장 영역은 상기 사이드월 스페이서 하부에 형성되며, 상기 소오스/드레인 영역은 상기 소오스/드레인 확장 영역의 일측에 형성된다.
상기 인젝션 게이트로 사용되는 물질은 밴드갭이 1.1eV 보다 크고 9.0 eV 보다 작은 물질이면 모두 사용이 가능하고, 바람직하게는 Al2O3, Y2O
3, HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O
3, Ce2O3, Pr2O3, Nd2O3
, Pm2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2
O3, Ho2O3, Er2O3, Tm2O
3, Yb2O3 또는 Lu2O3 등과 같은 산화막과 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe 등과 같은 화합물 반도체를 사용할 수 있다. 상기 터널 산화막으로 SiO2를 사용하고, 제 1 블럭 산화막으로 Al2O3 또는 Y2O3를 사용하며 제 2 블럭 산화막으로는 SiO2를 사용한다. 상기 드레인의 공핍영역은 인젝션 게이트와 오버랩이 일어나도록 한다.
다음은 본 발명에 의한 비휘발성 메모리 소자의 프로그램에 관련된 내용이다. 상기 구조의 비휘발성 메모리 소자를 프로그램시키기 위해서 콘트롤 게이트(206)와 드레인(211)에 일정 양전압을 가하고 소스(210)와 실리콘 기판(201)은 접지시킨다. 이때 콘트롤 게이트와 드레인에 가하는 바이어스는 열 전자 주입이 가장 많이 일어나는 조건으로 설정한다. 상기 바이어스 조건에서 소스쪽에서 채널 영역으로 전자들이 주입되고 주입된 전자들이 드레인 전계에 의해 가속되어 인젝션 게이트 영역에서 열 전자가 되며 이러한 열 전자들이 콘트롤 게이트에 가해진 수직 전계에 의해 실리콘 기판과 터널 산화막 사이의 에너지 장벽을 뛰어 넘어 인젝션 게이트의 전도대역으로 주입된다.
도 3은 도 2의 A-A'방향의 에너지 밴드를 나타낸 도면으로, 실리콘 기판, 터널 산화막, 인젝션 게이트, 제 1 블럭 산화막, 제 2 블럭 산화막 및 콘트롤 게이트 사이에 형성된 에너지 밴드를 나타낸 도면이다. 열 전자들이 실리콘 기판과 터널 산화막 사이의 에너지 장벽을 뛰어 넘어 인젝션 게이트의 전도대역에 형성된 전위우물에 전자들이 주입되는 과정을 나타내고 있다. 상기 터널 산화막으로 SiO2, 제1블럭 산화막으로 Al2O3, 제2블럭 산화막으로 SiO2를 사용하는 것으로 가정하였다. 인젝션 게이트의 전도대역 전위우물에 주입된 전자들은 더 안정된 전위우물인 플로팅 게이트 전위우물로 떨어지게 되어 최종적으로 인젝션 게이트의 전도대역에 주입된 전자들이 모두 플로팅 게이트 전위우물로 이동하게 된다.
도 4는 도 2의 B-B'방향의 에너지 밴드를 나타낸 도면으로 제 2 사이드월 스 페이서, 제 1 사이드월 스페이서, 플로팅 게이트, 인젝션 게이트, 제 1 사이드월 스페이서 및 제 2 사이드월 스페이서 사이에 형성된 에너지 밴드를 나타낸 도면이다. 인젝션 게이트의 전도대역에 주입된 전자들이 더 안정된 에너지 준위인 플로팅 게이트의 전위우물로 이동하는 과정을 나타내고 있다.
다음은 본 발명에 의한 비휘발성 메모리 소자의 이레이즈에 관련된 내용이다. 상기 구조의 비휘발성 메모리 소자를 이레이즈시키기 위해서는 콘트롤 게이트(206)에 일정 음전압을 가하고 실리콘 기판(201)은 접지 또는 양전압을 가하며 소스와 드레인은 프로팅시킨다. 이때 콘트롤 게이트와 실리콘 기판에 가하는 바이어스는 F/N 터널링에 의해 이레이즈가 최적으로 수행되는 조건으로 설정한다.
도 5 내지 도 7은 발명의 일실시 예로 제 1 블럭 산화막으로 Al2O3를 사용하고 제 2 블럭 산화막으로 SiO2를 사용한 경우 이레이즈 변화를 에너지 밴드 다이어그램으로 나타낸 도면이다.
도 5는 이레이즈 초기 상태에서 에너지 밴드 다이어그램을 나타낸 도면이다. 이레이즈시 콘트롤 게이트에 큰 음전압을 인가하고 P형 기판은 접지시키거나 혹은 콘트롤 게이트에 음전압과 P형 기판에 양전압을 가하게 된다. 이렇게 가해진 전기장은 제 2 블럭 산화막, 제 1 블럭 산화막 및 터널 산화막의 컨덕션 밴드 에너지 준위에 기울기를 유발하게 되는데 플로팅 게이트에 주입되어 있는 전자에 의해 상대적으로 제 1 블럭 산화막과 제 2 블럭 산화막의 전기장은 작은 값이 되고 반대로 터널 산화막의 전기장은 큰 값을 가지게 된다. 따라서 이레이즈 초반에는 제 2 블 럭 산화막에서의 전압강하(311)와 제 1 블럭 산화막에서의 전압강하(321) 그리고 제 2 블럭 산화막과 제 1 블럭 산화막의 컨덕션 밴드 차이를 합한 것(311+321+0.8eV)이 콘트롤 게이트와 제 2 블럭 산화막의 컨덕션 밴드 차이(3.5eV)보다 작다. 그러므로 상기 콘트롤 게이트의 컨덕션 밴드에 존재하는 전자들이 플로팅 게이트로 주입되기 위해서는 제 2 블럭 산화막의 두께와 제 1 블럭 산화막의 두께(341)만큼 터널링을 하여야 하기 때문에 터널링 길이가 매우 길어 콘트롤 게이트에서 플로팅 게이트로 전자주입은 거의 생기지 않는다.
반대로 터널 산화막의 경우 터널 산화막에 가해지는 큰 전기장에 의해 터널 산화막에 큰 전압강하(331)가 생기며 이러한 전압강하는 플로팅 게이트와 터널 산화막 사이의 컨덕션 밴드 차이(3.5eV)보다 훨씬 커서 플로팅 게이트의 컨덕션 밴드내에 저장된 전자들이 F/N 터널링하여 P형 기판으로 빠져 나가게 된다. 이때 플로팅 게이트의 컨덕션 밴드내에 저장된 전자가 F/N 터널링하는 거리(351)는 매우 짧기 때문에 전자들이 플로팅 게이트에서 P형 기판으로 쉽게 빠져 나가게 된다. 따라서 이레이즈 초반에는 플로팅 게이트의 전자들이 터널 산화막을 F/N 터널링하여 P형 기판으로 빠져나감으로써 문턱전압이 감소하게 된다.
도 6은 이레이즈 중반 상태에서 에너지 밴드 다이어그램을 나타낸 도면이다. 이레이즈가 진행됨에 따라 플로팅 게이트에 저장된 전자의 개수가 줄어 들고 이로 인해 터널 산화막에 가해지는 전기장은 점차 줄어들어 터널 산화막내에서의 전압강하(332)는 점점 줄어드는 반면 제 1 블럭 산화막과 제 2 블럭 산화막쪽의 전기장은 점차 증가하여 제 2 블럭 산화막내에서의 전압강하(312)와 제1블럭 산화막 내에서 의 전압강하(322)는 점점 증가하게 된다. 따라서, 제 2 블럭 산화막에서의 전압강하(312)와 제 1 블럭 산화막에서의 전압강하(322), 그리고 제 2 블럭 산화막과 제 1 블럭 산화막의 컨덕션 밴드 차이를 합한 것(312+322+0.8eV)이 콘트롤 게이트와 제2블럭 산화막의 컨덕션 밴드 차이(3.5eV)보다 커지기 시작하여 콘트롤 게이트의 컨덕션 밴드에 존재하는 전자들이 MFN 터널링(Modified F/N 터널링)에 의해 플로팅 게이트의 컨덕션 밴드로 주입되게 된다. 즉 콘트롤 게이트의 컨덕션 밴드에서 플로팅 게이트로 전자들이 터널링 하는 길이(342)는 제 2 블럭 산화막의 전체 두께와 제 1 블럭 산화막의 F/N 터널링 길이를 합한 것이 된다. 하지만 콘트롤 게이트에서 플로팅 게이트로 전자들이 MFN 터널링 하는 길이(342)가 플로팅 게이트에서 P형 기판으로 F/N 터널링하는 길이보다 길어 플로팅 게이트에서 P형 기판으로 F/N 터널링이 우세하게 되어 계속 전자들이 P형 기판으로 빠져나감으로써 문턱전압은 계속 감소하게 된다.
도 7은 이레이즈 후반 상태에서 에너지 밴드 다이어그램을 나타낸 도면이다. 플로팅 게이트에 저장된 전자는 거의 P형 기판으로 빠져나가 조금 남아 있거나 저장된 전자가 없을 수도 있으며 P형 기판에서 역으로 정공이 플로팅 게이트로 주입되어 있을 수도 있다. 이러한 이레이즈 후반에는 터널 산화막에 가해지는 전기장은 최소값으로 줄어들어 터널 산화막 내에서의 전압강하(333)도 최소 전압강하가 발생한다. 반면, 제 1 블럭 산화막과 제 2 블럭 산화막쪽의 전기장는 최대가 되어 제 2 블럭 산화막 내에서의 전압강하(313)와 제 1 블럭 산화막내에서의 전압강하(313)도 최대가 된다. 따라서 제 2 블럭 산화막에서의 전압강하(313)와 제 1 블럭 산화막에 서의 전압강하(323), 그리고 제 2 블럭 산화막과 제 1 블럭 산화막의 컨덕션 밴드 차이를 합한 것(313+323+0.8eV)이 콘트롤 게이트와 제 2 블럭 산화막의 컨덕션 밴드 차이(3.5eV)보다 크며 콘트롤 게이트의 컨덕션 밴드에 존재하는 전자들이 MFN 터널링에 의해 플로팅 게이트의 컨덕션 밴드로 주입되게 된다. 즉 콘트롤 게이트의 컨덕션 밴드에서 플로팅 게이트로 전자들이 터널링 하는 길이(343)는 제 2 블럭 산화막의 전체 두께와 제 1 블럭 산화막의 F/N 터널링 길이를 합한 것이 된다.
따라서 이레이즈 후반에는 콘트롤 게이트에서 플로팅 게이트로 전자가 터널링하는 거리(343)와 플로팅 게이트에서 P형 기판으로 전자가 터널링 하는 거리(353)가 비슷해져 이레이즈 시간을 늘리더라도 플로팅 게이트에서 P형 기판으로 전자가 빠져나가거나 P형 기판에서 플로팅 게이트로 정공이 주입되는 양만큼 콘트롤 게이트에서 플로팅 게이트로 전자가 주입됨으로써 이레이즈 상태의 문턱전압이 일정한 값으로 수렴하게 된다. 상기 제 1 블럭 산화막, 제 2 블럭 산화막, 터널 산화막의 두께는 수렴시키고자 하는 이레이즈 상태의 문턱 전압 레벨에 의해 결정된다.
도 8 내지 12는 본 발명에 따른 비휘발성 메모리의 제조방법을 나타낸 공정단면도이다.
먼저, 도 8에 도시된 바와 같이, P형 실리콘 기판(401) 위에 패드 산화막(402)과 질화막(403)을 차례로 성장 내지는 증착한 후 상기 질화막을 패터닝한다. 상기 질화막의 패터닝시 비휘발성 메모리 소자의 드레인 영역에만 질화막을 남겨두고 나머지 영역의 질화막은 모두 제거한다. 상기 질화막은 산화막 내지 기타 절연막으로 대치할 수 있으며, 상기 질화막은 500 내지 2500Å의 두께로 증착하는 것이 바람직하다.
다음, 도 9에 도시된 바와 같이, 인젝션 게이트를 형성한다. 질화막이 에칭된 영역에 남아 있는 패드 산화막을 모두 제거한 후 산화공정을 통해 터널 산화막(405)을 50Å 내지 120Å의 두께로 성장시킨다. 이후 인젝션 게이트를 형성하기 위해 밴드갭(Band Gap)이 실리콘 기판보다 크고 터널 산화막(SiO2)보다 작은 인젝션 게이트용 막질을 기판의 전면에 100Å 내지 1000Å의 두께로 증착한다. 상기 인젝션 게이트용 막질을 웨이퍼 전면에 증착한 후 비등방성 블랭킷 식각으로 질화막의 측벽에 사이드월 형태의 인젝션 게이트(404)를 형성시킨다. 상기 인젝션 게이트용 막질은 밴드갭이 1.1eV 보다 크고 9.0 eV 보다 작은 물질이면 모두 사용이 가능하고, 보다 바람직하게는 Al2O3, Y2O3, HfO2
, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd
2O3, Pm2O3, Sm2O3, Eu2
O3, Gd2O3, Tb2O3, Dy2O
3, Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu
2O3 등과 같은 산화막과 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe 등과 같은 화합물 반도체를 사용할 수 있다.
다음, 도 10에 도시된 바와 같이, 제 1 폴리실리콘, 블럭 산화막, 제 2 폴리 실리콘을 증착한다. 웨이퍼 전면에 플로팅 게이트용 폴리 실리콘(406)을 증착하고 상기 폴리 실리콘의 상부에 블럭 산화막(407)을 형성한다. 이어 상기 블럭 산화막의 상부에 콘트롤 게이트용 폴리 실리콘(408)을 증착한다. 상기 플로팅 게이트용 폴리 실리콘과 콘트롤 게이트용 폴리 실리콘은 모두 N형의 불순물로 도핑된 폴리 실리콘이거나 증착한 후 N형으로 도핑시킨다. 상기 터널 산화막은 인젝션 게이트 형성시 손상을 입을 가능성이 있으므로 플로팅 게이트용 폴리 실리콘을 증착하기 전에 남아 있는 터널 산화막을 제거하고 다시 증착할 수도 있다. 상기 블럭 산화막은 제 1 블럭 산화막(407-1)과 제 2 블럭 산화막(407-2)으로 구성되며, 상기 제 1 블럭 산화막은 Al2O3나 Y2O3를 사용하며 상기 제 2블럭 산화막은 SiO2를 사용한다. 상기 블럭 산화막의 두께는 수렴하고자 하는 이레이즈의 문턱 전압과 터널 산화막의 두께에 의해 결정되는데, 바람직하게는 제 1 블럭 산화막은 50 내지 250Å, 제 2 블럭 산화막은 20 내지 150Å의 두께로 증착한다.
다음, 도 11에 도시된 바와 같이, 제 2 폴리 실리콘, 블럭 산화막, 제 1 폴리 실리콘 및 질화막을 식각한 후 소오스/드레인 확장 영역을 형성한다. 상기 콘트롤 게이트용 폴리 실리콘의 상부에 포토레지스트를 도포하고 패터닝한 후 상기 패터닝된 포토레지스트를 식각 마스크로 상기 콘트롤 게이트용 폴리 실리콘, 블럭 산화막 및 플로팅 게이트용 폴리 실리콘을 식각하여 플로팅 게이트 및 콘트롤 게이트를 형성한다. 이어 상기 인젝션 게이트의 사이에 잔류하는 질화막을 제거한다. 상기 질화막은 건식식각 또는 인산을 이용한 습식식각으로 제거한다. 이어 상기 기판에 N형 불순물을 주입하여 소오스/드레인 확장 영역(409)을 형성한다.
다음, 도 12에 도시된 바와 같이, 사이드월 스페이서와 소오스/드레인 영역을 형성한다. 상기 기판에 사이드월 스페이서 형성을 위해 산화막(410)과 질화막(411)을 차례로 증착한 후 비등방성 식각을 통해 사이드월 스페이서를 형성한다. 이어 상기 게이트 및 사이드월 스페이서를 이온주입 마스크로 N형 불순물을 이온주입하여 소오스/드레인 영역을 형성한다.
상기의 공정으로 제조된 인젝션 게이트를 포함하는 비휘발성 메모리의 동작은 프로그램시 열 전자 주입이 인젝션 게이트가 위치한 터널 산화막의 영역에서 발생한다. 인젝션 게이트의 컨덕션 밴드에 전자들이 주입되며, 상기 주입된 전자들은 더 안정된 낮은 에너지 준위인 플로팅 게이트의 컨덕션 밴드로 이동한다. 따라서 프로그램시 터널 산화막은 인젝션 게이트가 위치하는 곳에 존재하는 터널 산화막이 되며, 실제 플로팅 게이트 소자의 문턱 전압을 좌우하는 터널 산화막은 플로팅 게이트가 위치하는 곳에 존재하는 터널 산화막이다. 그러므로 프로그램시 열 전자 주입에 의해 인젝션 게이트가 위치하는 곳에 존재하는 터널 산화막 또는 계면에 트랩 사이트를 발생시키더라도 플로팅 게이트 소자의 문턱 전압에는 거의 영향을 주지 않아 내구성 특성이 현저히 개선된다. 또한, 주입된 전자가 저장되어 있는 플로팅 게이트의 아래에 위치하는 터널 산화막은 열 전자 주입에 의해서는 트랩 사이트가 발생하지 않으므로 트랩 사이트에 의한 리텐션(Retention) 특성이 저하되는 문제 또한 현저히 개선된다. 또한 제 1 블럭 산화막과 제 2 블럭 산화막을 사용하여 이레이즈 후반부에 콘트롤 게이트에서 플로팅 게이트로 전자들이 MFN 터널링하여 플로팅 게이트에서 P형 기판으로 전자가 빠져나가거나 P형 기판에서 플로팅 게이트로 정공이 주입되는 것을 보상시킴으로써 이레이즈 상태의 문턱 전압을 일정한 값으로 수렴시켜 오버 이레이즈 문제를 방지함과 동시에 이레이즈 상태 문턱 전압의 분포 를 좁게 만들어 오버 이레이즈에 의해 비트 라인 상의 다른 셀 데이터를 읽지 못하여 에러가 발생하는 문제와 와이드한 이레이즈 문턱 전압 분포에 의해 문턱전압 윈도우가 줄어드는 문제를 동시에 개선시킬 수 있다. 뿐만 아니라 이레이즈 문턱 전압을 일정 전압 레벨에서 좁은 폭을 가지도록 만듬으로써 프로그램 상태 문턱 전압 분포도 좁게 만들 수 있어 멀티 레벨 비트 셀의 구현을 용이하게 할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자 및 그의 제조방법은 셀프 컨버전스 이레이즈 특성을 가지는 인젝션 게이트를 구비하여 프로그램시 인젝션 게이트를 통해 플로팅 게이트의 전위 우물로 전자들을 주입시킴으로써 열 전자 주입에 의해 터널 산화막이 열화되는 현상을 막아 비휘발성 메모리 소자의 내구 특성과 리텐션 특성, 프로그램 특성을 동시에 개선시키는 효과가 있다. 또한 이레이즈시 일정한 문턱전압으로 수렴하도록 함으로써 오버 이레이즈 문제를 방지함과 동시에 이레이즈 상태 문턱전압의 분포를 좁게 만들어 오버 이레이즈에 의해 비트 라인 상의 다른 셀 데이터를 읽지 못하여 에러가 발생하는 문제와 넓은 이레이즈 문턱 전압 분 포에 의해 문턱전압 윈도우가 줄어드는 문제를 동시에 개선시키는 효과가 있다. 또한 문턱 전압을 일정 전압 레벨에서 좁은 폭을 가지도록 만듬으로써 프로그램 상태 문턱 전압 분포도 좁게 만들 수 있어 멀티 레벨 비트 셀을 구현하는 것을 용이하게 할 수 있고, 제 1 블럭 산화막으로 사용되는 Al2O3나 Y2O3의 유전율이 각각 9와 17로 7.5 정도 되는 질화막(SiN)보다 크기 때문에 ONO층을 사용하는 것보다 제 1 블럭 산화막과 제 2 블럭 산화막을 사용하는 것이 커플링 비(Coupling Ratio)가 더 높아 콘트롤 게이트에 걸어주는 전압을 효과적으로 줄일 수 있는 효과가 있다.
Claims (12)
- 비휘발성 메모리 소자에 있어서,반도체 기판 상에 형성된 플로팅 게이트;상기 플로팅 게이트 및 기판의 사이에 형성된 터널 산화막;상기 플로팅 게이트의 하부 일측에 형성된 인젝션 게이트;상기 플로팅 게이트 상부에 형성된 블럭 산화막;상기 블럭 산화막 상부에 형성된 콘트롤 게이트;상기 플로팅 게이트 및 콘트롤 게이트의 측면에 형성된 사이드월 스페이서;상기 사이드월 스페이서 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역; 및상기 사이드월 스페이서 양측 하부의 반도체 기판에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 터널 산화막은 50Å 내지 120Å의 두께인 SiO2임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 인젝션 게이트는 밴드갭이 실리콘보다 크고 SiO2보다 작은 물질임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 인젝션 게이트는 Al2O3, Y2O3, HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2O3, Pm2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2O3, Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu2O3 중 어느 하나임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 인젝션 게이트는 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe 또는 CdTe 중 어느 하나임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 블럭 산화막은 제 1 블럭 산화막과 제 2 블럭 산화막으로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 6항에 있어서,상기 제 1 블럭 산화막은 50 내지 250Å의 두께인 Al2O3 또는 Y2O 3임을 특징으로 하는 비휘발성 메모리 소자.
- 제 6항에 있어서,상기 제 2 블럭 산화막은 20 내지 150Å의 두께인 SiO2임을 특징으로 하는 비휘발성 메모리 소자.
- 비휘발성 메모리 소자의 제조방법에 있어서,반도체 기판의 상부에 산화막과 질화막을 형성하고 상기 질화막을 패터닝하는 단계;상기 질화막의 측벽에 인젝션 게이트를 형성하는 단계;상기 기판의 전면에 제 1 폴리 실리콘, 블럭 산화막 및 제 2 폴리 실리콘을 증착하고 패터닝하여 게이트를 형성하는 단계;상기 인젝션 게이트 사이의 질화막을 제거하는 단계;상기 기판에 이온주입 공정으로 소오스/드레인 확장 영역을 형성하는 단계;상기 게이트의 측벽에 사이드월 스페이서를 형성하는 단계; 및상기 기판에 이온주입 공정으로 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 9항에 있어서,상기 인젝션 게이트를 형성하기 전에 상기 산화막을 제거하고 터널 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 9항에 있어서,상기 인젝션 게이트는 인젝션 게이트용 막질을 기판의 전면에 100Å 내지 1000Å의 두께로 증착한 후 비등방성 블랭킷 식각으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 9항에 있어서,상기 비휘발성 메모리 소자는 프로그램시 열 전자 주입이 상기 인젝션 게이트가 위치한 터널 산화막의 영역에서 발생하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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