KR100609067B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
비대칭 채널 구조를 가진 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 반도체 기판, 반도체 기판에 형성되며 n형 불순물로 도핑된 소오스/드레인 영역, 반도체 기판 상의 소정의 영역에 배치되며 전하들이 터널링 되는 터널링막, 및 터널링막 상에 형성되며 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물, 트랩 구조물과 노출된 반도체 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 및 소오스/드레인 영역 사이의 채널 영역으로, 트랩 구조물 하부의 제1 채널 영역 및 게이트 절연막 하부의 제2 채널 영역을 포함하고, 제1 채널 영역의 문턱전압이 제2 채널 영역의 문턱 전압보다 낮은 채널 영역을 포함한다. 또한, 비대칭 채널 구조형 반도체 소자를 이용한 비휘발성 메모리 소자의 제조 방법도 제공된다.
비대칭 채널, 반도체 소자, 비휘발성 메모리, 로컬 오엔오, 문턱전압
Description
도 1은 로컬 오엔오형 비휘발성 메모리 소자의 프로그래밍과 소거 동작을 설명하기 위한 단면도이다.
도 2a는 본 발명에 의한 비대칭 채널 구조형 반도체 소자의 단면도이고 도 2b와 도 2c는 도 2a의 길이 방향에 따른 문턱전압의 상대적 크기를 나타내는 그래프이다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4b는 본 발명으 제3 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 6a 내지 도 6g는 도 5의 각 공정 단계별 중간 구조물의 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 8a 내지 도 8g는 도 7의 각 공정 단계별 중간 구조물의 단면도들이다.
도 9a 내지 도 9c는 종래의 비휘발성 메모리 소자에 있어서 트랩 구조물이 있는 채널 영역(제1 영역)의 문턱 전압과 트랩 구조물이 없는 채널 영역(제2 영역)의 문턱 전압의 변화를 도시한 그래프이다.
도 10은 종래의 비휘발성 메모리 소자에 있어서 프로그래밍/소거 사이클이 증가함에 따라 셀의 읽기(Read) 동작에서 채널에 흐르는 전류량(Is)의 변화를 나타내는 그래프이다.
도 11a 내지 도 11c는 본 발명에 의한 비대칭 채널 구조형 비휘발성 메모리에 있어서 제1 채널 영역 및 제2 채널 영역의 문턱 전압의 크기를 나타낸 그래프이다.
도 12는 본 발명에 의한 비대칭 채널 구조형 비휘발성 메모리 소자에 있어서 프로그래밍/소거 사이클이 증가함에 따라 셀의 읽기(Read) 동작에서 채널에 흐르는 전류량(Is)의 변화를 나타내는 그래프이다.
(도면의 주요 부분에 대한 부호의 설명)
300: 반도체 기판 310: 소오스 영역
320: 드레인 영역 330: 터널링막
340: 전하 트랩층 345: 포토 레지스트 패턴
350: 게이트 절연막 355: 트랩 구조물
360: 게이트 전극 370: 제1 채널 영역
380: 제2 채널 영역 390: 채널 영역
392: 도핑 영역
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 비대칭 채널 구조를 가진 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로 휘발성(volatile) 또는 비휘발성(non-volatile) 메모리 소자로 구별될 수 있다.
휘발성 메모리 소자들은, 전원 공급이 중단됨에 따라 저장된 데이터가 소실되지만, 비휘발성 메모리 소자는, 전원 공급이 중단되더라도 저장된 데이터를 유지한다.
따라서, 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 비휘발성 메모리 소자들이 폭넓게 사용된다.
이러한 비휘발성 메모리 소자는 종래에 플로팅 게이트(floating gate)형이 주로 사용되었으나, 최근 들어 플로팅 게이트형 비휘발성 메모리 소자와 구동방식이 비슷하고 폴리 실리콘막으로 된 플로팅 게이트 대신에 질화막을 전하 저장층으로 이용하여 전하를 저장하기 때문에 비휘발성 메모리 소자의 수직 두께를 낮추어 집적도를 향상시킬 수 있는 오엔오(Oxide-Nitride-Oxide; ONO)구조의 비휘발성 메모리 소자가 주목받고 있다. 그 중에서도 특히 전하 트랩층으로 기능하는 질화막을 일부 영역에만 분포시키는 형태를 지닌 로컬 오엔오형 비휘발성 메모리 소자가 많이 연구되고 있다.
도 1은 로컬 오엔오형 비휘발성 메모리 소자의 프로그래밍(Programming)과 소거(Erasing) 동작을 설명하기 위한 단면도이다.
도 1에 도시한 바와 같이 로컬 오엔오형 비휘발성 메모리 소자(10)는 반도체 기판(100), 반도체 기판(100)에 형성된 소오스 영역(110), 드레인 영역(120), 터널링막(130), 전하 트랩층(140), 게이트 절연막(150), 게이트 전극(160)을 포함하고 있다.
상기 종래의 로컬 오엔오형 비휘발성 메모리 소자(10)는 열 전자 주입(hot electron injection)에 의해 프로그램될 수 있는 구조를 갖는다.
프로그래밍 동작을 설명하면, 게이트 전극(160)에 양의 전압을 인가하고 소오스/드레인(110, 120)에 적당한 전압이 인가되면, 반도체 기판(100)으로부터 열전자(Hot Electron)들이 터널링막(130)을 통과하여 전하 트랩층(140) 안으로 트랩된다(이때 전자들이 트랩되는 영역은 도 1의 A영역이다).
소거 동작을 설명하면, 게이트 전극(160)에 음의 전압을 인가하고 소오스/드레인(110, 120)에 적당한 전압이 인가되면, 반도체 기판(100)으로부터 열정공(Hot Hole)들이 전자 트랩층(140)으로 트랩되며, 이때 이미 전하 트랩층(140)에 트랩되어 있는 전자들과 결합함으로써, 전하 트랩층을 전기적으로 중성으로 만들게 되는데, 이것이 프로그램된 전하 트랩층(140)을 소거시키는 동작이다.
그런데, 상기 소거 동작을 수행함에 있어서 실제로 열정공들은 전자기적 효 과에 의해 도 1의 B 영역에만 분포하게 된다.
따라서, 전자 트랩 영역(A영역)중 C영역에 대해서는 소거가 제대로 이루어 지지 않게 되며, 프로그래밍/소거 동작이 다수로 진행 될수록 점점 소거가 되지 않는 영역(C영역)이 커지고 상대적으로 소거가 이루어 지는 B영역이 줄어들게 된다.
일반적으로, 전하 트랩층(140)에 전자들이 트랩되어 있으면 차폐효과에 의해 문턱 전압(Vth)이 증가되는데, 전자들이 소거되지 않는 영역(C영역)이 커지게 되면 소거 동작이 이루어지더라도 프로그래밍/소거 동작이 다수 진행됨에 따라 비휘발성 메모리 소자의 프로그래밍/소거 동작 특성이 저하 된다.
본 발명이 이루고자 하는 기술적 과제는 프로그래밍/소거 동작이 다수 진행 되더라도, 프로그래밍/소거 동작 특성이 저하되지 않는 비휘발성 메모리 소자를 제공하는데에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 제조 방법을 제공하는데에 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자는 반도체 기판, 반도체 기판에 형성되며 n형 불순물로 도핑된 소오스/드레인 영역, 반도체 기판 상의 소정의 영역에 배치되며 전하들이 터널링 되는 터널링막, 및 터널링막 상에 형성되며 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물, 트랩 구조물과 노출된 반도체 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 및 소오스/드레인 영역 사이의 채널 영역으로, 트랩 구조물 하부의 제1 채널 영역 및 게이트 절연막 하부의 제2 채널 영역을 포함하고, 제1 채널 영역의 문턱전압이 제2 채널 영역의 문턱 전압보다 낮은 채널 영역을 포함한다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자는 반도체 기판, 반도체 기판에 형성되며 n형 불순물로 도핑된 소오스/드레인 영역, 반도체 기판 상의 소정의 영역에 배치되며 전하들이 터널링 되는 터널링막 및 터널링막 상에 형성되며 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물, 트랩 구조물과 노출된 반도체 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 게이트 전극에 문턱 전압을 인가할 경우 상기 소오스/드레인 사이에 형성되며 트랩 구조물 하부의 제1 채널 영역 및 게이트 절연막 하부의 제2 채널 영역을 포함하는 채널 영역, 제1 채널 영역 내부의 소정의 위치에 형성되는 제1 도핑 영역, 및 제2 채널 영역 내부의 소정의 위치에 형성되는 제2 도핑 영역을 포함한다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자는 n형 불순물이 도핑된 메사형 도핑 영역을 구비하는 반도체 기판, 반 도체 기판에 형성되며 n형 불순물로 도핑된 소오스/드레인 영역, 메사형 도핑 영역 상에 형성되며 전하들이 터널링 되는 터널링막 및 터널링막 상에 형성되며 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물, 트랩 구조물과 노출된 반도체 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 및 게이트 전극에 문턱 전압을 인가할 경우 상기 소오스/드레인 사이에 형성되며 상기 도핑 영역 하부의 제1 채널 영역 및 상기 게이트 절연막 하부의 제2 채널 영역을 포함하는 채널 영역을 포함한다.
상기의 다른 기술적 과제를 해결하기 위한 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 전하들이 터널링되는 터널링막 및 상기 터널링막 상에 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 형성하는 단계, 터널링막 하부에 형성되는 제1 채널 영역 및 상기 제1 채널 영역에 인접하여 상기 터널링막 하부에 제1 채널 영역의 문턱 전압보다 높은 문턱 전압을 갖는 제2 채널 영역을 포함하는 채널 영역을 형성하는 단계, 제2 채널 영역의 상부의 터널링막 및 전하 트랩층을 제거하여 트랩 구조물을 형성하는 단계, 트랩 구조물 및 상기 제2 채널 영역 상부의 반도체 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 게이트 전극을 형성하는 단계, 및 채널 영역의 측면에 n형 불순물로 도핑된 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기의 다른 기술적 과제를 해결하기 위한 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판의 내부의 반도체 기판의 표면과 인접하는 영역에 n형 불순물이 도핑된 도핑 영역을 형성하는 단계, 반도체 기판 상에 전하들이 터널링되는 터널링막 및 터널링막 상에 터널링되는 전하들이 트랩되는 전하 트랩층을 차례대로 형성하는 단계, 전하 트랩층 상에 소정의 포토 레지스트 패턴을 형성하는 단계, 포토 레지스트 패턴을 식각 마스크로 식각을 실시하여 포토 레지스트 패턴이 정의되지 않은 영역의 전하 트랩층, 터널링막 및 도핑 영역을 제거하여 하부에 도핑 영역이 형성된 트랩 구조물을 형성하는 단계, 포토 레지스트 패턴을 제거하고 트랩 구조물 및 트랩 구조물 하부의 채널 영역을 제외한 채널 영역 상부에 게이트 절연막을 형성하고 게이트 절연막 상에 게이트 전극을 형성하는 단계, 및 채널 영역의 측면에 n형 불순물로 도핑된 소오스/드레인 영역을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
도 2a는 본 발명에 의한 비대칭 채널 구조형 반도체 소자의 단면도이고, 도 2b와 도 2c는 도 2a의 길이 방향에 따른 문턱전압의 상대적 크기를 나타내는 그래 프이다.
도 2a를 참조하면, 비대칭 채널 구조형 반도체 소자(20)는 반도체 기판(200)에 제1 도전형 불순물로 도핑된 소오스 영역(210)과 드레인 영역(220)이 형성되어 있고, 소오스 영역(210)과 드레인 영역(220) 사이에는 채널 영역(250)이 형성되어 있다.
채널 영역(250)은 소오스 영역(210) 또는 드레인 영역(220) 중 어느 하나의 영역과 인접하는 채널 영역(250)에 존재하는 제1 채널 영역(230)과, 채널 영역(250) 중 제1 영역(230)을 제외한 제2 채널 영역(240)으로 구성된다.
이때, 제1 채널 영역(230)은 제1 도전형 불순물로 도핑되어 있고, 제2 채널 영역(240)은 제2 도전형 불순물로 도핑되어 있다.
여기서 제1 도전형이 n형일 경우엔, 제2 도전형이 p형이며 제1 도전형 불순물은 5족원소, 즉 N, P, As, Sb, Bi 중 하나 또는 둘 이상이 사용될 수 있고, 제2 도전형 불순물은 3족원소, 즉 B, Al, Ga, In 중 하나 또는 둘 이상이 사용될 수 있다.
만일 제1 도전형 불순물이 p형이고 제2 도전형 불순물이 n형일 경우엔 제1 도전형 불순물은 3족원소, 제2 도전형 불순물은 5족원소가 될 것이다.
도 2b를 참조하면, 소오스 영역(210) 및 드레인 영역(220)이 n형 불순물로 도핑되어 있는 경우, 제1 채널 영역(240)을 n형 불순물로 도핑한다면, 제1 채널 영역(230)의 문턱전압은 p형 불순물로 도핑되어 있는 제2 채널 영역(240)의 문턱 전압 보다 상대적으로 낮아진다. 또한, 제1 채널 영역(230) 및 제2 채널 영역(240)을 동일한 종류의 불순물, 가령 n형 불순물로 도핑한다고 하더라도 제1 채널 영역(230)의 도핑 농도가 제2 채널 영역(240)의 그것보다 높다면, 제1 채널 영역(230)의 문턱 전압은 제2 채널 영역(240)의 문턱 전압 보다 낮아질 것이다.
즉, 채널 영역(250)의 도핑 불순물의 종류 및 농도를 조정함으로써, 각 영역(230, 240)별로 문턱 전압의 크기를 조절할 수 있다.
이와 같은 원리로 도 2c를 참조하면, 제1 채널 영역(230)을 소오스/드레인 영역(210, 220)을 도핑한 도전형과 다른 도전형으로 도핑하고, 도핑 불순물 농도를 제2 채널 영역(240) 보다 높게 조정하는 경우, 제1 영역(230)의 문턱전압의 크기가 제2 영역(240)의 것보다 높아질 수 있다.
상기와 같은 비대칭 채널 구조형 반도체 소자(20)는 주로 비휘발성 메모리 소자, 특히 로컬 오엔오형 비휘발성 메모리 소자에 이용될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 3에 도시한 바와 같이 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자(30)는 반도체 기판(300), 반도체 기판(300)에 형성되며 n형 불순물로 도핑된 소오스 영역(310) 및 드레인 영역(320), 반도체 기판(300) 상의 소정의 영역에 배치되며 전하들이 터널링 되는 터널링막(330), 및 터널링막(330) 상에 형성되며 터널링되는 전하들이 트랩되는 전하 트랩층(340)을 포함하는 트랩 구조물(355), 트랩 구조물(355)과 노출된 반도체 기판(300) 상에 형성된 게이트 절연막(350), 게이트 절연막(350) 상에 형성되는 게이트 전극(360), 및 소오스/드레인 영역(310, 320) 사이의 채널 영역(390)으로, 트랩 구조물(355) 하부의 제1 채널 영역(370)과 게이 트 절연막(350) 하부의 제2 채널 영역(380)을 포함하고, 제1 채널 영역(370)의 문턱 전압이 제2 채널 영역(380)의 문턱 전압보다 낮은 채널 영역(390)을 포함한다.
이와 같이 제1 채널 영역(370)의 문턱 전압을 제2 채널 영역(380)의 문턱 전압보다 낮게 해주는 방법은 제2 채널 영역(380)의 홀의 농도를 제1 채널 영역(370)의 홀의 농도보다 높게 해주는 것이다.
제2 채널 영역(380)의 홀의 농도를 제1 채널 영역의 홀의 농도 보다 높게 해주는 방법은 제1 채널 영역(370)은 n형 불순물로 도핑하고, 제2 채널 영역(380)은 p형 불순물로 도핑하거나, 제1 채널 영역(370)과 제2 채널 영역(380)을 p형 불순물로 도핑하고, 제2 채널 영역(380)을 제1 채널 영역(370) 보다 더 높은 농도의 p형 불순물로 도핑하는 것이다.
구체적으로, 제1 채널 영역(370)의 문턱 전압은 제2 채널 영역(380)의 문턱 전압 보다 1V이상 낮은 것이 바람직하다.
그럼으로써, 전하 트랩층(340)에 소정의 횟수(예를 들어 1000회) 이상 소거 동작이 반복된 후의 제1 채널 영역의 문턱 전압은 제2 채널 영역의 문턱 전압보다 낮을 수 있다.
반도체 기판(300) 상에는 제1 채널 영역(370)과 오버래핑되도록 터널링막(330)이, 그리고 터널링막(330) 상에는 전하 트랩층(340)이 형성되어 있다.
이때, 터널링막(330)과 전하 트랩층(340)을 합쳐서 트랩 구조물(355)이라고 정의한다.
터널링막(330)은 비휘발성 메모리 소자(30)가 프로그래밍시 반도체 기판 (300)으로부터 열전자들이 터널링되는 영역으로서, 비도전성 절연막이어야 한다.
터널링막(330)으로 사용될 수 있는 비도전성 절연막은 옥시나이트 라이드(Oxy-nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
터널링막(330)의 길이는 채널 영역(390)의 길이의 1/2이하로 하는 것이 바람직하므로, 제1 채널 영역(370)과 오버래핑되어야 하고 제1 채널 영역(370)의 길이보다 길지 않은 것이 바람직하다.
전하 트랩층(340)은 열전자들이 트랩(trap)되는 층으로 비도전성이어야 한다.
이러한 전하 트랩층(340)으로 사용될 수 있는 비도전성막으로는 실리콘 나이트라이드(SiNx), 옥시 나이트 라이드 (Oxy- nitride), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 란타늄 산화물(LaOx), 실리콘 옥사이드(SiOx), 실리콘 나노 크리스탈(Silicon Nano Crystal), 게라마늄 나노 크리스탈(Germanium Nano Crystal), 나노 도트 나이트라이드(Nano Dot Nitride) 중 하나 이상을 포함하는 막이거나, 상기의 성분으로 된 막들을 하나 이상 적층하여 제조하는 것도 가능하다.
전하 트랩층(340)의 길이는 채널 영역(390)의 길이의 1/2이하로 하는 것이 바람직하므로, 제1 채널 영역(370)과 오버래핑 되어야 하고 제1 채널 영역(370)의 길이보다 길지 않은 것이 바람직하다.
트랩 구조물(355)이 형성된 반도체 기판(300) 상에 컨포말하게 게이트 절연막(350)이, 그리고 게이트 절연막(350) 상에는 게이트 전극(360)이 형성되어 있다.
이러한 게이트 절연막(350)은 전하 트랩층(340)의 트랩된 전하가 외부로 유출되거나, 게이트 전극(360)으로부터 전하의 주입을 방지하기 위한 것으로서 블로킹(blocking)막 이라고도 불린다.
게이트 절연막(350)으로 사용할 수 있는 물질은 비도전성 이어야 하므로, 옥시나이트라이드(Oxy-nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
다만, 전하 트랩층(340)과 게이트 절연막(350) 사이에는 버퍼링막(미도시)이 포함될 수 있으며, 이는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 공정에 있어서, 전하 트랩층(340)으로부터 포토레지스트(미도시) 패턴을 제거하는 애싱 공정시 전하 트랩층(340) 표면의 손상을 줄이기 위한 완충층으로 이용될 수 있다.
이러한 버퍼링막(미도시)은 비도전성 물질이어야 하며, 옥시나이트라이드 (Oxy-nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
게이트 전극(360)은 게이트 절연막(350) 상에 형성되며 폴리 실리콘(Poly Silicon) 또는 알루미늄(Aluminum), 구리(Cu)와 같은 전도성 금속을 사용하는 것이 가능하다.
상기에서 설명한 비대칭 채널 구조를 가진 비휘발성 메모리 소자는 소오스/드레인(310, 320) 영역이 n형 불순물로 도핑된 경우에 한정하여 설명하였으나, 소오스/드레인 영역이 p형 불순물로 도핑된 경우에도 적용가능하다.
다만, 소오스/드레인 영역(310, 320)이 p형 불순물로 도핑된 경우엔 상기 제1 채널 영역(370)의 문턱 전압은 상기 제2 채널 영역(380)의 문턱 전압 보다 높아야 하며, 바람직하게는 1V이상 높아야 한다.
그럼으로써, 소정의 횟수(예를들면 1000회) 이상 소거 동작이 반복된 후의 제1 채널 영역(370)의 문턱 전압이 제2 채널 영역(380)의 문턱 전압 보다 높을 수 있다.
이와 같이 제1 채널 영역(370)의 문턱 전압을 제2 채널 영역(380)의 문턱 전압보다 높게 해주기 위해선 제1 채널 영역(370)의 전자의 농도를 제2 채널 영역(380)의 전자의 농도보다 낮게 해준다.
제1 채널 영역(370)의 전자의 농도를 제2 채널 영역(380)의 전자의 농도보다 낮게 해주는 방법은 제1 채널 영역(370)을 p형 불순물로 도핑시키고, 제2 채널 영역(380)을 n형 불순물로 도핑시키거나, 제1 채널 영역(370)과 제2 채널 영역(380)을 n형 불순물로 도핑하고, 제2 채널 영역(380)을 제1 채널 영역(370) 보다 더 높은 농도의 n형 불순물로 도핑하는 것이다.
도 4a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4a에 도시된 바와 같이 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(40a)는 반도체 기판(300), 소오스/드레인 영역(310, 320), 터널링막(330)과 전 하 트랩층(340)으로 구성된 트랩 구조물(355), 게이트 절연막(350), 게이트 전극(360) 및 제1 채널 영역(370)과 제2 채널 영역(380)으로 구성된 채널 영역(390) 및 도핑 영역(392)을 포함한다.
다만, 도핑 영역(392)를 제외한 나머지 구성 요소들의 위치, 기능, 구성 성분은 도 3의 제1 실시예에서 설명한 것과 동일하므로 그 설명을 생략하기로 하고, 이하에서는 도핑 영역(392)에 대해서만 설명하기로 한다.
도핑 영역(392)은 불순물이 도핑되어 있는 영역으로서, 제1 채널 영역(370) 내부의 소정의 위치에 형성되는 제1 도핑 영역(372)과 제2 채널 영역(380) 내부의 소정의 위치에 형성되는 제2 도핑 영역(382)으로 구성된다.
제1 도핑 영역(372)은 제조 공정을 고려할 때 반도체 기판(300) 내부의 표면에 트랩 구조물(355)중 터널링층(330)과 인접하도록 제1 채널 영역(370)에 형성하는 것이 바람직하고, 상기 제2 도핑 영역(382)도 제조 공정을 고려할 때 반도체 기판(300) 내부의 표면에 게이트 절연막(350)과 인접하도록 제2 채널 영역(380)에 형성하는 것이 바람직하다.
다만, 실제로 전하 트랩층(340) 내부에서 소거 동작이 반복됨에 따라 전하가 효율적으로 소거되지 않는 영역(도 1의 C 참조)에 전하 트랩층(340)의 소정의 영역에 한정됨을 감안할 때, 제1 도핑 영역(372)은 제1 채널 영역(370)과 트랩 구조물(355)이 인접하는 반도체 기판(300)의 표면 전체 또는 일부영역에 형성하여도 무방할 것이다.
본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(40a)의 소오스/드레인 영역(310, 320)이 n형 불순물로 도핑되어 있는 경우, 제1 도핑 영역(372)의 문턱 전압은 제2 도핑 영역(382)의 문턱 전압보다 낮은 값(바람직하게는 1V이상)을 가진다.
제1 도핑 영역(372)의 문턱 전압을 제2 도핑 영역(382)의 문턱 전압 보다 낮게 해주기 위해서는 제2 도핑 영역(382)의 정공(hole)의 농도가 제1 도핑 영역(372)의 정공의 농도 보다 높아야 한다.
제2 도핑 영역(382)의 정공(hole)의 농도를 제1 도핑 영역(372)의 정공의 농도 보다 높게 해주기 위해서는 제1 도핑 영역(372)은 n형 불순물로 제2 도핑 영역(382)을 p형 불순물로 도핑 시키거나, 제1 도핑 영역(372) 및 제2 도핑 영역(382)를 모두 p형 불순물로 도핑시키되 제2 도핑 영역(382)을 제1 도핑 영역(372) 보다 더 높은 농도의 p형 불순물로 도핑시켜 준다.
이와 같은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(40a)는 소정의 횟수(예컨대 1000회) 이상 소거 동작을 반복하더라도 제1 도핑 영역(372)의 문턱 전압은 제2 도핑 영역(382)의 문턱 전압보다 낮은 값을 가지게 된다.
다만, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(40a)의 소오스/드레인 영역(310, 320)이 p형 불순물로 도핑되어 있는 경우, 제1 도핑 영역(372)의 문턱 전압은 제2 도핑 영역(382)의 문턱 전압보다 높은 값(바람직하게는 1V이상)을 가진다.
제1 도핑 영역(372)의 문턱 전압을 제2 도핑 영역(382)의 문턱 전압 보다 높게 해주기 위해서는 제1 도핑 영역(372)의 전자의 농도가 제2 도핑 영역(382)의 전 자의 농도 보다 낮아야 한다.
제1 도핑 영역(372)의 전자의 농도를 제2 도핑 영역(382)의 전자의 농도 보다 낮게 해주기 위해서는 제1 도핑 영역(372)은 p형 불순물로 제2 도핑 영역(382)을 n형 불순물로 도핑 시키거나, 제1 도핑 영역(372) 및 제2 도핑 영역(382)를 모두 n형 불순물로 도핑시키되 제2 도핑 영역(382)을 제1 도핑 영역(372) 보다 더 높은 농도의 n형 불순물로 도핑시켜 준다.
이와 같은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(40a)는 소정의 횟수(예컨대 1000회) 이상 소거 동작을 반복하더라도 제1 도핑 영역(372)의 문턱 전압은 제2 도핑 영역(382)의 문턱 전압보다 높은 값을 가지게 된다.
본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(40a)에서 전하 트랩층(340)과 게이트 절연막(350) 사이에는 버퍼링막(미도시)이 포함될 수 있으며, 이는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 공정에 있어서, 전하 트랩층(340)으로부터 포토레지스트(미도시) 패턴을 제거하는 애싱 공정시 전하 트랩층(340) 표면의 손상을 줄이기 위한 완충층으로 이용될 수 있다.
이러한 버퍼링막(미도시)은 비도전성 물질이어야 하며, 옥시나이트라이드 (Oxy-nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
도 4b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4b에 도시된 바와 같이 본 발명의 제3 실시예에 따른 비휘발성 메모리 소 자(40b)는 메사형(mesa type) 도핑 영역(392)을 구비하는 반도체 기판(305), 소오스/드레인 영역(310, 320), 터널링막(330)과 전하 트랩층(340)을 포함하는 트랩 구조물(355), 게이트 절연막(350), 게이트 전극(360) 및 제1 채널 영역(370)과 제2 채널 영역(380)을 포함하는 채널 영역(390)을 포함한다.
다만, 반도체 기판(305)를 제외한 나머지 구성 요소들의 위치, 기능, 구성 성분은 도 3의 실시예에서 설명한 것과 동일하므로 그 설명을 생략하기로 하고, 이하에서는 반도체 기판(305)에 대해서만 설명하기로 한다.
도 4b에 도시된 바와 같이 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자(40b)의 반도체 기판(305)은 소정의 영역에 배치되는 메사형 도핑 영역(392)이 구비되어 있으며, 메사형 도핑 영역(392)의 상부에는 트랩 구조물(355)이, 하부에는 제1 채널 영역(370)이 형성되어 있다.
메사형 도핑 영역(392)은 소오스/드레인 영역(310, 320)에 도핑된 것과 같은 성질의 불순물이 도핑되어 있다.
즉, 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자(40b)에서 소오스/드레인 영역(310, 320)이 n형 불순물로 도핑되어 있는 경우엔, 메사형 도핑 영역(392)도 n형 불순물로, 소오스/드레인 영역(310, 320)이 p형 불순물로 도핑되어 있는 경우엔, 메사형 도핑 영역(392)도 p형 불순물로 도핑된다.
소오스/드레인 영역(310, 320) 및 메사형 도핑 영역(392)이 n형 불순물로 도핑되어 있는 경우엔, 메사형 도핑 영역(392) 하부의 제1 채널 영역(370)의 문턱 전압은 제2 채널 영역(380)의 문턱 전압보다 낮은(바람직하게는 1V이상)값을 가지며, 이는 트랩 구조물(355)에 소정의 횟수(예컨대 1000회) 이상 소거 동작을 반복하더라도 마찬가지이다.
이로써 종래기술에서와 같이 소거동작이 반복됨에 따라 제1 채널 영역(370)에서의 임계 전압이 상승되어 소거 동작이 저하되는 현상이 방지될 수 있다.
마찬가지로, 소오스/드레인 영역(310, 320) 및 메사형 도핑 영역(392)이 p형 불순물로 도핑되어 있는 경우엔, 메사형 도핑 영역(392) 하부의 제1 채널 영역(370)의 문턱 전압은 제2 채널 영역(380)의 문턱 전압보다 높은(바람직하게는 1V이상)값을 가지며, 이는 이는 트랩 구조물(355)에 소정의 횟수(예컨대 1000회) 이상 소거 동작을 반복하더라도 마찬가지이다.
본 발명의 제3 실시예에 따른 비휘발성 메모리 소자(40b)에서 전하 트랩층(340)과 게이트 절연막(350) 사이에는 버퍼링막(미도시)이 포함될 수 있으며, 이는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 공정에 있어서, 전하 트랩층(340)으로부터 포토레지스트(미도시) 패턴을 제거하는 애싱 공정시 전하 트랩층(340) 표면의 손상을 줄이기 위한 완충층으로 이용될 수 있다.
이러한 버퍼링막(미도시)은 비도전성 물질이어야 하며, 옥시나이트라이드 (Oxy-nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이고, 도 6a 내지 도 6g는 각 공정 단계별 중간 구조물 의 단면도들이다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도 5 및 도 6a 내지 도 6g를 참조하여 그 공정 순서에 따라 설명하면 다음과 같다.
먼저, 도 6a에 도시한 바와 같이 반도체 기판(300) 상에 터널링막(330), 전하 트랩층(340)을 차례대로 형성한다(S410).
이때, 터널링막(330)은 프로그래밍시 반도체 기판(300)으로부터 열전자들이 터널링되는 막으로서, 비도전성 절연막이어야 하며, 옥시나이트라이드(Oxy- nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
터널링막(330)의 형성을 위해선 열전자 확산법(Thermal Electron Diffusion Method), 원자층 증착법(ALD; Atomic Layer Deposition)이 사용될 수 도 있으나, 화학 기상 증착법(CVD; Chemical Vapor Deposition)을 이용하는 것이 바람직하다.
전하 트랩층(340)은 열전자들이 트랩되는 층으로 비전도성이어야 한다.
전하 트랩층에 사용될 수 있는 비전도성막으로는 실리콘 나이트 라이드 (SiNx), 옥시나이트라이드(Oxynitride), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 란타늄 산화물(LaOx), 실리콘 옥사이드(SiO
x), 실리콘 나노 크리스탈(Silicon Nano Crystal), 게라마늄 나노 크리스탈(Germanium Nano Crystal), 나노 도트 나이트라이드(Nano Dot Nitride) 중 하나 이상을 포함하는 막이거나, 상기의 성분으로 된 막들을 하나 이상 적층하여 만드는 것도 가능하다.
전하 트랩층(340)의 형성을 위해선 열전자 확산법(Thermal Electron Diffusion Method), 원자층 증착법(ALD법; Atomic Layer Deposition)이 사용될 수 도 있으나, 화학 기상 증착법(CVD; Chemical Vapor Deposition)을 이용하는 것이 바람직하다.
다만, 전하 트랩층(340)을 형성한 후 버퍼링막(미도시)를 추가적으로 형성할 수 있다.
버퍼링막을 형성하는 이유는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 공정에 있어서, 전하 트랩층(340)으로부터 포토레지스트(미도시) 패턴을 제거하는 애싱 공정시 전하 트랩층(340) 표면의 손상을 줄이기 위한 완충층으로 이용하기 위함이다.
버퍼링막(미도시)은 비도전성 물질이어야 하며, 옥시나이트라이드(Oxy-nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
다음으로, 반도체 기판의 채널 영역을 n형 불순물로 도핑한다(S420).
도 6b에 도시한 바와 같이 반도체 기판(300) 표면 바로 아래의 채널 영역(390)에 n형 불순물을 임플란트 방법에 의해 도핑시켜 준다.
이와 같이 반도체 기판(300)의 채널 영역(390)을 n형 불순물로 도핑하는 이유는 도핑된 영역의 문턱 전압을 낯추어 주기 위함이다.
다음으로, 전하 트랩층 상에 포토 레지스트 패턴(345)을 형성하고 포토 레지스트 패턴(345)을 마스크로 이용하여 포토 레지스트 패턴(345)이 형성되지 않은 채널 영역에 p형 불순물을 도핑한다(S430).
도 6c에 도시한 바와 같이 포토 레지스트 패턴(345)을 전하 트랩층(340) 상에 형성하며, 도 6d에 도시한 바와 같이 포토 레지스트 패턴(345)을 마스크로 하여 포토 레지스트 패턴(345)이 형성되어 있지 않은 전하 트랩층(340) 하부의 채널 영역(380; 제2 채널영역 이라함)을 임플란트(implant) 방법을 이용하여 p형 불순물로 도핑한다.
이때, 제2 채널 영역(380)을 p형 불순물로 도핑하는 이유는 p형 불순물로 도핑되지 않은 채널 영역(370; 제1 채널 영역이라함)보다 제2 채널 영역(380)의 문턱 전압을 올려주기 위함이다.
다만, 상기에서는 제1 채널 영역(370)의 문턱 전압을 제2 채널 영역(380)의 문턱 전압보다 낮추기 위해 채널 영역(390) 전체를 n형 불순물로 도핑한 후, 제2 채널 영역을 p형 불순물로 도핑하는 방법을 취하였으나, 제2 채널 영역(380)의 홀의 농도가 제1 채널 영역(370)의 홀의 농도보다 높게 해줄 수 있는 방법, 예컨대 p형 불순물로 도핑된 반도체 기판(300)에 포토 레지스트 패턴(345)을 마스크로 이용하여 제2 채널 영역(380)에 p형 불순물을 도핑함으로써 제1 채널 영역(370)보다 제2 채널 영역(380)의 p형 불순물의 도핑 농도를 높이는 방법도 가능하다.
다음으로, 포토 레지스트 패턴(345)을 마스크로 이용하여 포토 레지스트 패턴(345)이 형성되지 않은 영역의 전하 트랩층(340)과 터널링막(330)을 차례대로 식각하여 트랩 구조물(355)을 형성한다(S440).
도 6e에 도시한 바와 같이 포토 레지스트 패턴(345)을 식각 마스크로 하여 식각을 실시하며, 이때 포토 레지스트 패턴(345)이 형성되지 않은 부분의 전하 트 랩층(340)과 터널링막(330)이 차례대로 식각된다.
상기 식각은 비등방성 식각이 가능한 플라즈마에 의한 식각으로 수행함이 바람직하며, 식각 후 포토 레지스트 패턴(345) 하부에는 전하 트랩층(340)과 터널링막(330)을 포함하는 트랩 구조물(355)이 형성된다.
상기 트랩 구조물(355)은 반도체 기판(300)내의 전하들이 터널링막(330)을 터널링하여 전하 트랩층(340)에 트랩되게 하는 역할을 수행하게 된다.
다음으로, 포토 레지스트 패턴(345)을 제거하고 트랩 구조물(355)과 식각에 의해 노출된 반도체 기판(300) 상에 게이트 절연막(350)을 증착하고 게이트 절연막(350) 상에 게이트 전극(360)을 증착한 후에, 후속 공정에서 형성될 소오스/드레인 영역(310, 320)과 오버랩될 부분의 게이트 절연막(350)과 게이트 전극(360)을 제거한다.(S450).
도 6f에 도시한 바와 같이 게이트 절연막(350)은 전하 트랩층(340)에 저장되어 있는 전하가 외부로 누설되는 것을 방지하거나, 게이트 전극(360)으로부터 전하의 주입을 방지하기 위한 것으로서 블로킹(blocking)막 이라고도 불린다.
다만, 버퍼링막(미도시)이 추가로 형성되는 경우엔 게이트 절연막(350)은 전하 트랩층(340) 상에 형성된 버퍼링막(미도시) 상에 형성될 것이다.
게이트 절연막(350)으로 사용할 수 있는 물질은 비도전성이어야 하며, 옥시나이트라이드(Oxy-nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
게이트 절연막(350)을 형성하기 위해선 열전자 확산법(Thermal Electron Diffusion Method), 원자층 증착법(ALD법; Atomic Layer Deposition)이 사용될 수 도 있으나, 화학 기상 증착법(CVD; Chemical Vapor Deposition)법을 이용하는 것이 바람직하다.
게이트 전극(360)은 게이트 절연막(350) 상에 형성되며 게이트 전극(360)으로 사용되는 물질로는 폴리 실리콘과 Al, Cu등과 같은 전도성 금속이 사용될 수 있다. 이때 게이트 전극(360)으로 폴리 실리콘을 사용할 경우 이를 소노스(SONOS; Silicon-Oxide-Nitride-Oxide-Silicon)구조라고 하며, 게이트 전극(360)으로 전도성 금속을 사용할 경우 이를 모노스(MONOS; Metal-Oxide-Nitride-Oxide-Silicon) 구조라고 한다.
마지막으로, 소오스/드레인 영역(310, 320)을 형성한다(S460).
도 6g에 도시한 바와 같이, 소오스 영역(310)은 제2 채널 영역(380)의 측면에 드레인 영역(320)은 제1 채널 영역(370)의 측면에 n형 불순물을 도핑하여 형성한다.
상기의 비대칭 채널 구조를 가진 비휘발성 메모리 소자의 제조 방법을 설명함에 있어서, 소오스/드레인 영역(310, 320)이 n형 불순물로 도핑된 경우에 한정하여 설명하였으나, 본 발명에 의항 비대칭 채널 구조를 가진 비휘발성 메모리 소자의 제조 방법은 소오스/드레인 영역(310, 320)이 p형 불순물로 도핑된 경우에도 적용 가능하다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이고, 도 8a 내지 도 8g는 각 공정 단계별 중간 구조물의 단면도들이다.
본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도 7 및 도 8a 내지 도 8g를 참조하여 그 공정 순서에 따라 설명하면 다음과 같다.
먼저, 반도체 기판 내부의 표면과 인접하는 영역에 n형 불순물이 도핑된 도핑 영역을 형성한다(S710).
도 8a에 도시된 바와 같이 도핑 영역(392)은 반도체 기판(300)의 내부에 반도체 기판(300)의 표면과 접하도록 도핑 영역(392)을 형성하며, 이온 임플란트법(ion implantation) 또는 플라즈마(plasma)를 이용한 반도체 제조 장치에 의해 형성될 수 있다.
n형 불순물로 도핑 영역(392)을 형성하는 이유는 후에 제조될 소오스와 드레인 영역이 n형 불순물로 도핑될 것이기 때문이다.
따라서, 소오스와 드레인 영역이 p형 불순물로 형성된다면 도핑 영역(392) 또한 p형 불순물로 형성되어야 한다.
다음으로, 도 8b에 도시된 바와 같이 반도체 기판(300) 상에 터널링막(330) 및 전하 트랩층(340)을 순서대로 형성한다(S720).
터널링막(330)은 프로그래밍시 반도체 기판(300)으로부터 열전자들이 터널링되는 막으로서, 비도전성 절연막이어야 하며, 옥시나이트라이드(Oxy- nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
터널링막(330)을 형성을 위해선 열전자 확산법(Thermal Electron Diffusion Method), 원자층 증착법(ALD; Atomic Layer Deposition)이 사용될 수 도 있으나, 화학 기상 증착법(CVD; Chemical Vapor Deposition)법을 이용하는 것이 바람직하다.
전하 트랩층(340)은 열전자들이 트랩되는 층으로 비전도성이어야 한다.
전하 트랩층에 사용될 수 있는 비전도성막으로는 실리콘 나이트 라이드 (SiNx), 옥시나이트라이드(Oxynitride), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 란타늄 산화물(LaOx), 실리콘 옥사이드(SiO
x), 실리콘 나노 크리스탈(Silicon Nano Crystal), 게라마늄 나노 크리스탈(Germanium Nano Crystal), 나노 도트 나이트라이드(Nano Dot Nitride) 중 하나 이상을 포함하는 막이거나, 상기의 성분으로 된 막들을 하나 이상 적층하여 만드는 것도 가능하다.
전하 트랩층(340)을 형성을 위해선 열전자 확산법(Thermal Electron Diffusion Method), 원자층 증착법(ALD법; Atomic Layer Deposition)이 사용될 수 도 있으나, 화학 기상 증착법(CVD; Chemical Vapor Deposition)법을 이용하는 것이 바람직하다.
다만, 전하 트랩층(340)을 형성한 후 버퍼링막(미도시)를 추가적으로 형성할 수 있다.
버퍼링막을 형성하는 이유는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 공정에 있어서, 전하 트랩층(340)으로부터 포토레지스트(미도시) 패턴 을 제거하는 애싱 공정시 전하 트랩층(340) 표면의 손상을 줄이기 위한 완충층으로 이용하기 위함이다.
버퍼링막(미도시)은 비도전성 물질이어야 하며, 옥시나이트라이드(Oxy-nitride)막, 실리콘 옥사이드 (SiOx)막 중 하나 이상을 포함하는 것이 바람직하다.
다음으로, 도 8c에 도시된 바와 같이 전하 트랩층(340) 상에 포토 레지스트 패턴(345)을 형성한다(S730).
이때, 포토 레지스트 패턴(345)이 정의된 부분은 후에 전하가 저장되는 영역(이를 트랩 구조물이라함)이 정의되는 부분이 된다.
다음으로, 도 8d 및 도 8e에 도시된 바와 같이 포토 레지스트 패턴(345)을 식각 마스크로 식각을 실시하여 트랩 구조물을 형성한다(S740).
포토 레지스트 패턴(345)을 식각 마스크로 하여 식각이 행하여 지므로, 포토 레지스트 패턴(345)이 정의되지 아니한 영역의 전하 트랩층(340)과 터널링막(330) 및 도핑 영역(392)이 제거되며, 그 결과 포토 레지스트 패턴(345) 하부에는 그 하부에 도핑 영역(392)이 존재하며 터널링막(330)과 전하 트랩층(340)으로 구성되는 트랩 구조물(335)이 형성된다.
이때의 식각은 비등방성 식각이 가능한 플라즈마에 의한 식각과 같은 건식 식각(dry etching)으로 하는 것이 바람직하다.
다만, 도핑 영역(392)의 식각은 상기 건식 식각이 행하여 지는 과정에 일괄적으로 행하여지는 것이 바람직하나, 건식 식각으로 포토 레지스트 패턴(345)이 형 성되지 않은 영역의 전하 트랩층(340)과 터널링막(330)을 먼저 식각하여 하부의 도핑 영역(392)을 노출시키고, 선택성(selectivity)이 우수한 습식 식각으로 노출된 도핑 영역(392)만을 식각하여도 무방하다.
상기 트랩 구조물(355)은 반도체 기판(300) 내의 전하들이 터널링막(330)을 터널링하여 전하 트랩층(340)에 트랩되게 하는 역할을 수행하게 되며, 트랩 구조물(355) 하부의 도핑 영역(392)은 트랩 구조물(355)의 문턱 전압을 낮추기 위해 형성되는 것이다.
다만, 후에 소오스/드레인 영역이 p형 불순물로 도핑되고, 도핑 영역(392)이 p형으로 도핑되는 경우에는 트랩 구조물(355)의 문턱 전압을 높이기 위해 사용된다.
다음으로, 도 8f에 도시된 바와 같이 포토 레지스트 패턴(345)을 제거하고 식각에 의해 노출된 반도체 기판(300)과 전하 트랩층(340) 상에 게이트 절연막(350)과 게이트 전극(360)을 차례대로 형성한다(S750).
게이트 절연막(350)은 전하 트랩층(340)에 저장되어 있는 전하가 외부로 누설되는 것을 방지하거나, 게이트 전극(360)으로부터 전하가 주입되는 것을 방지하기 위한 것으로서 블로킹(blocking)막 이라고도 불린다.
다만, 버퍼링막(미도시)이 추가로 형성되는 경우엔 게이트 절연막(350)은 전하 트랩층(340) 상에 형성된 버퍼링막(미도시) 상에 형성될 것이다.
게이트 절연막(350)으로 사용할 수 있는 물질은 비도전성이어야 하며, 옥시나이트라이드막, 실리콘 옥사이드막 중 하나 이상을 포함하는 것이 바람직하다.
게이트 절연막(350)을 형성하기 위해선 열전자 확산법(thermal electron diffusion method), 원자층 증착법(atomic layer deposition)이 사용될 수도 있으나, 화학 기상 증착법(CVD; chemical vapor deposition)을 이용하는 것이 바람직하다.
게이트 전극(360)은 게이트 절연막(350) 상에 형성되며 게이트 전극(360)으로 사용될 수 있는 물질로는 폴리 실리콘(poly silicon)과 알루미늄(Al), 구리(Cu) 등과 같은 전도성 금속이 사용될 수 있다. 이때 게이트 전극(360)으로 폴리 실리콘을 사용할 경우 이를 소노스(SONOS; Silicon-Oxide-Nitride-Oxide-Silicon)구조라고 하며, 게이트 전극(360)으로 전도성 금속을 사용할 경우 이를 모노스(MONOS; Metal-Oxide-Nitride-Oxide-Silicon) 구조라고 한다.
마지막으로, 도 8g에 도시된 바와 같이 채널 영역의 측면에 n형 불순물로 도핑된 소오스와 게이트 영역을 형성한다(S760).
소오스와 드레인 영역(310, 320)은 n형 불순물로 도핑하며, 만일 앞의 도핑 영역(392)이 p형으로 도핑된 경우라면, 소오스/드레인 영역(310, 320)도 p형 불순물로 도핑될 것이다.
왜냐하면, 도핑 영역(392)과 소오스/드레인 영역(310, 320)을 형성하는 불순물이 같은 원자가 전자를 가져야만 도핑 영역(392)이 형성된 영역의 문턱 전압을 낮게하거나(n형의 경우), 높일 수(p형의 경우) 있기 때문이다.
도 9a 내지 도 9c는 종래의 비휘발성 메모리 소자에 있어서 트랩 구조물이 있는 채널 영역(제1 영역)의 문턱 전압과 트랩 구조물이 없는 채널 영역(제2 영역) 의 문턱 전압의 변화를 도시한 그래프이다.
도 9a는 초기상태에서의 제1 영역 및 제2 영역의 문턱전압을 비교한 것인데, 초기 상태에서 제1 영역 상에 존재하는 트랩 구조물로 인해 제2 영역의 문턱전압 보다 제1 영역 문턱 전압 값이 높음을 알 수 있다.
도 9b는 셀이 프로그래밍 된 상태에서의 제1 영역 및 제2 영역의 문턱전압을 비교한 것인데, 채널 영역에서 터널링막을 통과하여 주입된 전하들이 전하 트랩층의 오른쪽 에지(Edge) 부근에 주로 트랩됨으로 인하여 오른쪽 에지 부근으로 갈수록 문턱 전압이 급격히 증가하였음을 보여준다.
도 9c는 셀이 소거된 상태에서의 제1 영역 및 제2 영역의 문턱 전압을 비교한 것인데, 채널 영역을 통과한 정공들이 주로 전하 트랩층의 오른쪽 에지부터 채워지기 시작하며 전하 트랩층의 왼쪽 에지 부근에는 채워지기가 어려워 제1 영역의 오른쪽 에지 부근의 문턱 전압은 급격히 감소하였으나, 제1 영역의 왼쪽 에지부근의 문턱 전압은 제1 영역의 오른쪽 에지 부근의 문턱 전압보다 높은 것을 알 수 있다.
프로그래밍/소거 사이클이 반복되면 전하 트랩층에서 점점 정공들에 의해 소거가 이루어지지 않은 영역, 즉 소거가 이루어지지 않는 영역의 크기가 점점 커지게 된다.
이와 같이 소거가 이루어지지 않는 전하 트랩층 영역의 크기가 커지게 되면 결국 비휘발성 메모리 소자의 읽기 동작에 있어서 채널에 흐르는 전류의 감소를 초래하여 비휘발성 메모리 소자의 읽기 특성을 저하시킬 것이다.
도 10은 종래의 비휘발성 메모리 소자에 있어서 프로그래밍/소거 사이클이 증가함에 따라 셀의 읽기(Read) 동작에서 채널에 흐르는 전류량(Is)의 변화를 나타내는 그래프이다.
도 10에 도시한 바와 같이 프로그래밍/소거 사이클이 증가함에 따라 점점 읽기 동작에서의 전류량이 감소하여 프로그램/소거 사이클이 약 1000회 되는 지점에서는 감지 범위(Sensing range)를 벗어나게 됨을 알 수 있다.
도 11a 내지 도 11c는 본 발명에 의한 비대칭 채널 구조형 비휘발성 메모리에 있어서 제1 채널 영역 및 제2 채널 영역의 문턱 전압의 크기를 나타낸 그래프이다.
도 11a는 초기 상태에서 제1 채널 영역과 제2 채널 영역의 문턱 전압을 나타낸 그래프인데, 제1 채널 영역의 문턱 전압이 제2 영역의 문턱 전압 보다 초기 상태에서 상대적으로 낮다는 것을 알 수 있다.
도 11b는 비휘발성 메모리 소자가 프로그래밍 된 경우 제1 채널 영역과 제2 채널 영역의 문턱전압의 크기를 나타낸 것인데, 채널 영역에서 터널링막을 통과하여 주입된 전하들이 전하 트랩층의 오른쪽 에지(Edge) 부근에 주로 트랩됨으로 인하여 오른쪽 에지부근으로 갈수록 문턱 전압이 급격히 증가하였음을 보여준다.
도 11c는 비휘발성 메모리 소자가 소거된 상태에서의 제1 채널 영역 및 제2 채널 영역의 문턱 전압의 크기를 나타낸 것인데, 채널 영역을 통과한 정공들이 주로 전하 트랩층의 오른쪽 에지부터 채워지기 시작하며 전하 트랩층의 왼쪽 에지 부 근에는 채워지기가 어려워 오른쪽 에지 부근의 문턱 전압은 급격히 감소하였으나, 제1 채널 영역의 왼쪽 에지부근의 문턱 전압은 제1 채널 영역의 오른쪽 에지 부근의 문턱 전압보다 높은 것을 알 수 있다.
그러나, 제1 채널 영역의 왼쪽 에지 부근의 문턱 전압은 비록 제1 채널 영역의 오른쪽 에지 부근의 문턱 전압보다 높더라도, 제2 채널 영역의 문턱 전압의 크기보다 작은 값을 가지게 된다.
도 12는 본 발명에 의한 비대칭 채널 구조형 비휘발성 메모리 소자에 있어서 프로그래밍/소거 사이클이 증가함에 따라 셀의 읽기(Read) 동작에서 채널에 흐르는 전류량(Is)의 변화를 나타내는 그래프이다.
도 12에 도시한 바와 같이 본 발명에 의한 비휘발성 메모리 소자는 셀이 소거된 상태에서 제1 채널 영역의 소거되지 않은 부분의 문턱 전압이 제2 채널 영역의 문턱 전압보다 낮으므로, 비록 프로그래밍/소거 사이클이 증가되더라도 읽기 동작에 있어서 감지전류(Is)의 크기가 감소되지 않음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 비대칭 채널 구조형 비휘발성 메모리 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 채널 영역의 문턱 전압 크기가 부분적으로 조절할 수 있으므로 비휘발성 메모리 소자의 구조 및 형태적 특성에 따라 메모리 셀이 열화되는 현상을 방지할 수 있다.
둘째, 프로그래밍/소거 사이클이 증가함에 따라 전하 트랩층에 비소거 영역이 증가하더라도 읽기 동작에서의 감지 전류가 감소하는 것을 방지할 수 있다.
Claims (58)
- 반도체 기판;상기 반도체 기판에 형성되며 n형 불순물로 도핑된 소오스/드레인 영역;상기 반도체 기판 상의 소정의 영역에 배치되며 전하들이 터널링 되는 터널링막, 및 상기 터널링막 상에 형성되며 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물;상기 트랩 구조물과 상기 노출된 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극; 및상기 소오스/드레인 영역 사이의 채널 영역으로, 상기 트랩 구조물 하부의 제1 채널 영역 및 상기 게이트 절연막 하부의 제2 채널 영역을 포함하고, 상기 제1 채널 영역의 문턱전압이 상기 제2 채널 영역의 문턱 전압보다 낮은 채널 영역을 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제1 채널 영역의 문턱 전압은 상기 제2 채널 영역의 문턱 전압보다 1V 이상 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 전하 트랩층에 소정의 횟수 이상 소거 동작이 반복된 후의 상기 제1 채 널 영역의 문턱 전압이 상기 제2 채널 영역의 문턱 전압보다 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제2 채널 영역의 정공의 농도는 상기 제1 채널 영역의 정공의 농도 보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서상기 제1 채널 영역은 n형 불순물로 도핑되고, 상기 제2 채널 영역은 p형 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서,상기 제1 채널 영역과 상기 제2 채널 영역은 p형 불순물로 도핑되며, 제2 채널 영역은 상기 제1 채널 영역보다 더 높은 농도의 p형 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판;상기 반도체 기판에 형성되며 p형 불순물로 도핑된 소오스/드레인 영역;상기 반도체 기판 상의 소정의 영역에 배치되며 전하들이 터널링 되는 터널링막, 및 상기 터널링막 상에 형성되며 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물;상기 트랩 구조물과 상기 노출된 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성되는 게이트 전극; 및상기 소오스/드레인 영역 사이의 채널 영역으로, 상기 트랩 구조물 하부의 제1 채널 영역 및 상기 게이트 절연막 하부의 제2 채널 영역을 포함하고, 상기 제1 채널 영역의 문턱전압이 상기 제2 채널 영역의 문턱 전압보다 높은 채널 영역을 포함하는 비휘발성 메모리 소자.
- 제 7 항에 있어서,상기 제1 채널 영역의 문턱 전압은 상기 제2 채널 영역의 문턱 전압보다 1V 이상 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 7 항에 있어서,상기 전하 트랩층에 소정의 횟수 이상 소거 동작이 반복된 후의 상기 제1 채널 영역의 문턱 전압이 상기 제2 채널 영역의 문턱 전압보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 7 항에 있어서,상기 제1 채널 영역의 전자의 농도는 상기 제2 채널 영역의 전자의 농도 보다 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서,상기 제1 채널 영역은 p형 불순물로 도핑되고, 상기 제2 채널 영역은 n형 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서,상기 제1 채널 영역과 상기 제2 채널 영역은 n형 불순물로 도핑되며, 상기 제2 채널 영역은 상기 제1 채널 영역 더 높은 농도의 n형 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판;상기 반도체 기판에 형성되며 n형 불순물로 도핑된 소오스/드레인 영역;상기 반도체 기판 상의 소정의 영역에 배치되며 전하들이 터널링 되는 터널링막, 및 상기 터널링막 상에 형성되며 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물;상기 트랩 구조물과 상기 노출된 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극;상기 게이트 전극에 문턱 전압을 인가할 경우 상기 소오스/드레인 사이에 형성되며 상기 트랩 구조물 하부의 제1 채널 영역 및 상기 게이트 절연막 하부의 제2 채널 영역을 포함하는 채널 영역;상기 제1 채널 영역 내부의 소정의 위치에 형성되는 제1 도핑 영역; 및상기 제2 채널 영역 내부의 소정의 위치에 형성되는 제2 도핑 영역을 포함하고 상기 제1 도핑 영역의 문턱 전압이 상기 제2 도핑 영역의 문턱 전압보다 낮은 비휘발성 메모리 소자.
- 제 13 항에 있어서,상기 제1 도핑 영역은 상기 트랩 구조물과 인접하는 상기 제1 채널 영역에 형성되고, 상기 제2 도핑 영역은 상기 게이트 절연막과 인접하는 상기 제2 채널 영역에 형성되어 있는 비휘발성 메모리 소자.
- 제 14 항에 있어서상기 제1 도핑 영역은 상기 트랩 구조물과 인접하는 상기 제1 채널 영역의 전부 또는 일부에 형성되어 있는 비휘발성 메모리 소자.
- 제 13 항 또는 제 14 항에 있어서,상기 제1 도핑 영역의 문턱 전압은 상기 제2 도핑 영역의 문턱 전압보다 1V 이상 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 13 항 또는 제 14 항에 있어서,상기 전하 트랩층에 소정의 횟수 이상 소거 동작이 반복된 후의 상기 제1 도 핑 영역의 문턱 전압이 상기 제2 도핑 영역의 문턱 전압보다 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 13 항 또는 제 14 항에 있어서,상기 제2 도핑 영역의 정공의 농도는 상기 제1 도핑 영역의 정공의 농도 보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 18 항에 있어서,상기 제1 도핑 영역은 n형 불순물로 도핑되고, 상기 제2 도핑 영역은 p형 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 18 항에 있어서,상기 제1 도핑 영역과 상기 제2 도핑 영역은 p형 불순물로 도핑되며, 상기 제2 도핑 영역은 상기 제1 도핑 영역보다 더 높은 농도의 p형 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판;상기 반도체 기판에 형성되며 p형 불순물로 도핑된 소오스/드레인 영역;상기 반도체 기판 상의 소정의 영역에 배치되며 전하들이 터널링 되는 터널링막, 및 상기 터널링막 상에 형성되며 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물;상기 트랩 구조물과 상기 노출된 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극;상기 게이트 전극에 문턱 전압을 인가할 경우 상기 소오스/드레인 사이에 형성되며 상기 트랩 구조물 하부의 제1 채널 영역 및 상기 게이트 절연막 하부의 제2 채널 영역을 포함하는 채널 영역;상기 제1 채널 영역 내부의 소정의 위치에 형성되는 제1 도핑 영역; 및상기 제2 채널 영역 내부의 소정의 위치에 형성되는 제2 도핑 영역을 포함하고 상기 제1 도핑 영역의 문턱 전압이 상기 제2 도핑 영역의 문턱 전압보다 높은 비휘발성 메모리 소자.
- 제 21 항에 있어서,상기 제1 도핑 영역은 상기 트랩 구조물과 인접하는 상기 제1 채널 영역에 형성되고, 상기 제2 도핑 영역은 상기 게이트 절연막과 인접하는 상기 제2 채널 영역에 형성되어 있는 비휘발성 메모리 소자.
- 제 22 항에 있어서상기 제1 도핑 영역은 상기 트랩 구조물과 인접하는 상기 제1 채널 영역의 전부 또는 일부에 형성되어 있는 비휘발성 메모리 소자.
- 제 21 항 또는 제 22 항에 있어서,상기 제1 도핑 영역의 문턱 전압은 상기 제2 도핑 영역의 문턱 전압보다 1V 이상 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 21 항 또는 제 22 항에 있어서,상기 전하 트랩층에 소정의 횟수 이상 소거 동작이 반복된 후의 상기 제1 도핑 영역의 문턱 전압이 상기 제2 도핑 영역의 문턱 전압보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 21 항 또는 제 22 항에 있어서,상기 제1 도핑 영역의 전자의 농도는 상기 제2 도핑 영역의 전자의 농도 보다 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 26 항에 있어서,상기 제1 도핑 영역은 p형 불순물로 도핑되고, 상기 제2 도핑 영역은 n형 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 26 항에 있어서,상기 제1 도핑 영역과 상기 제2 도핑 영역은 n형 불순물로 도핑되며, 상기 제2 도핑 영역은 상기 제1 도핑 영역보다 더 높은 농도의 n형 불순물로 도핑된 것 을 특징으로 하는 비휘발성 메모리 소자.
- n형 불순물이 도핑된 메사형 도핑 영역을 구비하는 반도체 기판;상기 반도체 기판에 형성되며 n형 불순물로 도핑된 소오스/드레인 영역;상기 메사형 도핑 영역 상에 형성되며 전하들이 터널링 되는 터널링막, 및 상기 터널링막 상에 형성되며 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물;상기 트랩 구조물과 상기 노출된 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극; 및상기 게이트 전극에 문턱 전압을 인가할 경우 상기 소오스/드레인 사이에 형성되며 상기 도핑 영역 하부의 제1 채널 영역 및 상기 게이트 절연막 하부의 제2 채널 영역을 포함하는 채널 영역을 포함하고, 상기 제1 채널 영역의 문턱 전압이 상기 제2 채널 영역의 문턱 전압보다 낮은 비휘발성 메모리 소자.
- 제 29 항에 있어서,상기 제1 채널 영역의 문턱 전압은 상기 제2 채널 영역의 문턱 전압보다 1V 이상 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 29 항에 있어서,상기 전하 트랩층에 소정의 횟수 이상 소거 동작이 반복된 후의 상기 제1 채 널 영역의 문턱 전압이 상기 제2 채널 영역의 문턱 전압보다 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- p형 불순물이 도핑된 메사형 도핑 영역을 구비하는 반도체 기판;상기 반도체 기판에 형성되며 p형 불순물로 도핑된 소오스/드레인 영역;상기 메사형 도핑 영역 상에 형성되며 전하들이 터널링 되는 터널링막, 및 상기 터널링막 상에 형성되며 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 포함하는 트랩 구조물;상기 트랩 구조물과 상기 노출된 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극; 및상기 게이트 전극에 문턱 전압을 인가할 경우 상기 소오스/드레인 사이에 형성되며 상기 도핑 영역 하부의 제1 채널 영역 및 상기 게이트 절연막 하부의 제2 채널 영역을 포함하는 채널 영역을 포함하고, 상기 제1 채널 영역의 문턱 전압이 상기 제2 채널 영역의 문턱 전압보다 높은 비휘발성 메모리 소자.
- 제 32 항에 있어서,상기 제1 채널 영역의 문턱 전압은 상기 제2 채널 영역의 문턱 전압보다 1V 이상 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 32 항에 있어서,상기 전하 트랩층에 소정의 횟수 이상 소거 동작이 반복된 후의 상기 제1 채널 영역의 문턱 전압이 상기 제2 채널 영역의 문턱 전압보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항, 제 7 항, 제 13 항, 제 21 항, 제 29 항, 제 32 항 중 어느 한 항에 있어서,상기 전하 트랩층과 상기 게이트 절연막 사이에 버퍼링막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항, 제 7 항, 제 13 항, 제 21 항, 제 29 항, 제 32 항 중 어느 한 항에 있어서,상기 터널링막은 옥시나이트라이드(Oxynitride)막, 실리콘 옥사이드 (SiOx)막 중 하나인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항, 제 7 항, 제 13 항, 제 21 항, 제 29 항, 제 32 항 중 어느 한 항에 있어서,상기 전하 트랩층은 실리콘 나이트라이드(SiNx)막, 옥시나이트라이드 (Oxynitride)막, 지르코늄 산화물(ZrOx)막, 알루미늄 산화물(AlOx)막, 하프늄 산화물(HfOx)막, 란타늄 산화물(LaOx)막, 실리콘 나노 크리스탈(Silicon Nano Crystal) 막, 게르마늄 나노 크리스탈(Germanium Nano Crystal)막, 나노 도트 나이트라이드(Nano Dot Nitride)막 중 하나이거나 상기 막들을 하나 이상 적층하여 제조하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항, 제 7 항, 제 13 항, 제 21 항, 제 29 항, 제 32 항 중 어느 한 항에 있어서,상기 게이트 절연막은 옥시나이트라이드(Oxynitride)막, 실리콘 나이트 라이드(SiNx)막 중 하나인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 35 항에 있어서,상기 버퍼링막은 옥시나이트라이드(Oxynitride)막, 실리콘 나이트라이드 (SiNx)막 중 하나인 것을 특징으로 하는 비휘발성 메모리 소자.
- (a) 반도체 기판 상에 전하들이 터널링되는 터널링막 및 상기 터널링막 상에 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 형성하는 단계;(b) 상기 터널링막 하부에 형성되는 제1 채널 영역 및 상기 제1 채널 영역에 인접하여 상기 터널링막 하부에 상기 제1 채널 영역의 문턱 전압보다 높은 문턱 전압을 갖는 제2 채널 영역을 포함하는 채널 영역을 형성하는 단계;(c) 상기 제2 채널 영역의 상부의 상기 터널링막 및 상기 전하 트랩층을 제 거하여 트랩 구조물을 형성하는 단계;(d) 상기 트랩 구조물 및 상기 제2 채널 영역 상부의 반도체 기판 상에 게이트 절연막을 형성하는 단계;(e) 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및(f) 상기 채널 영역의 측면에 n형 불순물로 도핑된 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항에 있어서,상기 채널 영역을 형성하는 단계에서, 상기 제1 채널 영역과 상기 제2 채널 영역에 n형 불순물로 도핑한 후, 마스크를 이용하여 제2 채널 영역에 p형 불순물로 도핑하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항에 있어서,상기 채널 영역을 형성하는 단계에서, 마스크를 이용하여 상기 제2 채널 영역에 p형 불순물로 도핑하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- (a) 반도체 기판 상에 전하들이 터널링되는 터널링막 및 상기 터널링막 상에 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 형성하는 단계;(b) 상기 터널링막 하부에 형성되는 제1 채널 영역 및 상기 제1 채널 영역에 인접하여 상기 터널링막 하부에 상기 제1 채널 영역의 문턱 전압보다 낮은 문턱 전압을 갖는 제2 채널 영역을 포함하는 채널 영역을 형성하는 단계;(c) 상기 제2 채널 영역의 상부의 상기 터널링막 및 상기 전하 트랩층을 제거하여 트랩 구조물을 형성하는 단계;(d) 상기 트랩 구조물 및 상기 제2 채널 영역 상부의 반도체 기판 상에 게이트 절연막을 형성하는 단계;(e) 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및(f) 상기 채널 영역의 측면에 p형 불순물로 도핑된 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 43 항에 있어서,상기 채널 영역을 형성하는 단계에서, 상기 제1 채널 영역과 상기 제2 채널 영역에 p형 불순물로 도핑한 후, 마스크를 이용하여 제2 채널 영역에 n형 불순물로 도핑하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 43 항에 있어서,상기 채널 영역을 형성하는 단계에서, 마스크를 이용하여 상기 제2 채널 영역에 n형 불순물로 도핑하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- (a) 반도체 기판의 내부의 상기 반도체 기판의 표면과 인접하는 영역에 n형 불순물이 도핑된 도핑 영역을 형성하는 단계;(b) 상기 반도체 기판 상에 전하들이 터널링되는 터널링막 및 상기 터널링막 상에 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 차례대로 형성하는 단계;(c) 상기 전하 트랩층 상에 소정의 포토 레지스트 패턴을 형성하는 단계;(d) 상기 포토 레지스트 패턴을 식각 마스크로 식각을 실시하여 상기 포토 레지스트 패턴이 정의되지 않은 영역의 상기 전하 트랩층, 상기 터널링막 및 상기 도핑 영역을 제거하여 하부에 도핑 영역이 형성된 트랩 구조물을 형성하는 단계;(e) 상기 포토 레지스트 패턴을 제거하고 상기 트랩 구조물 및 상기 트랩 구조물 하부의 채널 영역을 제외한 채널 영역 상부에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및(f) 상기 채널 영역의 측면에 n형 불순물로 도핑된 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 46 항에 있어서,상기 도핑 영역은 이온 주입법, 플라즈마를 이용한 반도체 제조 장치에 의해 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 46 항에 있어서,상기 전하 트랩층, 상기 터널링막, 상기 도핑 영역은 모두 건식 식각에 의해 제거되는 비휘발성 메모리 소자의 제조 방법.
- 제 46 항에 있어서,상기 전하 트랩층과 상기 터널링막은 건식 식각에 의해 제거되고, 상기 도핑 영역은 습식 식각에 의해 제거되는 비휘발성 메모리 소자의 제조 방법.
- (a) 반도체 기판의 내부의 상기 반도체 기판의 표면과 인접하는 영역에 p형 불순물이 도핑된 도핑 영역을 형성하는 단계;(b) 상기 반도체 기판 상에 전하들이 터널링되는 터널링막 및 상기 터널링막 상에 상기 터널링되는 전하들이 트랩되는 전하 트랩층을 차례대로 형성하는 단계;(c) 상기 전하 트랩층 상에 소정의 포토 레지스트 패턴을 형성하는 단계;(d) 상기 포토 레지스트 패턴을 식각 마스크로 식각을 실시하여 상기 포토 레지스트 패턴이 정의되지 않은 영역의 상기 전하 트랩층, 상기 터널링막 및 상기 도핑 영역을 제거하여 하부에 도핑 영역이 형성된 트랩 구조물을 형성하는 단계;(e) 상기 포토 레지스트 패턴을 제거하고 상기 트랩 구조물 및 상기 트랩 구조물 하부의 채널 영역을 제외한 채널 영역 상부에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및(f) 상기 채널 영역의 측면에 p형 불순물로 도핑된 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 50 항에 있어서,상기 도핑 영역은 이온 주입법, 플라즈마를 이용한 반도체 제조 장치에 의해 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 50 항에 있어서,*상기 전하 트랩층, 상기 터널링막, 상기 도핑 영역은 모두 건식 식각에 의해 제거되는 비휘발성 메모리 소자의 제조 방법.
- 제 50 항에 있어서,상기 전하 트랩층과 상기 터널링막은 건식 식각에 의해 제거되고, 상기 도핑 영역은 습식 식각에 의해 제거되는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항, 제 43 항, 제 46 항, 제 50 항 중 어느 한 항에 있어서,상기 전하 트랩층을 형성한 후에 버퍼링막을 증착하는 공정을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항, 제 43 항, 제 46 항, 제 50 항 중 어느 한 항에 있어서,상기 터널링막은 옥시나이트라이드(Oxynitride)막, 실리콘 옥사이드 (SiOx)막 중 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항, 제 43 항, 제 46 항, 제 50 항 중 어느 한 항에 있어서,상기 전하 트랩층은 실리콘 나이트라이드(SiNx)막, 옥시나이트라이드 (Oxynitride)막, 지르코늄 산화물(ZrOx)막, 알루미늄 산화물(AlOx)막, 하프늄 산화물(HfOx)막, 란타늄 산화물(LaOx)막, 실리콘 나노 크리스탈(Silicon Nano Crystal)막, 게르마늄 나노 크리스탈(Germanium Nano Crystal)막, 나노 도트 나이트라이드(Nano Dot Nitride)막 중 하나이거나 상기 막들을 하나 이상 적층하여 제조하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항, 제 43 항, 제 46 항, 제 50 항 중 어느 한 항에 있어서,상기 게이트 절연막은 옥시나이트라이드(Oxynitride)막, 실리콘 옥사이드 (SiOx)막 중 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 54 항에 있어서,상기 버퍼링막은 옥시나이트라이드(Oxynitride)막, 실리콘 옥사이드 (SiOx)막 중 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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