KR101596285B1 - 채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터 - Google Patents
채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터 Download PDFInfo
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Abstract
본 발명은 반도체 박막을 이용한 플래시 메모리 트랜지스터에 관한 것으로, 본 발명의 일 실시 예에 따른 비휘발성 플래시 메모리 박막 트랜지스터는, 기판 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 기판 상에 형성되며, 상기 소스 전극 및 상기 드레인 전극의 일부를 덮는 반도체 채널층; 상기 기판 상에 형성되며, 상기 소스 전극 및 상기 드레인 전극의 노출 부분과 상기 반도체 채널층을 덮는 유전층; 상기 유전층 상에 형성된 추가 반도체층; 및 상기 추가 반도체층 상에 형성된 게이트 전극을 포함한다.
상기한 바와 같은 본 발명은, 메모리 소자에 추가적인 전하 주입막을 증착함으로써 지우기 동작의 효율을 개선할 수 있는 이점이 있다.
플래시 메모리, 비휘발성, 박막 트랜지스터
Description
본 발명은 트랜지스터에 관한 것으로, 특히 반도체 박막을 이용한 플래시 메모리 트랜지스터에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호 : 2006-S-079-04, 과제명 : 투명전자소자를 이용한 스마트 창].
현재 사용되고 있는 비휘발성 플래시 메모리 트랜지스터는 모두 다 실리콘 기판 위에서 만들어지고 있다. 그러나 투명 유연한 소자의 개발에 발맞추어 박막을 이용한 플래시 메모리 소자 개발이 시작되었다.
최근에 개발되고 있는 반도체 박막을 이용한 플래시 메모리 트랜지스터는 모두 채널층에서부터 전자를 주입하여 쓰고 지우는 방식이다. 전하 주입식 메모리 소자를 만들기 위해서 샌드위치 구조를 갖는 3층의 유전층을 만들게 된다. 모두 채널 로부터 전자를 주입하기 위해 채널 근처에 얇은 전하 저장층을 넣는다.
그러나 이렇게 구동한 경우 결과적으로 볼 때, 전하가 주입되는 과정은 잘 일어나지만 다시 빠져 나오는 지우기 과정의 효율이 매우 떨어진다.
종래 플래시 메모리 소자에서 쓰기 동작을 할 때에는 채널에서의 전자 주입을 이용하기에 지우기 동작이 효율이 떨어지는 문제점이 있다.
따라서, 본 발명의 목적은, 추가적인 전하 주입 막을 증착한 새로운 구조의 메모리 소자를 제공함으로써 지우기 동작의 효율을 개선하는 데 그 목적이 있다.
그 외의 본 발명에서 제공하고자 하는 목적은 하기의 설명 및 본 발명의 일 실시 예에 의하여 파악될 수 있다.
이를 위하여, 본 발명의 일 실시 예에 따른 비휘발성 플래시 메모리 박막 트랜지스터는, 기판 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 기판 상에 형성되며, 상기 소스 전극 및 상기 드레인 전극의 일부를 덮는 반도체 채널층; 상기 기판 상에 형성되며, 상기 소스 전극 및 상기 드레인 전극의 노출 부분과 상기 반도체 채널층을 덮는 유전층; 상기 유전층 상에 형성된 추가 반도체층; 및 상기 추가 반도체층 상에 형성된 게이트 전극을 포함한다.
상기한 바와 같은 본 발명은, 메모리 소자에 추가적인 전하 주입막을 증착함으로써 지우기 동작의 효율을 개선할 수 있는 이점이 있다.
또한, 본 발명은, 투명한 기판을 이용하여 200도 이하의 온도에서 공정을 수행할 수 있는 이점이 있다.
또한, 본 발명은, 종래 메모리 소자들에 비하여 낮은 전압에서 구동이 가능한 이점이 있다. (쓰기, 지우기 : ± 8V, 읽기 : 1V 이내)
또한, 본 발명은, 채널과 추가 반도체의 타입을 p-type 및 n-type으로 조절함으로써 메모리의 구동 방향을 조절할 수 있는 이점이 있다.
하기에서 본 발명을 설명함에 있어 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 그리고 후술하는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자 및 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 한다.
이하, 관련된 도면을 참조하여 본 발명의 적절한 실시 예에 따른 채널 외 전하 주입 플래시 메모리 소자의 구조 및 구동 원리에 대하여 설명한다.
도 1은 본 발명의 일 실시 예에 따른 탑 게이트(top-gate) 형태의 소자의 단면도이고, 도 2는 본 발명의 일 실시 예에 따른 바텀 게이트(bottom-gate) 형태의 소자의 단면도이다.
본 발명의 일 실시 예에서, 메모리 소자는 유리 또는 플라스틱 기판 위에 채널 쪽이 아닌 게이트 전극 쪽에 더 가까이 위치한 전하 저장층을 포함한 샌드위치 구조의 유전막 구조체와, 유전막과 투명 기판 사이, 혹은 유전막 위에 위치하는 반도체 채널층을 갖는다.
유전층에 포함된 터널링 층과 게이트 전극 사이에 추가 반도체 층을 갖고, 그로부터 전하가 주입된다.
위의 소자에서 추가 반도체 층에 게이트 전극이 연결되고, 반도체 채널에 소스/드레인 전극을 연결하여 트랜지스터를 만든다.
전극으로 알루미늄(Al), 금(Au), 티타늄(Ti), 크롬(Cr) 등의 금속과 GaZnO, NiOX, AlZnO, ITO 등의 투명 산화물 전극을 이용할 수 있다.
반도체 채널 혹은 추가 반도체 층에 이용되는 물질은 ZnO, IGZO 를 포함하는 산화물 반도체와, pentacene, tetracene, CuPc를 포함하는 유기물 반도체를 이용한다.
유전층 물질로는 ITO, IZO, SnO2, GiZO, Cu2O, SiNX, Si3N4, HfO2, HfSiO, Al2O3, TiO2, Ta2O5, ZrO2, Si3N4 및 나노 결정 물질, 유기물 자가 조립 물질 중 하나 혹은 그 혼합층들을 포함한다.
도 3 및 도 4는 p-type 반도체를 채널(300)로 사용하고, p-type 반도체를 전하 주입 공급층(700)으로 사용하여 트랜지스터 소자를 구현하였을 때의 플래시 메모리 구동 원리를 보여주는 단면도이다. 게이트 전극에 (+) 전압을 가해주면 p-type 반도체(700)로부터 다량의 hole이 터널링 층(600)을 지나 전하 저장층(500)으로 넘어오게 된다. 그로 인해 반대쪽에 있는 n-type 반도체 채널(300)에는 더 많은 전자들이 유도된다.
반대로 (-) 전압을 가해주면, 전하 저장층(500)으로부터 hole 이 다시 빠져나오게 되어 반도체 채널(300)에도 전자들이 더 적게 유도된다. 이로써 두 가지 상태의 구분이 가능하다.
도 5에서는 실제로 그 현상을 확인할 수 있다. +8V의 전압이 가해졌을 때에 채널에 흐르는 전류가 커지는 것을 볼 수 있고(green; write), -8V 의 전압이 가해졌을 때 다시 전류가 떨어지는 것을 확인할 수 있다(blue; erase).
도 1은 본 발명의 일 실시 예에 따른 탑 게이트형 메모리 소자를 나타내는 도면,
도 2는 본 발명의 일 실시 예에 따른 바텀 게이트형 메모리 소자를 나타내는 도면,
도 3 및 도 4는 본 발명의 일 실시 예에 따른 메모리 소자의 구동 원리를 설명하기 위한 도면,
도 5는 본 발명의 일 실시 예에 따른 메모리 소자의 특성을 보여주는 그래프.
< 도면의 주요 부호에 대한 설명>
100 : 기판
200 : 소스/드레인 전극
300 : 반도체 채널층
400 : 유전층-blocking layer
500 : 유전층-trapping layer
600 : 유전층-tunneling layer
700 : 추가 반도체층
800 : 게이트 전극
Claims (10)
- 기판 상에 배치되는 반도체 채널층;상기 기판과 상기 반도체 채널층 사이에 서로 이격되어 배치되는 소스 전극 및 드레인 전극;상기 반도체 채널층, 상기 소스 전극 및 상기 드레인 전극을 덮는 유전막 구조체;상기 유전막 구조체 상에 배치되는 게이트 전극; 및상기 게이트 전극에 연결되며, 상기 유전막 구조체와 상기 게이트 전극 사이에 배치되고, 전하가 주입되는 추가 반도체층을 포함하는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 제1항에 있어서,상기 유전막 구조체는,상기 추가 반도체층 하부에 터널링 층(tunneling layer), 트래핑 층(trapping layer) 및 블록킹 층(blocking layer)이 순차적으로 배치되는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 제2항에 있어서,상기 터널링 층, 상기 트래핑 층 및 상기 블록킹 층 각각은,ITO, IZO, SnO2, GiZO, Cu2O, SiNX, Si3N4, HfO2, HfSiO, Al2O3, TiO2, Ta2O5, ZrO2, Si3N4, 나노 결정 물질, 유기물 자가 조립 물질 또는 이들의 혼합층을 포함하는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 제1항에 있어서,상기 반도체 채널층 및 상기 추가 반도체층 각각은,산화물 반도체 및 유기물 반도체 중에서 적어도 어느 하나를 포함하고,상기 산화물 반도체는 ZnO 및 IGZO 중에서 적어도 어느 하나를 포함하며, 상기 유기물 반도체는 pentacene, tetracene 및 CuPc 중에서 적어도 어느 하나를 포함하는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 제1항에 있어서,상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 각각은,금속 전극 및 투명 산화물 전극 중에서 적어도 어느 하나를 포함하고,상기 금속 전극은 Al, Ti 및 Cr 중에서 적어도 어느 하나를 포함하며, 상기 투명 산화물 전극은 GaZnO, NiOX, AlZnO 및 ITO 중에서 적어도 어느 하나를 포함하는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 기판 상에 배치되는 게이트 전극;상기 게이트 전극에 연결되며, 상기 게이트 전극을 덮고, 전하가 주입되는 추가 반도체층;상기 추가 반도체층을 덮는 유전막 구조체;상기 유전막 구조체 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 및상기 유전막 구조체와 상기 소스 전극 및 드레인 전극 사이에 배치되고, 상기 소스 전극 및 상기 드레인 전극이 서로 이격된 부분에 배치되는 반도체 채널층을 포함하는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 제6항에 있어서,상기 유전막 구조체는,상기 추가 반도체층 상부에 터널링 층(tunneling layer), 트래핑 층(trapping layer) 및 블록킹 층(blocking layer)이 순차적으로 배치되는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 제7항에 있어서,상기 터널링 층, 상기 트래핑 층 및 상기 블록킹 층 각각은,ITO, IZO, SnO2, GiZO, Cu2O, SiNX, Si3N4, HfO2, HfSiO, Al2O3, TiO2, Ta2O5, ZrO2, Si3N, 나노 결정 물질, 유기물 자가 조립 물질 또는 이들의 혼합층을 포함하는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 제6항에 있어서,상기 반도체 채널층 및 상기 추가 반도체층 각각은,산화물 반도체 및 유기물 반도체 중에서 적어도 어느 하나를 포함하고,상기 산화물 반도체는 ZnO 및 IGZO 중에서 적어도 어느 하나를 포함하며, 상기 유기물 반도체는 pentacene, tetracene 및 CuPc 중에서 적어도 어느 하나를 포함하는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
- 제6항에 있어서,상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 각각은,금속 전극 및 투명 산화물 전극 중에서 적어도 어느 하나를 포함하고,상기 금속 전극은 Al, Ti 및 Cr 중에서 적어도 어느 하나를 포함하며, 상기 투명 산화물 전극은 GaZnO, NiOX, AlZnO 및 ITO 중에서 적어도 어느 하나를 포함하는,채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터.
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