KR101046176B1 - 산화물 반도체를 이용한 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 산화물 반도체를 이용한 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명은 기판; 기판 상에 산화물 반도체로 형성되는 채널 영역 및 채널 영역과 쇼트키 접합하여 형성되는 소스 및 드레인 전극을 포함하는 액티브층; 및 액티브층 상부에 형성되는 플로팅 게이트층을 포함하는 반도체 메모리 소자를 제공한다.
본 발명에 의하면, 반도체 메모리 소자의 소형화에 따른 여러 가지 현상을 차단하여 고집적화된 투명하고 유연한 반도체 메모리 소자를 구현할 수 있다.
반도체 메모리 소자, 유연, 투명, 산화물 반도체, 쇼트키 장벽, 고집적
Description
본 발명은 산화물 반도체를 이용한 반도체 메모리 소자 및 그 제조방법에 관한 것이다. 더욱 상세하게는, 산화물 반도체를 적용하여 투명 장치기기에 이용할 수 있으며 저온 공정을 통해 유연한 기판 위에 제작할 수 있는 반도체 메모리 소자와 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자 중 비휘발성 메모리 소자는 여러 저장기기의 발달과 더불어 많은 발전 및 성장을 하고 있다. 특히 비휘발성 메모리는 전자나 정공을 이용하여 데이터를 저장하는 장치로, 전원 공급이 없더라고 저장된 전자나 정공이 소멸하지 않고 지속적으로 저장되어 있는 장치이다. 현재 비휘발성 메모리 소자 중 널리 사용되고 있는 고용량 비휘발성 메모리 소자는 낸드(NAND)형 플래시 메모리 소자가 대표적인데, 이 소자의 구조는 게이트 적층물이 순차적으로 적층되어 있는 구조를 하고 있다.
즉, 종래의 비휘발성 메모리 소자로서의 플래시 메모리 소자는 전하가 직접적으로 통과하여 쓰고 지우는데 이용되는 터널 절연층, 전하가 저장되는 플로팅 게 이트층, 블로킹 역할 및 컨트롤 역할을 하는 블로킹 절연층, 및 게이트가 순차적으로 적층되어 있다.
하지만, 최근 반도체 소자의 소형화가 지속함에 따라 플래시 메모리 소자의 소스 영역과 드레인 영역 사이의 간격이 작아지고 단채널 및 플로팅 게이트층 커플링(Floating-Gate Coupling) 효과가 나타나게 되어, 이를 막기 위해 스케일링 룰을 따라 터널링 산화막(Tunneling Oxide)의 두께를 더욱 얇게 해야 한다. 터널링 산화막의 두께가 얇아짐으로써 메모리의 중요한 특성인 쓰기/지우기 전압을 줄일 수는 있지만, 많은 쓰기/지우기 과정을 거치면서 터널링 산화막의 우수한 특성을 유지하기가 어려워 저장된 전자나 정공이 쉽게 누설되는 문제가 있다. 이러한 문제점을 해결하고자 많은 곳에서 핀펫(FinFET), 더블 게이트(Double gate), 쇼트키 배리어(Schottky Barrier=SB) MOSFET 등 기타 여러 가지 구조들이 연구되고 있고, 터널 절연층을 고유전율을 가지는 물질로 대체하는 등 다중의 터널링을 가지는 연구 또한 진행되고 있다.
또한, 종래 기술에 따른 반도체 소자는 실리콘 기반 공정으로 인하여 불투명하기 때문에, 앞으로 다가올 투명전자소자 및 전자기기로의 응용이 불가능한 문제가 있다. 즉, 투명전자기기의 출현은 앞으로 모든 소자의 투명성을 요구하기 때문에 종래의 플래시 메모리 소자로는 투명전자기기에 적용할 수 없는 문제가 있다.
상술된 바와 같이, 종래의 반도체 메모리 소자는 소형화에 따른 단채널 및 플로팅 게이트층 커플링 효과 등의 문제가 있고, 대부분 실리콘 웨이퍼 상에서 발전이 이루어져 유연한 기판 위에서뿐만 아니라 유리 기판에서의 소자 구현이 불가 능하며, 특히 반도체 메모리 소자 중 플래시 메모리는 고온 공정을 필요로 함에 따라 유연한 기판에서 구현하지 못하고 투명성이 없기 때문에 투명전자 기기로의 응용이 불가능한 문제가 있다.
전술한 문제점을 해결하기 위해 본 발명은, 산화물 반도체를 이용하여 유연하고 투명한 기판 위에 소자의 성능이 향상된 고집적 반도체 메모리 소자를 제조하는 데 주된 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 기판; 기판 상에 산화물 반도체로 형성되는 채널 영역 및 채널 영역과 쇼트키 접합하여 형성되는 소스 및 드레인 전극을 포함하는 액티브층; 및 액티브층 상부에 형성되는 플로팅 게이트층을 포함하는 반도체 메모리 소자를 제공한다.
여기서, 기판은 유연성 및 투명성 중 하나 이상의 성질을 가질 수 있으며, 산화물 반도체는 인듐(In) 산화물, 갈륨(GA) 산화물, 아연(Zn) 산화물 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물로 형성되는 n형 산화물 반도체일 수 있으며, 소스 및 드레인 전극은 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 코발트(Co) 및 희토류 금속 중 하나 이상의 물질을 이용하여 형성될 수 있으며, 플로팅 게이트층은 저온 공정으로 형성되는 질화물 및 나노점 중 하나 이상을 이용하여 형성될 수 있다.
또한, 반도체 메모리 소자는 액티브층과 플로팅 게이트층 사이에 형성되는 터널 절연층을 추가로 포함할 수 있는데, 터널 절연층은 소스 및 드레인 전극의 일부분에 오버랩되어 형성될 수 있다.
또한, 반도체 메모리 소자는 플로팅 게이트층의 상부에 형성되는 블로킹 절연층; 및 블로킹 절연막의 상부에 형성되는 게이트층을 추가로 포함할 수 있는데, 게이트층은 투명전도성 물질로 형성될 수 있으며, 투명전도성 물질은 Al(Aluminum), B(Boron) 및 Ga(Gallim) 중 하나 이상이 도핑된 ZnO(Zinc Oxide) 또는 ITO(Indium Tin Oxide)일 수 있다.
또한, 본 발명의 다른 목적에 의하면, 기판 상에 산화물 반도체로 채널 영역을 형성하고 채널 영역과 쇼트키 접합하여 소스 및 드레인 전극을 형성하여 액티브층을 형성하는 단계; 소스 및 드레인 전극의 일부분의 상부에 반도체 마스크를 형성하는 단계; 액티브층의 상부에 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층을 형성하는 단계; 및 반도체 마스크를 제거하여 소스 및 드레인의 일부분을 노출시키는 단계를 포함하는 반도체 메모리 소자 제조방법을 제공한다.
여기서, 액티브층을 형성하는 단계는 기판 상에 산화물 반도체를 형성하는 단계; 산화물 반도체의 일부분에 추가 반도체 마스크를 형성하는 단계; 산화물 반도체를 식각하여 소스 및 드레인 영역을 형성하고 소스 및 드레인 영역에 전극을 형성하는 단계; 및 추가 반도체 마스크를 제거하여 채널 영역을 노출시키는 단계를 포함할 수 있다.
또한, 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층을 형성하 는 단계는 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층 중 하나 이상을 비진공 공정을 이용하여 형성할 수 있는데, 비진공 공정은 잉크젯 용액 공정일 수 있다.
또한, 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층을 형성하는 단계는 미세 나노입자를 포함하는 플로팅 게이트용 잉크를 이용하여 플로팅 게이트층을 형성할 수 있다.
또한, 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층을 형성하는 단계는 블로킹 절연층을 복수 개의 층으로 형성하되, 복수 개의 층의 각 층은 복수 개의 물질로 형성될 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 반도체 메모리 소자의 소형화에 따른 여러 가지 현상을 차단하여 고집적화된 투명하고 유연한 반도체 메모리 소자를 구현할 수 있다. 또한, 기존의 반도체 메모리 소자의 제조 공정은 고온 공정을 다수 포함하는 반면, 본 발명에 따르면 모든 공정이 저온에서 이루어지기 때문에 저가로 용이하게 반도체 메모리 소자를 제조할 수 있다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 기판(100); 기판(100) 상에 산화물 반도체로 형성되는 채널 영역(112) 및 채널 영역(112)과 쇼트키 접합하여 형성되는 소스 및 드레인 전극(120A, 120B)을 포함하는 액티브층(110); 및 액티브층(110)의 상부에 형성되는 플로팅 게이트층(140)을 포함하여 구성될 수 있다. 또한, 반도체 메모리 소자는 액티브층(110)과 플로팅 게이트층(140) 사이에 형성되는 터널 절연층(130)을 추가로 포함할 수 있으며, 플로팅 게이트층(140)의 상부에 형성되는 블로킹 절연층(150) 및 블로킹 절연층(150)의 상부에 형성되는 게이트층(160)을 추가로 포함할 수도 있다. 이러한 반도체 메모리 소자는 플래시 메모리와 같은 비휘발성 메모리 소자로 구현될 수 있지만 반드시 이에 한정되는 것은 아니다.
기판(100)은 유연성 및 투명성 중 하나 이상의 성질을 가질 수 있는데, 따라서 반도체 메모리 소자는 유연하거나 투명한 기판이거나 유연하면서도 투명한 기판 상에서 형성될 수 있다.
채널 영역(112)은 소자가 동작하는 영역이면서 전하를 공급하는 액티브 층(110)의 바디가 될 수 있다. 이러한 채널 영역(112)은 산화물 반도체로 형성될 수 있는데, 산화물 반도체는 인듐(In), 갈륨(GA), 아연(Zn), 주석(Sn) 중 하나 이상의 금속을 구성 성분으로 가지는 n형 산화물 반도체일 수 있다.
액티브층(110)의 바디가 되는 채널 영역(112)은 증착 방법을 이용하여 기판(100) 상에 형성될 수 있다. 이러한 증착 방법은 저온 공정이 가능한 PVD(Physical Vapor Deposition) 또는 PLD(Pulsed Laser Deposition) 방법 등이 이용 될 수 있다.
이러한 액티브층(110)은 통상적인 반도체 메모리 소자의 제작 공정과는 다르게 형성된다. 즉, 통상적인 반도체 메모리 소자의 제작 공정처럼 게이트층(160)을 형성한 다음 소스 및 드레인 전극(120A, 120B)을 형성하는 것이 아니라. 채널 영역(112)을 형성한 후 반도체 마스크를 이용하여 채널 영역(112)의 일부분을 식각하고 노출된 채널 영역(112)의 일부분에 금속을 증착하여 소스 및 드레인 전극(120A, 120B)를 채널 영역(112)과 쇼트키 접합함으로써 액티브층(110)이 형성된다. 이와 같은 공정에 의해 채널 영역(112)과 소스 및 드레인 전극(120A, 120B) 사이에 쇼트키 장벽(Shottky Barrier)이 형성됨으로써, 반도체 메모리 소자의 단채널 효과를 효과적으로 제어 할 수 있을 뿐만 아니라, 게이트 구조체에 연결되어 전하 공급층 으로도 이용할 수 있다. 여기서, 게이트 구조체란 터널 절연층(130), 플로팅 게이트층(140), 블로킹 절연층(150) 및 게이트층(160)을 포함하는 구조체를 말한다.
여기서, 반도체 마스크는 반도체나 IC 회로 제작 과정에서 회로 배열이나 패턴이 담긴 네거티브 필름 또는 유리를 의미하는 것으로서, 포토레지스트(Photoresist)와 같이 감광성 마스크가 될 수도 있지만 반드시 이에 한정되는 것은 아니다.
소스 및 드레인 전극(120A, 120B)을 형성하는 데에 있어 n 타입 트랜지스터에 적용하기 위하여, 전자에 대한 쇼트키 장벽이 형성될 수 있는 물질을 이용하여 형성한다. 이러한 물질은 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 코발트(Co) 및 희토류 금속 중 하나 이상이 될 수 있으며, PVD 방법으로 증착될 수 있다.
전술한 게이트 구조체에서 터널 절연층(130)은 전하를 저장시킬 때 쓰이는 막으로써 소스 및 드레인 전극(120A, 120B)의 일부분에 오버랩되어 형성될 수 있는데, 전하 공급 층으로도 활용될 수 있도록 형성될 수 있다. 기존의 FET(Field Effect Transistor)나 TFT(Thin Film Transistor)에서 필드(Filed)를 인가하여 캐리어들을 축적시킴으로써 캐리어들이 소스에서 채널 영역(112)을 통과하며, 터널 절연층(130)과 액티브층(110) 사이의 면을 지나가며 드레인으로 나가게 된다. 이때, 캐리어들은 산화물 반도체 계면의 전하와 계면 상태로부터 발생되는 쿨롱 산란(Coulomb Scattering)과 표면 거칠기 산란(Surface Roughness Scattering) 등의 효과를 받아 벌크 상태의 이동도보다 낮게 되어 트랜지스터로서의 기능이 상당이 저하한다.
반면, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 구조에 따르면, 쇼트키 장벽 구조를 가지는 소스 및 드레인을 갖는 FET는 필드에 의해서 액티브층(110)에 축전된 전하로 인하여 발생하는 소스와 채널 영역(112) 사이의 장벽과 채널 영역(112)과 드레인 사이의 장벽을 통과(Tunneling)하여 산화물 반도체 계면의 전하와 계면을 따라 이동하는 것도 존재하지만 주로 액티브층(110)의 벌크 영역을 통과하여 전류의 흐름을 만들게 되어 기존의 트랜지스터보다 더욱 좋은 이동도를 얻을 수 있다. 이뿐만 아니라, 소스와 드레인 간의 간격이 줄어들어 발생할 수 있는 여러 현상들을 쇼트키 장벽이 막아 주기 때문에, 소자의 소형화가 가능하고 이를 통해 채널 영역(112)의 길이를 줄일 수 있어서 캐리어의 이동도가 더욱 증가할 수 있다. 실리콘 기반이 아닌 다른 액티브층에서의 트랜지스터에 대한 이동도의 증가는 전술한 바와 같은 메모리로서의 응용뿐만 아니라, 다른 분야인 TFT와 같은 디스플레이 소자에도 널리 응용될 수 있다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 기판(100) 상에 산화물 반도체로 채널 영역(112)을 형성하고 채널 영역(112)과 쇼트키 접합하여 소스 및 드레인 전극(120A, 120B)을 형성하여 액티브층(110)을 형성하는 단계; 소스 및 드레인 전극(120A, 120B)의 일부분의 상부에 반도체 마스크를 형성하는 단계; 액티브층(110)의 상부에 터널 절연층(130), 플로팅 게이트층(140), 블로킹 절연층(150) 및 게이트층(160)을 형성하는 단계; 및 반도체 마스크를 제거하여 소스 및 드레인(120A, 120B)의 일부분을 노출시키는 단계를 포함할 수 있다.
도 2를 참조하면, 액티브층(110)을 형성하는 데 있어서, 기판(100) 상에 산화물 반도체를 형성하고, 산화물 반도체의 일부분에 반도체 마스크(170)를 형성한다.
도 3을 참조하면, 반도체 마스크(170)가 산화물 반도체에 형성된 후 산화물 반도체를 식각하여 소스 및 드레인 영역을 형성하고 소스 및 드레인 영역에 전극(120A, 120B)을 형성한다. 즉, 반도체 마스크(170)가 산화물 반도체에 형성된 후 산화물 반도체를 식각하면, 반도체 마스크(170)가 형성된 부분을 제외한 나머지 부분이 식각되어 소스 및 드레인 영역이 형성되고 반도체 마스크(170)가 형성된 부분은 식각되지 않아 채널 영역(112)이 형성되므로 형성된 소스 및 드레인 영역에 금속을 증착하여 소스 및 드레인 전극(120A, 120B)를 채널 영역(112)과 쇼트키 접합함으로써 액티브층(110)을 형성한다. 액티브층(110)이 형성된 이후에는 반도체 마스크(170)를 리프트 오프(Lift off) 방식 등을 이용하여 제거함으로써 채널 영역(112)을 노출시킨다. 도 4에는 반도체 마스크(170)를 제거하여 액티브층(110)만 남겨진 모습을 나타낸다.
이후, 도 5를 참조하면, 도 4에 나타낸 바와 같이 형성된 액티브층(110)에 터널 절연층(130), 플로팅 게이트층(140), 블로킹 절연층(150) 및 게이트층(160)을 형성시키기 위해, 소스 및 드레인 전극(120A, 120B)의 일부분의 상부에 반도체 마스크(180A, 180B)를 형성한다. 이때, 반도체 마스크(180A, 180B)를 소스 및 드레인 전극(120A, 120B)의 전부분의 상부에 형성시키지 않고 일부분의 상부에만 형성시킴으로써, 터널 절연층(130)이 채널 영역뿐만 아니라 소스 및 드레인의 나머지 부분(122A, 122B)에도 형성되도록 할 수 있다.
도 6을 참조하면, 도 5에 나타낸 바와 같이 반도체 마스크(180A, 180B)가 형성된 후, 반도체 마스크(180A, 180B)가 형성된 액티브층(110)의 상부에 터널 절연층(130)을 형성하고, 터널 절연층(130)의 상부에 플로팅 게이트층(140)을 형성하고, 플로팅 게이트층(140) 상부에 블로킹 절연층(150)을 형성하고, 블로킹 절연층(150)의 상부에 게이트층(160)을 차례로 형성한다. 도 6에서는 액티브층(110)의 상부에 터널 절연층(130), 플로팅 게이트층(140), 블로킹 절연층(150) 및 게이트층(160)을 모두 차례로 형성하는 것으로 도시하고 설명했지만, 터널 절연층(130), 블로킹 절연층(150) 및 게이트층(160)은 일부 또는 전부가 선택적으로 형성될 수 있으며, 그 형성 순서도 변경될 수 있다.
여기서, 터널 절연층(130)은 액티브층(100)의 바로 위로 형성되며, 액티브층(100) 중에서 소스 및 드레인 전극(120A, 120B)의 나머지 부분은 반도체 마스크(180A, 180B)가 형성되어 있지 않으므로, 소스 및 드레인 전극(120A, 120b)의 나머지 부분(반도체 마스크(180A, 180B)가 형성되어 있지 않은 부분)과 오버랩되어 형성될 수 있다. 따라서, 이와 같이, 터널 절연층(130)이 소스 및 드레인 전극(120A, 120B)의 나머지 부분과 오버랩되어 형성되므로, 채널 영역(112)뿐만 아니라 소스 및 드레인 전극(120A, 120B)을 통해서도 플로팅 게이트층(140)에 전하를 공급할 수 있으므로, 반도체 메모리 소자의 중요한 특성인 쓰기 및 지우기 시간을 단축 할 수 있다.
이러한 터널 절연층(130)은 실리콘 산화물보다 유전 상수가 큰 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2), 지르코늄 옥사이드(ZrO2) 등의 고절연체(Higk-k) 산화물로 형성 될 수 있으며, 원자층 증착 방식(ALD; Atomic Layer Deposition), 플라즈마 원자층 증착 방식(PE-ALD; Plasma-Enhanced Atomic Layer Deposition)등을 이용하여 증착할 수 있다.
또한, 전하 트랩층으로 작용하는 플로팅 게이트층(140)은 저온 공정으로 형성되며 전하 트랩층이 많은 질화막 및 나노점 중 하나 이상을 이용하여 형성될 수 있는데, 나노점은 실리콘 나노 점 또는 금속 나노 점 등일 수 있다. 플로팅 게이트층(140)은 저온에서 증착되기 위해서는 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition)보다는 열선(Hot Wire)-CVD를 이용하는 것이 바람직하다. 열선-CVD는 1200℃가 넘는 열선을 이용하여 가스(Gas)를 분해하여 기판(100) 상에 증착 시키는 방법으로서, 실제의 기판 상의 온도는 200℃가 넘지 않기 때문에, 저온 공정이 가능하여 유연한 기판에 적합한 공정이다.
또한, 나노점은 PVD(Physical Vapor Deposition)를 이용하여 저압(약 수 mTorr)에서 증착하여 균일하고 밀도가 높은 나노점을 형성하므로 높은 메모리 윈도우(Memory Window)를 확보 할 수 있다. 나노점을 형성시킬 때 그 크기가 작아지게 되면, 쿨롱 방해(Coulomb Blockade) 현상이 발생하여 적절한 메모리 윈도우를 얻지 못하기 때문에 적절한 크기(5~10nm)의 나노점을 형성해야 하는데, 본 발명의 일 실 시예에 따르면 저압 공정에서 실시하므로 균일한 나노점을 확보할 수 있다.
이와 더불어. 도 5에 도시한 바와 같은 반도체 마스크(180A, 180B)를 뱅크로 활용하여 터널 절연층(130), 플로팅 게이트층(140), 블로킹 절연층(150) 및 게이트 층(160) 중 하나 이상을 잉크젯 용액 공정으로도 형성할 수 있다. 따라서, 터널 절연층(130), 플로팅 게이트층(140), 블로킹 절연층(150) 및 게이트 층(160) 중 하나 이상은 비진공 공정을 이용하여 형성될 수 있다.
이러한 비진공 공정의 예로서, 잉크젯 용액 공정이 이용될 수 있는데, 이때 반도체 마스크(180A, 180B)는 습식 리프트 오프용 마스크 역할뿐만 아니라 잉크젯 미스랜딩(Miss-Landing) 문제를 해결하는 뱅크의 역할을 함께할 수 있다. 특히, 플로팅 게이트층(140)은 미세 나노입자를 포함하는 플로팅 게이트용 잉크를 이용하여 나노점을 함유하도록 형성될 수 있다. 이러한 잉크젯을 이용한 용액 공정은 미세 나노 입자의 구성 성분 및 크기를 사전에 쉽게 변경할 수 있어 다양하고 균일한 나노점를 가진 플로팅 게이트층을 형성 할 수 있다.
블로킹 절연층(150)은 플로팅 게이트층(140) 상에 존재하여 터널 절연층(130)을 통과한 전하가 게이트층(160)으로 빠져 나가지 못하게 하는 역할뿐만 아니라, 게이트층(160) 아래에 존재하여 게이트 인가 전압을 조절할 수 있도록 하기 위한 것으로서, 터널 절연층(130)과 같은 물질이나 비슷한 계열의 산화층으로 형성될 수 있다. 이러한 블로킹 절연층(150)은 복수 개의 층으로 형성될 수 있으며, 복수 개의 층의 각 층은 복수 개의 물질로 형성될 수 있다. 따라서, 블로킹 절연층(150)은 여러 층으로 여러 물질의 혼합 구조로 형성 될 수 있으며, 이를 통해 게 이트 전압의 손실을 줄임으로써 더욱 쉽게 전하를 플로팅 게이트층(140)에 저장시키거나 빼낼 수 있다.
게이트층(160)은 투명전도성 물질로 형성될 수 있는데, 투명전도성 물질은 Al(Aluminum), B(Boron) 및 Ga(Gallim) 중 하나 이상이 도핑된 ZnO(Zinc Oxide) 또는 ITO(Indium Tin Oxide)일 수 있다. 또한, 게이트층(160)은 이러한 투명전도성 물질을 이용하여 단층이나 여러 층으로 구성된 적층막을 형성할 수 있다.
도 6과 같이, 반도체 마스크(180A, 180B)가 형성된 액티브층(110) 상에 터널 절연층(130), 플로팅 게이트층(140), 블로킹 절연층(150) 및 게이트 층(160)이 형성되면, 반도체 마스크(180A, 180B)를 리프트 오프 방식 등을 이용하여 제거하여 채널 영역을 노출시킴으로써, 도 1에 도시한 바와 같은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 제조할 수 있다.
이상에서 전술한 바와 같이, 본 발명의 일 실시예에서는 산화물 반도체에 소스 및 드레인 전극을 형성하기 위한 금속을 증착시켜 쇼트키 장벽을 형성함으로써, 반도체 메모리 소자의 투명성을 유지할 수 있을 뿐만 아니라, 고집적화에 따른 반도체 메모리 소자의 소형화로 인해 발생될 수 있는 문턱 전압의 감소, DIBL(Drain Induced Barrier Lowering) 현상, 누설 전류 증가 현상 등을 제거 및 억제할 수 있으며, 비휘발성 메모리로서 정확한 트랜지스터 동작을 가능하게 할 수 있다.
이상에서, 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도,
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 기판 110: 액티브층
112: 채널 영역 120A, 120B: 소스 및 드레인 전극
130: 터널 절연층 140: 플로팅 게이트
150: 블로킹 절연층 160: 게이트층
Claims (16)
- 기판;상기 기판 상에 산화물 반도체로 형성되는 채널 영역 및 상기 채널 영역과 쇼트키 접합하여 형성되는 소스 및 드레인 전극을 포함하는 액티브층;상기 액티브층 상부에 형성되는 플로팅 게이트층; 및상기 액티브층과 상기 플로팅 게이트층 사이에 상기 소스 및 상기 드레인 전극의 일부분에 오버랩되어 형성되는 터널 절연층을포함하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 기판은,유연성 및 투명성 중 하나 이상의 성질을 가지는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 산화물 반도체는,인듐(In), 갈륨(GA), 아연(Zn), 주석(Sn) 중 하나 이상의 금속을 구성 성분으로 가지는 n형 산화물 반도체인 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 소스 및 드레인 전극은,금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 코발트(Co) 및 희토류 금속 중 하나 이상의 물질을 이용하여 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 플로팅 게이트층은,저온 공정으로 형성되는 질화물 및 나노점 중 하나 이상을 이용하여 형성되는 것을 특징으로 하는 반도체 메모리 소자
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 반도체 메모리 소자는,상기 플로팅 게이트층의 상부에 형성되는 블로킹 절연층; 및상기 블로킹 절연막의 상부에 형성되는 게이트층를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 8 항에 있어서, 상기 게이트층은,투명전도성 물질로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 9 항에 있어서, 상기 투명전도성 물질은,Al(Aluminum), B(Boron) 및 Ga(Gallim) 중 하나 이상이 도핑된 ZnO(Zinc Oxide) 또는 ITO(Indium Tin Oxide)인 것을 특징으로 하는 반도체 메모리 소자.
- 기판 상에 산화물 반도체로 채널 영역을 형성하고 상기 채널 영역과 쇼트키 접합하여 소스 및 드레인 전극을 형성하여 액티브층을 형성하는 단계;상기 소스 및 드레인 전극의 일부분의 상부에 반도체 마스크를 형성하는 단계;상기 액티브층의 상부에 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층을 형성하는 단계; 및상기 반도체 마스크를 제거하여 상기 소스 및 드레인의 일부분을 노출시키는 단계를 포함하며,상기 액티브층을 형성하는 단계는,상기 기판 상에 상기 산화물 반도체를 형성하는 단계;상기 산화물 반도체의 일부분에 추가 반도체 마스크를 형성하는 단계;상기 산화물 반도체를 식각하여 소스 및 드레인 영역을 형성하고 상기 소스 및 드레인 영역에 전극을 형성하는 단계; 및상기 추가 반도체 마스크를 제거하여 상기 채널 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 삭제
- 제 11 항에 있어서, 상기 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층을 형성하는 단계는,상기 터널 절연층, 상기 플로팅 게이트층, 상기 블로킹 절연층 및 상기 게이트층 중 하나 이상을 비진공 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제 13 항에 있어서, 상기 비진공 공정은,잉크젯 용액 공정인 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제 13 항에 있어서, 상기 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층을 형성하는 단계는,미세 나노입자를 포함하는 플로팅 게이트용 잉크를 이용하여 상기 플로팅 게이트층을 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제 13 항에 있어서, 상기 터널 절연층, 플로팅 게이트층, 블로킹 절연층 및 게이트층을 형성하는 단계는,상기 블로킹 절연층을 복수 개의 층으로 형성하되, 상기 복수 개의 층의 각 층은 복수 개의 물질로 형성되는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
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