KR20080088284A - 플래시 메모리 소자 - Google Patents

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진영구
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박영수
강동훈
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박재철
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Abstract

기판 상에 게이트 구조체를 구비하는 플래시 메모리 소자가 개시되어 있다. 개시된 플래시 메모리 소자는, 기판과 게이트 구조체 사이나 게이트 구조체 위 중 어느 하나에 ZnO 계열의 물질을 포함하는 전하 공급층을 구비하는 것을 특징으로 한다.
플래시 메모리 소자는, 이와 같이 별도의 전하 공급층을 구비함에 의해, 바텀 게이트(bottom gate) 형과 탑 게이트(top gate) 형 중 어느 형태로든 형성될 수 있다. 또한, 플래시 메모리 소자는, 전하 트랩형이나 플로팅 게이트형을 모두 실현할 수 있다.

Description

플래시 메모리 소자{Flash memory device}
도 1은 본 발명의 제1실시예에 따른 플래시 메모리 소자를 개략적으로 보여준다.
도 2 및 도 3은 도 1의 플래시 메모리 소자에서 전하 공급층을 GaInZnO으로 형성한 경우의 프로그램/소거 테스트 결과와 프로그램/소거 속도테스트 결과를 보여준다.
도 4 내지 도 8은 본 발명의 제2 내지 제6실시예에 따른 플래시 메모리 소자를 개략적으로 보여준다.
도 9a 내지 도 9d는 본 발명에 따른 탑 게이트 타입 플래시 메모리 소자 제조 방법을 개략적으로 보여준다.
도 10a 내지 도 10e는 본 발명에 따른 바텀 게이트 타입 플래시 메모리 소자 제조 방법을 개략적으로 보여준다.
<도면의 주요부분에 대한 부호의 설명>
10,30,40,50,70,90...플래시 메모리 소자 11...기판
13...전하 공급층 15...소스/드레인 영역
20,20',80,80'...게이트 구조체 21,81...터널 절연막
23...전하 트랩층 25...블록킹 절연막
27,87...컨트롤 게이트 막 83...플로팅 게이트 막
85...게이트간 절연막
본 발명은 플래시 메모리 소자에 관한 것으로, 보다 상세하게는 소스/드레인 영역 형성을 위한 도핑 공정이 필요하지 않으며, 적층 구조의 메모리 구현이 용이한 플래시 메모리 소자에 관한 것이다.
반도체 메모리 장치 중 비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 저장장치이다.
비휘발성 반도체 메모리 장치를 구성하는 기본 요소인 메모리 셀의 구성은 비휘발성 반도체 메모리 장치가 사용되는 분야에 따라 달라지게 된다.
현재 널리 사용되고 있는 고용량 비휘발성 반도체 메모리 장치로서, 낸드(NAND:not and)형 플래시 메모리 장치의 경우, 그 트랜지스터의 게이트는 전하(charge) 즉, 데이터가 저장되는 플로팅 게이트(floating gate)와 이를 제어하는 컨트롤 게이트(control gate)가 순차적으로 적층된 구조를 갖는다.
이러한 플래시 메모리 장치에 있어서, 해마다 증가하고 있는 메모리 용량의 확대 요구를 충족시키기 위해서, 메모리 셀 크기는 급속도로 축소되고 있다. 또한, 셀 크기의 축소에 맞추어, 플로팅 게이트의 수직방향의 높이를 효과적으로 줄여 나가는 것이 요구되고 있다.
메모리 셀의 수직방향의 높이를 효과적으로 줄이는 동시에, 메모리 셀이 가지는 메모리 특성, 예를 들어, 저장된 데이터를 장시간 온전하게 유지하는 특성인 리텐션(retention) 특성을 유지하기 위하여, 전하를 저장하는 수단으로서, 플로팅 게이트가 아닌 실리콘 질화막(Si3N4)과 같은 전하 트랩층(charge trap layer)을 사용하는 전하 트랩형 플래시(CTF: Charge Trap Flash) 메모리 소자가 개발되고 있다.
플래시 메모리 소자는 상기와 같이 크게 플로팅 게이트를 가지는 구조와, 전하 트랩층을 가지는 구조로 분류할 수 있다. 통상적인 플래시 메모리 소자는 플로팅 게이트를 가지는 구조를 나타내는데, 이하에서는 전하 트랩형 플래시 메모리 소자와 구분하기 위해, 플로팅 게이트를 가지는 구조의 플래시 메모리 소자를 플로팅 게이트형 플래시 메모리 소자로 표기한다.
일반적으로, 플로팅 게이트형 플래시 메모리 소자나, 플로팅 게이트 대신에 전하 트랩층을 가지는 전하 트랩형 플래시 메모리 소자에서는 전하(charge) 공급층으로 단결정 실리콘이 적용된다.
그런데, 실리콘을 전하 공급층으로 적용할 경우, 채널 도핑 및 소스/드레인 n-도핑, 웰(well) 도핑 등이 요구된다.
또한, 실리콘을 전하 공급층으로 적용할 경우, 고집적 메모리소자 구현을 위한 적층 구조 형성이 어렵다. 이는 실리콘을 증착하려면 1000℃ 정도의 고온 공정이 필요하므로, 실리콘 증착에 의한 복수층 적층 구조는 실질적으로 불가능하기 때 문이다. 따라서, 적층 구조의 메모리를 구현하기 위해서는, 폴리 실리콘을 사용하거나, 웨이퍼 본딩(wafer bonding) 방식을 적용하여야 하는데, 이 공정은 단가가 높고 실제 적용이 어렵다.
본 발명은 상기한 바와 같은 점을 감안하여 안출된 것으로, 소스/드레인 영역 형성을 위한 도핑 공정이 필요하지 않으며, 적층 구조의 메모리소자 구현이 용이한 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
상기 목적을 달성하기 위하여 본 발명은, 기판 상에 게이트 구조체를 구비하는 플래시 메모리 소자에 있어서, 상기 기판과 게이트 구조체 사이나 상기 게이트 구조체 위 중 어느 하나에 ZnO 계열의 물질을 포함하는 전하 공급층을 구비하는 것을 특징으로 한다.
상기 전하 공급층은 ZnO 및 GaInZnO 중 어느 하나를 포함하는 물질로 형성될 수 있다.
상기 전하 공급층은, a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)을 포함하는 물질로 형성될 수 있다.
보다 구체적으로, 상기 전하 공급층은, a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수)를 포함하는 물질로 형성될 수 있다.
상기 기판과 전하 공급층 사이에 버퍼층;을 더 구비할 수 있다.
상기 버퍼층은, p형 반도체 물질이나 진성(intrinsic) 반도체 또는 NiO, CuAlO2, SrCu2O2, LaCuOS, SiO2, SiNx 을 포함하는 그룹 중에서 선택된 어느 한 물질을 포함하도록 형성될 수 있다.
상기 게이트 구조체에 연결되게 상기 전하 공급층에 형성된 소스/드레인 영역;을 더 구비할 수 있다.
상기 소스/드레인 영역은 플라즈마 처리에 의해 형성될 수 있다.
상기 전하 공급층 상에 상기 게이트 구조체가 위치되는 탑-게이트형이고, 상기 게이트 구조체는, 상기 전하 공급층 상에 순차로 적층된 터널 절연막, 전하 트랩층, 블록킹 절연막 및 컨트롤 게이트막;을 포함할 수 있다.
상기 전하 공급층 상에 상기 게이트 구조체가 위치되는 탑-게이트형이고, 상기 게이트 구조체는, 상기 전하 공급층 상에 순차로 적층된 터널 절연막, 플로팅 게이트막, 게이트간 절연막 및 컨트롤 게이트막;을 포함할 수 있다.
상기 기판 상에 상기 게이트 구조체가 위치되며, 그 위에 상기 전하 공급층이 위치되는 바텀-게이트형이고, 상기 게이트 구조체는, 상기 기판 상에 순차로 적층된 컨트롤 게이트막, 블록킹 절연막, 전하 트랩층, 터널 절연막;을 포함하며, 상기 터널 절연막 상에 상기 전하 공급층이 형성될 수 있다.
상기 기판 상에 상기 게이트 구조체가 위치되며, 그 위에 상기 전하 공급층이 위치되는 바텀-게이트형이고, 상기 게이트 구조체는, 상기 기판 상에 순차로 적 층된 컨트롤 게이트막, 블록킹 절연막, 플로팅 게이트막 및 터널 절연막;을 포함하고, 상기 터널 절연막 상에 상기 전하 공급층이 형성될 수 있다.
이하, 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예들에 따른 플래시 메모리 소자 및 그 제조 방법을 상세히 설명한다.
본 발명에 따른 플래시 메모리 소자는, 플로팅 게이트를 가지는 타입 및 전하 트랩층을 가지는 타입 중 어느 타입이든지 가능하다. 즉, 본 발명에 따른 플래시 메모리 소자는 플로팅 게이트형 플래시 메모리 소자와 전하 트랩형 플래시 메모리 소자를 포함한다.
상기 플로팅 게이트형 플래시 메모리 소자는, 터널 절연막, 플로팅 게이트막, 게이트간 절연막 및 컨트롤 게이트막의 게이트 구조체를 가진다. 상기 전하 트랩형 플래시 메모리 소자는, 터널 절연막, 전하 트랩층, 블록킹 절연막, 컨트롤 게이트막의 게이트 구조체를 가진다.
본 발명에 따른 플래시 메모리 소자는, 전하 공급을 위한 별도의 층을 가진다. 이때, 전하 공급층은 비정질 실리콘보다 전하 이동도가 높은 ZnO 계열의 물질 예컨대, ZnO를 포함하는 물질이나, Ga과 In이 도핑된 ZnO 즉, GaInZnO을 포함하는 물질로 형성된다. 이러한 전하 공급층을 구비함에 의해, 후술하는 바와 같이, 채널 형성을 위한 별도의 도핑 공정이 생략될 수 있으며, 소스/드레인 영역 형성을 위해 n-도핑 공정을 사용하지 않고, 다른 방식 예컨대, 플라즈마 처리로 소스/드레인 영역을 형성하는 것이 가능해져 공정을 단순화할 수 있다.
또한, ZnO 계열의 물질을 포함하는 전하 공급층을 구비함에 의해, 기판을 고 집적 메모리소자 구현을 위한 적층 구조를 쉽게 형성할 수 있다.
또한, 이와 같이 별도의 전하 공급층을 구비함에 의해, 본 발명에 따른 플래시 메모리 소자는 바텀 게이트(bottom gate) 형과 탑 게이트(top gate) 형 중 어느 형태로든 형성될 수 있다.
도 1은 본 발명의 제1실시예에 따른 플래시 메모리 소자(10)를 보여준다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 플래시 메모리 소자(10)는, 탑 게이트(top gate) 타입의 전하 트랩형 플래시(CTF) 메모리 소자로, 기판(11)과, 이 기판(11) 상에 형성된 전하 공급층(13)과, 이 전하 공급층(13) 상에 형성된 게이트 구조체(20)를 구비한다.
상기 플래시 메모리 소자(10)에서는, 기판(11)이 전하 공급원으로 사용되지 않으므로, 상기 기판(11)의 재질은 특별히 한정되지 않으며, 다양한 재질이 사용될 수 있다. 예를 들어, 상기 기판(11)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나일 수 있다.
상기 플래시 메모리 소자(10)에 있어서, 상기 전하 공급층(13)은 ZnO 계열의 화합물 반도체 물질 예컨대, ZnO를 포함하는 화합물 반도체 물질이나, Ga과 In이 도핑된 ZnO 즉, GaInZnO(간략히하면, GIZO)을 포함하는 화합물 반도체 물질로 형성될 수 있다.
보다 구체적인 예로서, 상기 전하 공급층(13)은 a(In2O3)·b(Ga2O3)·c(ZnO)을 포함하는 물질로 형성될 수 있다. 여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수인 것이 바람직하다. 보다 구체적으로, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수인 것이 바람직하다.
상기와 같이 ZnO 또는 GaInZnO를 포함하는 물질로 이루어진 전하 공급층(13)은 n형 반도체 층이 되며, 증착 조건에 따라 캐리어 농도 조절이 가능하다. 예를 들어, ZnO에 도핑되는 Ga, In 양 조절 및/또는 ZnO 스퍼터링시의 산소량을 조절하여 GaInZnO 또는 ZnO의 조성을 변화시키면, 캐리어 농도 조절이 가능하다.
또한 이와 같이 GaInZnO 또는 ZnO의 증착 조건을 조절하여 조성을 변화시켜 문턱 전압(Vth)을 조절하는 것도 가능하다.
GaInZnO 또는 ZnO 등의 ZnO 계열의 물질은 비정질 실리콘 등보다 전하 이동도가 높기 때문에, 이러한 물질을 채널(channel)로 적용할 경우, 채널 형성을 위한 별도의 도핑 공정이 요구되지 않는다. 또한, 소스/드레인 영역(15) 형성을 위해 고온 공정이 요구되는 도펀드(dopant) 도핑 공정을 사용하지 않고, 소스/드레인 영역(15)을 플라즈마 처리 등에 의해 형성할 수 있다. 상기 소스/드레인 영역(15)은 상기 게이트 구조체(20)의 양단과 접하도록 전하 공급층(13)에 형성된다. 게이트 구조체(20) 하단의 소스/드레인 영역(15) 사이의 전하 공급층(13) 부분은 채널 영역으로서 사용된다.
여기서, GaInZnO나 ZnO와 같은 ZnO 계열의 화합물 반도체 물질은 비정질 상태에서도 반도체 성질을 유지하므로, 다층의 적층 구조를 만드는데도 유리하다.
상기 전하 공급층(13)은 백 바이어스 전압(back bias voltage:Vbb)이 걸릴 때, 상기 채널 영역이 이 백 바이어스 전압에 영향을 받지 않도록 적정 두께로 형 성되는 것이 바람직하다.
한편, 상기 전하 공급층(13)을, 전체에 전류가 흐르도록 얇게 형성하는 것도 가능한데, 이 경우에는 소스/드레인 영역(15) 없이도 플래시 메모리 소자들을 낸드 구조로 연결할 수 있으므로, 도 1에서 소스/드레인 영역(15)이 없는 구조도 가능하다.
상기 게이트 구조체(20)는 전하 공급층(13) 상에 형성된 터널 절연막(21), 이 터널 절연막(21) 상에 형성된 전하 트랩층(23) 및 이 전하 트랩층(23) 상에 형성된 블록킹 절연막(25)과, 블록킹 절연막(25) 상에 형성된 컨트롤 게이트막(27)을 포함한다.
상기 터널 절연막(21)은 전하의 터널링을 위한 막으로, 상기 전하 공급층(13) 상에 형성된다. 이때, 소스/드레인 영역(15)은 상기 터널 절연막(21)과 접촉하도록 전하 공급층(13)에 형성된다. 상기 터널 절연막(21)은 터널링 산화막으로서 예컨대, SiO2 또는 다양한 high-k 산화물로 형성되거나 이들의 조합으로 이루어진 산화물로 형성될 수 있다.
대안으로, 상기 터널 절연막(21)은 실리콘 질화막 예컨대, Si3N4로 형성될 수도 있다.
또 다른 대안으로, 상기 터널 절연막(21)은 실리콘 질화막과 산화막의 이중층 구조로 이루어질 수도 있다.
상기와 같이, 상기 터널 절연막(21)은 산화물 또는 질화물의 단층 구조로 이 루어지거나, 서로 다른 에너지 밴드갭을 가지는 물질로 복수층 구조로 형성될 수도 있다. 이외에도 터널 절연막(21)은 다양한 물질 및 다양한 구조로 형성될 수 있다.
상기 전하 트랩층(23)은 전하 트랩에 의해 정보 저장이 이루어지는 영역이다. 이 전하 트랩층(23)은 폴리실리콘, 질화물, 높은 유전율을 가지는 high-k 유전체 및 나노닷(nanodots) 중 어느 하나를 포함하도록 형성될 수 있다.
예를 들어, 전하 트랩층(23)은 Si3N4 와 같은 질화물이나 SiO2, HfO2, ZrO2, Al2O3, HfSiON, HfON 또는 HfAlO와 같은 high-k 산화물로 이루어질 수 있다.
또한, 상기 전하 트랩층(23)은 전하 트랩 사이트(charge trap site)로서 불연속적으로 배치된 복수의 나노닷을 포함할 수 있다. 이때, 상기 나노닷은 미소결정체(nanocrystal) 형태로 이루어질 수 있다.
이외에도 전하 트랩층(23)은 다양한 물질 및 다양한 구조로 형성될 수 있다.
상기 블록킹 절연막(25)은 전하 트랩층(23)을 통과하여 위쪽 즉, 컨트롤 게이트 전극(27)쪽으로 전하가 이동되는 것을 차단하기 위한 것으로, 산화층으로 이루어질 수 있다.
상기 블록킹 절연막(25)은 SiO2로 형성되거나, 상기 터널 절연막(21)보다 높은 유전율을 지닌 high-k 물질 예컨대, Si3N4, Al2O3, HfO2, Ta2O5 또는 ZrO2로 형성될 수 있다. 블록킹 절연막(25)을 복수층 구조로 형성될 수도 있다. 예를 들어, 블록킹 절연막(25)은 SiO2 와 같은 통상적으로 사용되는 절연 물질로 된 절연층과, 터 널링 절연막(21)보다 높은 유전율을 지닌 물질로 형성된 고유전체층을 포함하여 두층 또는 그 이상으로 구성될 수 있다.
상기 컨트롤 게이트막(27)은 금속막으로 형성될 수 있다. 예를 들어, 상기 컨트롤 게이트막(27)은 알루미늄(Al), Ru, TaN 등의 금속막으로 형성될 수 있다. 또한, 상기 컨트롤 게이트막(27)은 NiSi 등의 실리 사이드 물질로 형성될 수도 있다.
상기한 바와 같은 본 발명의 제1실시예에 따른 플래시 메모리 소자(10)에 따르면, 전하 공급층(13)을 형성하는 증착 조건 예를 들어, ZnO에 도핑되는 Ga, In 양 조절 및/또는 ZnO 스퍼터링시의 산소량을 조절하여 GaInZnO 또는 ZnO의 조성을 변화시키면, 문턱 전압을 조절할 수 있으며, 캐리어 농도 조절이 가능하여, 채널 및 소스/드레인 영역(15) 형성을 위한 도핑 공정이 요구되지 않아 공정을 단순화할 수 있다. 소스/드레인 영역(15)은 플라즈마 처리를 통하여 형성시키는 것이 가능하며, 전하 공급층(13)이 채널로 적용되므로, 채널 형성을 위한 도핑 공정이 요구되지 않는다.
또한, 전하 공급층(13)을 구비함에 의해, 단결정 기판을 사용할 필요가 없으므로, 기판에 고집적 메모리소자 구현을 위한 적층 구조를 쉽게 형성할 수 있어, 멀티-스택 구현이 용이하다.
즉, 실리콘을 증착하려면 고온 예컨대, 1000℃ 정도의 고온 공정이 필요하므로, 실리콘 증착에 의한 복수층 적층 구조는 실질적으로 불가능하다. 따라서, 실리콘을 전하 공급층(13)으로 사용하는 경우에는, 적층 구조 형성시 고가의 웨이퍼 본 딩을 하거나, 폴리 실리콘을 사용하였는데, 이 공정은 단가가 높고 실제 적용이 어려웠다.
하지만, 본 발명에서와 같이 ZnO 계열의 물질 예컨대, ZnO 또는 GaInZnO를 포함하는 물질로 형성된 전하 공급층(13)을 구비하면, 전하 공급층(13)을 실리콘에 비해 저온 공정으로 형성하는 것이 가능하므로, 단가가 낮고 적층 메모리 구현이 용이하다. 상기 전하 공급층(13)은 예를 들어, 150 내지 500℃ 보다 바람직하게는, 250 내지 400℃의 공정 온도로 형성될 수 있다.
도 2 및 도 3은 도 1의 전하 트랩형 플래시 메모리 소자(10)에서 전하 공급층(13)을 GaInZnO으로 형성한 경우의 프로그램/소거 테스트 결과와 프로그램/소거 속도테스트 결과를 보여준다.
도 2에서는 샘플에 전기적으로 스트레스를 전혀 가하지 않은 초기 상태(Virgin)와, 샘플에 +16V, -16V의 100ms 주기의 전기적 스트레스를 가한 상태 이후의 테스트 결과를 보여준다.
초기 상태의 샘플에 대한 테스트 1, +16 V의 100ms 주기의 전기적 스트레스를 가한 상태 이후의 테스트 2, -16 V의 100ms 주기의 전기적 스트레스를 가한 상태 이후의 테스트 3에서는, 컨트롤 게이트 전극과 소스간에 전압(Vgs)을 가할 때, 드레인-소스간에 흐르는 전류(Ids) 변화를 살펴본다.
테스트 2의 결과는, 전기적 스트레스를 가한 후 초기 상태 샘플의 문턱전압에 비해 문턱전압이 약 3.5V 정도 증가함을 보여주는데, 이는 본 발명에 따른 플래시 메모리 소자(10)가 프로그램 특성을 가짐을 보여준다.
테스트 3의 결과는, 전기적 스트레스를 가한 후 초기 상태 샘플의 문턱전압에 비해 문턱전압이 약 2V 정도 감소함을 보여주는데, 이는 상기 플래시 메모리 소자(10)가 소거 특성을 가짐을 보여준다.
도 3에서 가로축은 프로그램 시간 및 소거 시간, 세로축은 프로그램 및 소거시의 문턱 전압(Vth)의 변화량(△Vth)을 보여준다. 도 3을 살펴보면, 포지티브 전압 바이어스로 프로그램시에 충분한 문턱 전압(Vth)의 변화를 나타내는 프로그램 시간이 네거티브 전압 바이어스로 소거시에 충분한 문턱 전압 변화를 나타내는 소거 시간보다 짧음을 알 수 있다. 도 3에서는 대략 1ms 내지 1s 범위의 프로그램 시간하에서 큰 문턱 전압 변화량을 나타내며, 대략 1s 내지 1000s 범위의 소거 시간하에서 큰 문턱 전압 변화량을 나타냄을 보여준다.
이는 본 발명에 따른 플래시 메모리 소자에서 프로그램 속도가 소거 속도보다 빠름을 나타내며, 이로부터 본 발명에 따른 플래시 메모리 소자가 일반적인 플래시 메모리 소자에서 요구되는 프로그램 속도가 소거 속도보다 빠른 조건을 충족할 수 있음을 알 수 있다.
여기서, 도 2 및 도 3은 본 발명의 제1실시예에 따른 플래시 메모리 소자(10)의 프로그램/소거 성능 측정 결과를 나타내는 것이 아니라, 프로그램, 소거 동작이 가능함과, 프로그램 속도가 소거 속도 보다 빠른 조건을 충족할 수 있음을 보여준다.
도 2 및 도 3의 테스트 결과로부터, ZnO 계열의 물질 예컨대, GaInZnO을 포함하는 물질로 된 전하 공급층(13)을 구비하는 플래시 메모리 소자의 실현이 가능 함을 알 수 있다.
도 4는 본 발명의 제2실시예에 따른 플래시 메모리 소자(30)로, 도 1의 플래시 메모리 소자(10)에 비해 버퍼층(12)을 더 구비한다. 버퍼층(12)은 기판(11)과 전하 공급층(13) 사이에 위치된다.
상기 버퍼층(12)은, ZnO 계열의 물질 예컨대, ZnO 또는 GaInZnO를 포함하는 물질보다 일함수(work function)가 작아 전도대(conduction band)에 배리어(barrier)를 만들 수 있도록 마련된 것이 바람직하다. 상기 버퍼층(12)은 p형 반도체이거나 진성(intrinsic) 반도체 물질로 형성될 수 있다.
상기 버퍼층(12)은 예를 들어, p형 반도체 물질이나 진성(intrinsic) 반도체 또는 NiO, CuAlO2, SrCu2O2, LaCuOS, SiO2, SiNx 등을 포함하는 그룹 중에서 선택된 어느 한 물질로 형성될 수 있다.
상기 버퍼층(12)이 진성 반도체 물질로 형성될 때, 상기 버퍼층(12)과 전하 공급층(13)을 이루는 ZnO 계열의 물질과 접합시 쇼트키장벽(Schottky barrier)이 형성되는 것이 바람직하다.
상기와 같이, 전하 공급층(13)을 구비하며, 기판(11)과 전하 공급층(13) 사이에 버퍼층(12)을 구비하는 본 발명의 제2실시예에 따른 플래시 메모리 소자(30)는, 버퍼층(12)에 백바이어스(back bias) 전압을 걸 수 있으므로, 소스/드레인 영역(15) 형성을 위한 도핑이 필요 없는 트랜지스터 구조의 장점을 유지하면서, 도 1을 참조로 설명한 본 발명의 제1실시예에 비해 전하 공급층(13)의 두께를 얇게 할 수 있다.
또한, 상기와 같이, 본 발명의 제2실시예에 따른 플래시 메모리 소자(30)의 경우에는, 전하 공급층(13)의 두께를 충분히 얇게 할 수 있으므로, 상기 전하 공급층(13)을 전체에 전류가 흐르도록 얇게 형성하는 것도 가능하며, 이 경우에는 소스/드레인 영역(15) 없이도 플래시 메모리 소자들을 낸드 구조로 연결할 수 있으므로, 도 4에서 소스/드레인 영역(15)이 없는 구조도 가능하다.
또한, 상기와 같이 기판(11)과 전하 공급층(13) 사이에 버퍼층(12)을 구비하고, 버퍼층(12)이 p-타입 반도체로 형성된 경우, 이 버퍼층(12)과 기판(11)이 전체 시스템 구성을 위한 바디(body)가 되므로, p-타입 도핑 없이 화합물 반도체로 낸드 플래시 메모리 장치나 노어 플래시 메모리 장치를 구현할 수 있는 이점이 있다.
또한, 본 발명의 제1실시예의 경우와 마찬가지로, 본 발명의 제2실시예에 따른 플래시 메모리 소자(30)도 단결정 기판을 사용할 필요가 없으므로, 멀티-스택 구현이 용이하다.
도 5 및 도 6은 본 발명의 제3 및 제4실시예에 따른 플래시 메모리 소자(40)(50)를 보여준다. 여기서, 도 1 및 도 4에서와 실질적으로 동일한 부재는 동일 참조부호로 나타내고 그 반복적인 설명을 생략한다.
도 5 및 도 6을 참조하면, 본 발명의 제3 및 제4실시예에 따른 플래시 메모리 소자(40)(50)는, 바텀 게이트(bottom gate) 구조의 전하 트랩형 플래시(CTF) 메모리 소자로, 기판(11)과, 이 기판 상에 형성된 게이트 구조체(20')와, 이 게이트 구조체(20') 상에 형성된 전하 공급층(13)을 구비한다.
상기 게이트 구조체(20')는, 도 1의 게이트 구조체(20)와 반대의 적층 순서를 가진다. 즉, 게이트 구조체(20')는 기판(11) 상에 형성되는 컨트롤 게이트막(27), 이 컨트롤 게이트막(27)을 덮도록 형성된 블록킹 절연막(25), 이 블록킹 절연막(25) 상의 상기 컨트롤 게이트막(27)에 대응하는 위치에 형성된 전하 트랩층(23), 이 전하 트랩층(23)을 덮도록 형성된 터널 절연막(21)의 적층 구조를 가진다. 전하 공급층(13)은 터널 절연막(21) 상에 형성된다.
도 6의 플래시 메모리 소자(50)는, 도 5의 플래시 메모리 소자(40)에 비해 전하 공급층(13) 상에 버퍼층(12)을 더 구비한다. 전술한 바와 같이, 버퍼층(12)을 구비하는 경우, 전하 공급층(13) 대신에 버퍼층(12)에 백 바이어스 전압을 인가하는 것이 가능하므로, 도 5의 버퍼층(12)을 구비하지 않는 경우에 비해 전하 공급층(13)의 두께를 얇게 할 수 있다.
한편, 본 발명에 따른 플래시 메모리 소자는 플로팅 게이트를 가지는 통상적인 의미의 플래시 메모리 소자일 수 있는데, 이 경우에는, 게이트 구조체가 다음과 같이 변형된다.
일 예시로서, 도 7은 도 1에 대응하는 구조의 본 발명의 제5실시예에 따른 플로팅 게이트형 플래시 메모리 소자(70)를 개략적으로 보여준다. 여기서, 도 1에서와 실질적으로 동일한 부재는 동일 참조부호로 나타내고 그 반복적인 설명을 생략한다.
도 7을 참조하면, 본 발명의 제5실시예에 따른 플래시 메모리 소자(70)는, 바텀 게이트(bottom gate) 구조의 플로팅 게이트형 플래시 메모리 소자로, 기 판(11)과, 기판(11) 상에 형성된 전하 공급층(13)과, 전하 공급층(13) 상에 형성된 게이트 구조체(80)를 구비한다.
상기 게이트 구조체(80)는, 터널 절연막(81), 플로팅 게이트막(83)과 컨트롤 게이트막(87), 그 사이의 게이트간 절연막(85)을 포함한다.
상기 터널 절연막(81)은 실리콘 산화막으로 이루어질 수 있다. 상기 플로팅 게이트막(83)은 도전성 폴리 실리콘층으로 이루어질 수 있다. 상기 게이트간 절연막(85)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 컨트롤 게이트막(87)은 도전성 폴리 실리콘층으로 이루어질 수 있다. 이외에도 상기 터널 절연막(81), 플로팅 게이트막(83), 게이트간 절연막(85), 컨트롤 게이트막(87)을 형성하는데 다양한 물질이 사용될 수 있다. 여기서, 플로팅 게이트형 플래시 메모리 소자의 게이트 구조체를 이루는 터널 절연막, 플로팅 게이트막, 게이트간 절연막, 컨트롤 게이트막에 대해서는 잘 알려져 있으므로, 여기서는 그 자세한 설명은 생략한다.
상기와 같은 플로팅 게이트 형 플래시 메모리 소자(70)에서의 터널 절연막(81), 플로팅 게이트막(83), 게이트간 절연막(85), 컨트롤 게이트막(87)는, 전술한 실시예들에 따른 전하 트랩형 플래시 메모리 소자에서의 터널 절연막(21), 전하 트랩층(23), 블록킹 절연막(25), 컨트롤 게이트막(27)에 각각 대응한다.
도 7에서는 게이트 구조체(80)가, 플로팅 게이트막(83)과 컨트롤 게이트막(87)이 완전히 중첩되어 적층되어 있는 스택 게이트(stack gate) 구조로 된 예를 보여준다. 본 발명의 플로팅 게이트형 플래시 메모리 소자에서, 게이트 구조체는, 플로팅 게이트와 컨트롤 게이트가 부분적으로 중첩되도록 적층된 스플릿 게이트 구조로 이루어질 수도 있다. 이러한 스플릿 게이트 구조에 대해서는 플래시 메모리 분야에서 잘 알려져 있으므로, 그 도시를 생략한다.
한편, 도 7의 플로팅 게이트형 플래시 메모리 소자(70)는, 도 4에 도시된 전하 트랩형 플래시 메모리 소자와 마찬가지로, 기판(11)과 전하 공급층(13) 사이에 버퍼층(12)을 더 구비할 수 있다.
도 8은 도 5에 대응하는 구조의 본 발명의 제6실시예에 따른 플로팅 게이트형 플래시 메모리 소자(90)를 개략적으로 보여준다. 여기서, 도 1 및 도 5에서와 실질적으로 동일한 부재는 동일 참조부호로 나타내고 그 반복적인 설명을 생략한다.
도 8을 참조하면, 본 발명의 제6실시예에 따른 플래시 메모리 소자(90)는, 바텀 게이트(bottom gate) 구조의 플로팅 게이트형 플래시 메모리 소자로, 기판(11)과, 이 기판 상에 형성된 게이트 구조체(80')와, 이 게이트 구조체(80') 상에 형성된 전하 공급층(13)을 구비한다.
상기 게이트 구조체(80')는, 도 7의 게이트 구조체(80)와 반대의 적층 순서를 가진다. 즉, 게이트 구조체(80')는 기판(11) 상에 형성되는 컨트롤 게이트막(87), 이 컨트롤 게이트막(87)을 덮도록 형성된 게이트간 절연막(85), 이 게이트간 절연막(85) 상의 상기 컨트롤 게이트막(87)에 대응하는 위치에 형성된 플로팅 게이트막(83), 이 플로팅 게이트막(83)을 덮도록 형성된 터널 절연막(81)의 적층 구조를 가진다. 전하 공급층(13)은 터널 절연막(81) 상에 형성된다.
한편, 도 8의 플로팅 게이트형 플래시 메모리 소자(90)는, 도 6에 도시된 전하 트랩형 플래시 메모리 소자와 마찬가지로, 전하 공급층(13) 상에 버퍼층(12)을 더 구비할 수 있다.
상기한 바와 같은 본 발명의 다양한 실시예들에 따른 전하 트랩형 또는 플로팅 게이트형 플래시 메모리 소자는 플래시 메모리 장치에 있어서, 한 메모리 셀이 된다. 다수의 전하 트랩형 또는 플로팅 게이트형 플래시 메모리 소자들을 낸드(NAND)로 연결되도록 형성하면, 전하 트랩형 또는 플로팅 게이트형 낸드 플래시 메모리 장치가 얻어진다. 다수의 전하 트랩형 또는 플로팅 게이트형 플래시 메모리 소자들을 노어(NOR)로 연결되도록 형성하면, 전하 트랩형 또는 플로팅 게이트형 노어 플래시 메모리 장치가 얻어진다.
이때, 본 발명에 따른 플래시 메모리 소자가 탑 게이트 타입이나 바텀 게이트 타입 중 어느 타입으로든지 형성될 수도 있으므로, 이를 적용하여, 탑 게이트 타입 또는 바텀 게이트 타입의 메모리 셀 어레이를 포함하는 낸드나 노어 플래시 메모리 장치를 실현할 수 있다. 이때, 각 메모리 셀은 전하 트랩형 플래시 메모리 소자이거나 플로팅 게이트형 플래시 메모리 소자일 수 있다.
이하에서는, 도 9a 내지 도 9d, 도 10a 내지 도 10e를 각각 참조로 본 발명의 실시예들에 따른 플래시 메모리 소자를 제조하는 과정을 간략히 설명한다. 전하 트랩형 플래시 메모리 소자와 플로팅 게이트형 플래시 메모리 소자는 유사 또는 동일한 프로세스로 제조될 수 있으므로, 이 두 종류의 플래시 메모리 소자의 제조 과정을 동일 도면에 도시한다. 여기서, 앞선 실시예들에서와 동일한 부재는 동일 참 조부호로 나타내고 그 반복적인 설명을 생략한다.
도 9a 내지 도 9d는 본 발명에 따른 탑 게이트 타입 플래시 메모리 소자 제조 과정을 개략적으로 보여준다.
도 9a를 참조하면, 먼저, 기판(11) 상에 ZnO 계열의 물질 예컨대, ZnO 또는 GaInZnO를 포함하는 물질로 된 전하 공급층(13)을 형성한다.
다음으로, 도 9b에서와 같이, 게이트 구조체(20 또는 80)의 층 구조를 형성한다. 전하 트랩형 플래시 메모리 소자인 경우, 전하 공급층(13) 상에 터널 절연막(21)을 형성하고, 그 위에 전하 트랩층(23)을 형성하고, 그 위에 블록킹 절연막(25)을 형성하고, 그 위에 컨트롤 게이트막(27)을 형성한다. 플로팅 게이트형 플래시 메모리 소자인 경우, 전하 공급층(13) 상에 터널 절연막(81)을 형성하고, 그 위에 플로팅 게이트 막(83)을 형성하고, 그 위에 게이트간 절연막(85)을 형성하고, 그 위에 컨트롤 게이트막(87)을 형성한다.
다음으로, 도 9c에서와 같이 패터닝에 의해 플래시 메모리 장치를 위한 메모리 셀 어레이를 형성한다.
다음으로, 도 9d에서와 같이, 플라즈마 처리에 의해 전하 공급층(13)에 소스/드레인 영역(15)을 형성한다. 소스/드레인 영역(15)은 게이트 구조체(20 또는 80)의 터널 절연막(21 또는 81)과 연결되게 형성된다. 도 9d에서는 메모리 셀들이 낸드형으로 연결되도록 소스/드레인 영역(15)을 형성한 예를 보여준다.
전하 공급층(13)을 전체적으로 전류가 흐르도록 얇게 형성하는 경우, 도 9d의 소스/드레인 영역(15)을 형성하는 공정은 생략될 수 있다.
한편, 본 발명에 따른 탑 게이트 타입 전하 트랩형 또는 플로팅 게이트형 플래시 메모리 소자가 전술한 버퍼층(12)을 더 구비하는 경우에는, 도 9a에서 기판(11) 상에 버퍼층(12)을 형성하고, 그 위에 전하 공급층(13)을 형성한다.
도 10a 내지 도 10e는 본 발명에 따른 바텀 게이트 타입 플래시 메모리 소자 제조 과정을 개략적으로 보여준다.
먼저, 바텀 게이트 타입의 전하 트랩형 플래시 메모리 소자의 제조 과정을 살펴보면, 도 10a에 보여진 바와 같이, 기판(11) 상의 형성하고자 하는 전하 트랩형 플래시 메모리 장치의 각 메모리 셀 위치에 컨트롤 게이트 막(27) 패턴을 형성한다. 다음으로, 도 10b에서와 같이, 컨트롤 게이트 막(27) 패턴을 덮도록, 블록킹 절연막(25)을 형성한다. 다음으로, 도 10c에서와 같이, 상기 블록킹 절연막(25) 상의 상기 컨트롤 게이트 막(27) 패턴에 대응하는 위치에 전하 트랩층(23) 패턴을 형성한다. 다음으로, 도 10d에서와 같이, 전하 트랩층(23) 패턴을 덮도록 터널 절연막(21)을 형성한다. 다음으로, 도 10e에서와 같이, 터널 절연막(21) 상에 전하 공급층(13)을 형성한다.
바텀 게이트 타입의 플로팅 게이트형 플래시 메모리 소자 제조 과정을 살펴보면, 도 10a에 보여진 바와 같이, 기판(11) 상의 형성하고자 하는 플래시 메모리 장치의 각 메모리 셀 위치에 컨트롤 게이트 막(87) 패턴을 형성한다. 다음으로, 도 10b에서와 같이, 컨트롤 게이트 막(87) 패턴을 덮도록, 게이트간 절연막(85)을 형성한다. 다음으로, 도 10c에서와 같이, 상기 게이트간 절연막(85) 상의 상기 컨트롤 게이트 막(87) 패턴에 대응하는 위치에 플로팅 게이트 막(83) 패턴을 형성한다. 다음으로, 도 10d에서와 같이, 플로팅 게이트 막(83) 패턴을 덮도록 터널 절연막(81)을 형성한다. 다음으로, 도 10e에서와 같이, 터널 절연막(81) 상에 전하 공급층(13)을 형성한다.
전하 공급층(13)은 다음과 같이 형성될 수 있다. 소스/드레인 영역(15)의 두께에 해당하는 두께만큼 전하 공급층(13)을 형성하고, 플라즈마 처리에 의해 메모리 셀 들 사이를 낸드 또는 노어형으로 연결하도록 소스/드레인 영역(15)을 형성한다. 그런 다음, 다시 전하 공급층(13)을 원하는 두께로 될 때까지 더 형성한다. 도 10e에서는 메모리 셀들이 낸드형으로 연결되도록 소스/드레인 영역(15)을 형성한 예를 보여준다.
대안으로, 전하 공급층(13)을 전체적으로 전류가 흐를 수 있도록 충분히 얇게 형성하는 경우, 소스/드레인 영역(15) 형성 과정 없이 전하 공급층(13)을 원하는 두께로 될 때까지 형성한다.
한편, 본 발명에 따른 바텀 게이트 타입의 전하 트랩형 또는 플로팅 게이트형 플래시 메모리 소자가 도 4에서와 같은 버퍼층(12)을 더 구비하는 경우에는, 도 10e에서와 같이 전하 공급층(13)을 형성한 다음, 그 위에 버퍼층(12)을 더 형성한다.
상기한 바와 같은 본 발명에 따른 플래시 메모리 소자는, 실리콘보다 전하 이동도가 높은 ZnO 계열의 물질 예컨대, ZnO를 포함하는 물질이나, Ga과 In이 도핑된 ZnO 즉, GaInZnO을 포함하는 물질로 형성된 전하 공급층을 구비한다.
이러한 전하 공급층을 구비함에 의해, 채널 형성을 위한 별도의 도핑 공정이 생략될 수 있으며, 소스/드레인 영역 형성을 위해 n-도핑 공정을 사용하지 않고, 다른 방식 예컨대, 플라즈마 처리로 소스/드레인 영역을 형성하는 것이 가능해져 공정을 단순화할 수 있다.
또한, 상기 전하 공급층은 실리콘에 비해 저온 공정으로 제조가 가능하므로, 고집적 메모리소자 구현을 위한 적층 구조를 저가로 쉽게 형성할 수 있다.
또한, 이와 같이 별도의 전하 공급층을 구비함에 의해, 본 발명에 따른 플래시 메모리 소자는 바텀 게이트(bottom gate) 형과 탑 게이트(top gate) 형 중 어느 형태로든 형성될 수 있다.
또한, 본 발명에 따른 플래시 메모리 소자는, 전하 트랩형이나 플로팅 게이트형을 모두 실현할 수 있다.

Claims (14)

  1. 기판 상에 게이트 구조체를 구비하는 플래시 메모리 소자에 있어서,
    상기 기판과 게이트 구조체 사이나 상기 게이트 구조체 위 중 어느 하나에 ZnO 계열의 물질을 포함하는 전하 공급층을 구비하는 것을 특징으로 하는 플래시 메모리 소자.
  2. 제1항에 있어서, 상기 전하 공급층은 ZnO 및 GaInZnO 중 어느 하나를 포함하는 물질로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  3. 제1항에 있어서, 상기 전하 공급층은, a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)을 포함하는 물질로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  4. 제3항에 있어서, 상기 전하 공급층은, a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수)를 포함하는 물질로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  5. 제1항에 있어서, 상기 기판과 전하 공급층 사이에 버퍼층;을 더 구비하는 것 을 특징으로 하는 플래시 메모리 소자.
  6. 제5항에 있어서, 상기 버퍼층은, p형 반도체 물질이나 진성(intrinsic) 반도체, NiO, CuAlO2, SrCu2O2, LaCuOS, SiO2, SiNx를 포함하는 그룹 중에서 선택된 어느 한 물질을 포함하도록 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  7. 제5항에 있어서, 상기 게이트 구조체에 연결되게 상기 전하 공급층에 형성된 소스/드레인 영역;을 더 구비하는 것을 특징으로 하는 플래시 메모리 소자.
  8. 제7항에 있어서, 상기 소스/드레인 영역은 플라즈마 처리에 의해 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  9. 제1항에 있어서, 상기 게이트 구조체에 연결되게 상기 전하 공급층에 형성된 소스/드레인 영역;을 더 구비하는 것을 특징으로 하는 플래시 메모리 소자.
  10. 제9항에 있어서, 상기 소스/드레인 영역은 플라즈마 처리에 의해 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 전하 공급층 상에 상기 게 이트 구조체가 위치되는 탑-게이트형이고,
    상기 게이트 구조체는, 상기 전하 공급층 상에 순차로 적층된 터널 절연막, 전하 트랩층, 블록킹 절연막 및 컨트롤 게이트막;을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  12. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 전하 공급층 상에 상기 게이트 구조체가 위치되는 탑-게이트형이고,
    상기 게이트 구조체는, 상기 전하 공급층 상에 순차로 적층된 터널 절연막, 플로팅 게이트막, 게이트간 절연막 및 컨트롤 게이트막;을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  13. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 기판 상에 상기 게이트 구조체가 위치되며, 그 위에 상기 전하 공급층이 위치되는 바텀-게이트형이고,
    상기 게이트 구조체는, 상기 기판 상에 순차로 적층된 컨트롤 게이트막, 블록킹 절연막, 전하 트랩층, 터널 절연막;을 포함하며,
    상기 터널 절연막 상에 상기 전하 공급층이 형성된 것을 특징으로 하는 플래시 메모리 소자.
  14. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 기판 상에 상기 게이트 구조체가 위치되며, 그 위에 상기 전하 공급층이 위치되는 바텀-게이트형이고,
    상기 게이트 구조체는, 상기 기판 상에 순차로 적층된 컨트롤 게이트막, 블록킹 절연막, 플로팅 게이트막 및 터널 절연막;을 포함하고,
    상기 터널 절연막 상에 상기 전하 공급층이 형성된 것을 특징으로 하는 플래시 메모리 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190106320A (ko) * 2018-03-08 2019-09-18 한국과학기술원 기상증착 고분자 절연층을 이용한 유연 비휘발성메모리

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090090913A1 (en) * 2007-10-03 2009-04-09 Walker Andrew J Dual-gate memory device with channel crystallization for multiple levels per cell (mlc)
US20100213458A1 (en) * 2009-02-23 2010-08-26 Micron Technology, Inc. Rigid semiconductor memory having amorphous metal oxide semiconductor channels
TWI543166B (zh) * 2010-09-13 2016-07-21 半導體能源研究所股份有限公司 半導體裝置
KR20120037838A (ko) * 2010-10-12 2012-04-20 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자소자
US8514626B2 (en) * 2011-07-26 2013-08-20 Micron Technology, Inc. Memory cells and methods of storing information
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
KR102354008B1 (ko) * 2014-05-29 2022-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법 및 전자 기기
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
JP6400536B2 (ja) * 2015-08-04 2018-10-03 東芝メモリ株式会社 半導体記憶装置
TW201813095A (zh) * 2016-07-11 2018-04-01 半導體能源硏究所股份有限公司 半導體裝置
CN107369687B (zh) * 2017-06-30 2020-04-28 深圳大学 近红外光增强的ZnO基晶体管型存储器及其制备方法
JP7124059B2 (ja) 2017-08-31 2022-08-23 マイクロン テクノロジー，インク． 半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法
CN111095567A (zh) 2017-08-31 2020-05-01 美光科技公司 半导体装置、混合晶体管和相关方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3124101B2 (ja) * 1992-01-30 2001-01-15 ローム株式会社 不揮発性半導体記憶装置およびその製造方法
US5548132A (en) * 1994-10-24 1996-08-20 Micron Technology, Inc. Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
JP3423896B2 (ja) * 1999-03-25 2003-07-07 科学技術振興事業団 半導体デバイス
US6998656B2 (en) * 2003-02-07 2006-02-14 Hewlett-Packard Development Company, L.P. Transparent double-injection field-effect transistor
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6858899B2 (en) * 2002-10-15 2005-02-22 Matrix Semiconductor, Inc. Thin film transistor with metal oxide layer and method of making same
JP2005223102A (ja) * 2004-02-04 2005-08-18 Nec Corp 不揮発性記憶装置及びその製造方法
EP1815530B1 (en) * 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
KR100688521B1 (ko) * 2005-01-18 2007-03-02 삼성전자주식회사 고유전율 절연막을 포함하는 반도체 소자 및 그 제조 방법
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190106320A (ko) * 2018-03-08 2019-09-18 한국과학기술원 기상증착 고분자 절연층을 이용한 유연 비휘발성메모리

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