TWI634646B - 非揮發性半導體記憶裝置 - Google Patents

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Abstract

堆疊結構沿與一半導體基板水平之一第一方向配置，該等堆疊結構中之一者具有沿著一第二方向之一縱向方向。一個堆疊結構具有堆疊於層間絕緣層之間的複數個半導體層。一記憶體膜形成於該等堆疊結構之側表面上，且包含記憶體單元之一電荷累積膜。導電膜經由該記憶體膜形成於該等堆疊結構之側表面上。一個堆疊結構具有在包含第一及第三方向之一剖面中寬度自上方至下方增加之一形狀。一個導電膜具有在包含該等第二及第三方向之一剖面中寬度自上方至下方增加之一形狀。半導體層中之預定部分在上部半導體層與下部半導體層之間具有不同雜質濃度。

Description

非揮發性半導體記憶裝置
下文所闡述之實施例係關於一種非揮發性半導體記憶裝置。
近年來，針對一較整合記憶體單元，已提出包含一個三維結構之一非揮發性半導體記憶裝置。舉例而言，已知具有一鰭型堆疊結構之一個三維結構之一非揮發性半導體記憶裝置。
然而，在一個三維結構之非揮發性半導體記憶裝置中，堆疊於其中之複數個記憶體單元通常具有不同尺寸、膜厚度、形狀或諸如此類，此導致一問題，亦即記憶體單元沿堆疊方向具有不同特性。
1‧‧‧半導體基板/基板
1a‧‧‧裝置分離絕緣層
2‧‧‧層間介電膜/第一層間介電膜
3a‧‧‧半導體層/下部半導體層/記憶體串
3b‧‧‧半導體層/記憶體串
3c‧‧‧半導體層/上部半導體層/記憶體串
4a‧‧‧層間介電膜
4b‧‧‧層間介電膜
5‧‧‧層間介電膜
6a‧‧‧第一絕緣層
6b‧‧‧電荷累積層
6c‧‧‧第二絕緣層
6d‧‧‧電極層/控制閘極電極
7a‧‧‧第一導電部分
7b‧‧‧第二導電部分
8‧‧‧雜質區域/n型擴散層
9‧‧‧雜質區域/源極區域
9-1‧‧‧鰭型堆疊結構/各別鰭型堆疊結構/第一鰭型堆疊結構
9-2‧‧‧鰭型堆疊結構/各別鰭型堆疊結構
9-3‧‧‧鰭型堆疊結構/各別鰭型堆疊結構
9-4‧‧‧鰭型堆疊結構/各別鰭型堆疊結構
10‧‧‧階梯部分
AC1‧‧‧接觸插塞
AC2‧‧‧接觸插塞
AC3‧‧‧接觸插塞
AC4‧‧‧接觸插塞
AG‧‧‧輔助閘極電極
AG1-AG4‧‧‧各別輔助閘極電極/輔助閘極電極/輔助閘極電晶體
AGL1‧‧‧輔助閘極線
AGL2‧‧‧輔助閘極線/其他輔助閘極線
AGL3‧‧‧輔助閘極線/其他輔助閘極線
AGL4‧‧‧輔助閘極線/其他輔助閘極線
AGT1‧‧‧輔助閘極電晶體
AGT2‧‧‧輔助閘極電晶體
AGT3‧‧‧輔助閘極電晶體
AGT4‧‧‧輔助閘極電晶體
BC1-BC3‧‧‧接觸插塞
BL‧‧‧位元線
BL1-BL3‧‧‧位元線
Dca‧‧‧雜質濃度/通道雜質濃度
Dcb‧‧‧雜質濃度/通道雜質濃度
Dcc‧‧‧雜質濃度/通道雜質濃度
Dsda‧‧‧雜質濃度
Dsdb‧‧‧雜質濃度
Dsdc‧‧‧雜質濃度
MC1~4‧‧‧記憶體單元/記憶體單元組
NANDa‧‧‧記憶體串/其他記憶體串/下部層記憶體串
NANDb‧‧‧記憶體串/其他記憶體串
NANDc‧‧‧記憶體串/頂層記憶體串/上部層記憶體串
S1‧‧‧汲極側選擇閘極電晶體
S2‧‧‧源極側選擇閘極電晶體
SC‧‧‧源極線觸點/接觸插塞
SGL1‧‧‧選擇閘極線/選擇閘極電極
SGL2‧‧‧選擇閘極線/選擇閘極電極
SL‧‧‧源極線
Ta‧‧‧膜厚度
Tb‧‧‧膜厚度
Tc‧‧‧膜厚度
WL1-WL4‧‧‧字線
圖1A係展示根據一第一實施例之一非揮發性半導體記憶裝置之一示意性組態之一透視圖；圖1B係根據第一實施例之非揮發性半導體記憶裝置之記憶體單元陣列之一等效電路圖；圖2係展示根據第一實施例之非揮發性半導體記憶裝置之一示意性組態之一俯視圖；圖3係沿著根據第一實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖；圖4係沿著根據第一實施例之非揮發性半導體記憶裝置之X軸方向之一剖視圖； 圖5係沿著根據第一實施例之非揮發性半導體記憶裝置之X軸方向之一剖視圖；圖6係展示製造根據第一實施例之非揮發性半導體記憶裝置之一方法之一程序圖；圖7係展示製造根據第一實施例之非揮發性半導體記憶裝置之一方法之一程序圖；圖8係展示製造根據第一實施例之非揮發性半導體記憶裝置之一方法之一程序圖；圖9係沿著根據第一實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖；圖10係沿著根據第一實施例之非揮發性半導體記憶裝置之X軸方向之一剖視圖；圖11A係圖解說明根據第一實施例之非揮發性半導體記憶裝置之一組態之一剖視圖；圖11B係圖解說明製造根據第一實施例之非揮發性半導體記憶裝置之一方法之一程序圖；圖11C係圖解說明製造根據第一實施例之非揮發性半導體記憶裝置之一方法之一程序圖；圖12係圖解說明根據一第二實施例之一非揮發性半導體記憶裝置之一組態之一剖視圖；圖13係圖解說明根據一第三實施例之一非揮發性半導體記憶裝置之一組態之一剖視圖；圖14係圖解說明製造根據第三實施例之非揮發性半導體記憶裝置之一方法之一程序圖；圖15係圖解說明根據一第四實施例之一非揮發性半導體記憶裝置之一組態之一剖視圖； 圖16係圖解說明製造根據第四實施例之非揮發性半導體記憶裝置之一方法之一程序圖；圖17係沿著根據一第五實施例之一非揮發性半導體記憶裝置之一示意性組態之Y軸方向之一剖視圖；圖18係沿著根據第五實施例之非揮發性半導體記憶裝置之示意性組態之X軸方向之一剖視圖；圖19係圖解說明根據第五實施例之非揮發性半導體記憶裝置之一組態之一剖視圖；圖20係圖解說明根據一第六實施例之一非揮發性半導體記憶裝置之一組態之一剖視圖；圖21係圖解說明根據一第七實施例之一非揮發性半導體記憶裝置之一組態之一剖視圖；圖22係圖解說明根據一第八實施例之一非揮發性半導體記憶裝置之一組態之一剖視圖；及圖23係圖解說明製造根據第八實施例之非揮發性半導體記憶裝置之一方法之一程序圖。
根據下文所闡述之實施例之一非揮發性半導體記憶裝置包括一半導體基板、沿與半導體基板之一表面水平之一第一方向配置之複數個堆疊結構。此堆疊結構具有一縱向方向，該縱向方向係與半導體基板之表面水平且與第一方向交叉之一第二方向。一個堆疊結構具有充當一記憶體單元之複數個半導體層，該等半導體層沿垂直於第一及第二方向之一第三方向堆疊於層間絕緣層之間。在堆疊結構之沿第一方向之側表面上形成一記憶體膜，該記憶體膜包括記憶體單元之一電荷累積膜。經由記憶體膜在堆疊結構之沿第一方向之側表面上形成導電膜，該等導電膜充當記憶體單元之控制電極。一個堆疊結構具有在包 括第一及第三方向之一剖面中寬度自遠離半導體基板之一側至半導體基板增加之一形狀。一個導電膜具有在包括第二及第三方向之一剖面中寬度自遠離半導體基板之側至半導體基板增加之一形狀。半導體層中之預定部分在上部半導體層與下部半導體層之間具有不同雜質濃度。
參考圖式，下文將闡述根據實施例之一非揮發性半導體記憶裝置。
[第一實施例]
首先，參考圖1A至圖5，將闡述根據一第一實施例之一非揮發性半導體記憶裝置。圖1A係非揮發性半導體記憶裝置之一透視圖。圖1B係一個層中之一記憶體單元陣列之一等效電路圖。圖2係圖1A之一平面圖。圖3係沿著圖2中之III-III線之一剖視圖。圖4係沿著圖2中之IV-IV線之一剖視圖。圖5係沿著圖2中之V-V線之一剖視圖。
圖1A至圖5係用於理解此實施例中之裝置之一示意性組態之示意圖且並不意欲展示每一元件之準確形狀、尺寸、比率或諸如此類。此等圖係為容易理解每一元件之整個組態，且可適當改變每一元件之形狀、尺寸、比率或諸如此類。如下文所闡述，在根據此實施例之非揮發性半導體記憶裝置中，形成一位元線BL及字線WL之導電層具有一所謂的錐形形狀，但在圖4及圖5中，為簡化圖，此等導電層經展示為具有一矩形形狀。
此外，在圖4及圖5中之剖視圖中，將形成一記憶體單元陣列之鰭型堆疊結構9-1至9-4中之每一者之X軸寬度設定為鰭型堆疊結構9-1至9-4之間之X軸距離的約四倍。然而，注意，可將鰭型堆疊結構9-1至9-4之X軸距離與寬度設定為相同的。
首先，參考圖1A，將闡述第一實施例之非揮發性半導體記憶裝置之一示意性組態。參考圖1A，非揮發性半導體記憶裝置包括諸如一矽基板之一半導體基板1。非揮發性半導體記憶裝置亦在半導體基 板1上隔著一裝置分離絕緣層1a包括鰭型堆疊結構9-1至9-4。鰭型堆疊結構9-1至9-4形成一記憶體單元陣列。鰭型堆疊結構9-1至9-4中之每一者包括一NAND快閃記憶體之複數個記憶體串且形成一記憶體單元之主體部分。
除鰭型堆疊結構9-1至9-4外，非揮發性半導體裝置亦包括：字線WL1至WL4、選擇閘極線SGL1至SGL2、位元線BL1至BL3、一源極線SL及輔助閘極線AGL1至AGL4，所有該等線共同形成一個三維形狀之NAND快閃記憶體。圖1展示鰭型堆疊結構9-1至9-4之一群組。一組多個群組可形成一記憶體單元陣列之一個區塊。
參考圖1A及圖2，鰭型堆疊結構9-1至9-4沿與基板1水平之Y軸方向延伸且沿X軸方向以一預定間距配置。此外，參考圖3，鰭型堆疊結構9-1至9-4中之每一者具有包括多個(此實例中為三個)記憶體串NANDa、NANDb及NANDc之一堆疊之一結構。具體而言，鰭型堆疊結構9-1至9-4中之每一者包括充當記憶體串NANDa、NANDb及NANDc之各別主體部分之半導體層3a、3b及3c，以及半導體層3a、3b及3c形成於其之間之層間介電膜2、4a、4b與5(參見圖3)。
參考圖1B，將闡述一記憶體串之一等效電路。圖1B展示頂層記憶體串NANDc之一等效電路圖。其他記憶體串NANDa及NANDb具有相同電路。記憶體串NANDa、NANDb及NANDc中之每一者包括沿Y軸方向串聯連接之複數個記憶體單元MC1至MC4、安置於記憶體單元MC1至MC4之汲極側上之汲極側選擇閘極電晶體S1、安置於記憶體單元MC1至MC4之源極側上之源極側選擇閘極電晶體S2，及輔助閘極電晶體AGT。輔助閘極電晶體AGT係經提供用以選擇四個鰭型堆疊結構9-1至9-4中之任一者之電晶體。
雖然圖1A至圖5展示其中在基板1上形成四個鰭型堆疊結構9-1至9-4之實例，但本發明並不限於此。鰭型堆疊結構之數目可係n(n係2 或大於2之一自然數)。
此外，雖然圖1A至圖5展示其中一個鰭型堆疊結構9-i(i=1至4)具有三個記憶體串NANDa、NANDb及NANDc之實例，但一個鰭型堆疊結構中之記憶體串之數目並不限於此且可係兩個、四個或更多。
參考圖1A及圖2，鰭型堆疊結構9-1至9-4具有沿Y軸方向之通常經由一第一導電部分7a連接之第一端部分。此外，鰭型堆疊結構9-1至9-4具有沿Y軸方向之通常經由一第二導電部分7b連接之第二端部分。第一導電部分7a及第二導電部分7b可經組態以具有與鰭型堆疊結構9-1至9-4相同之堆疊結構。
奇數編號之鰭型堆疊結構9-1及9-3中之記憶體串NANDa、NANDb及NANDc通常連接至第一導電部分7a。每一記憶體串具有作為一汲極區域側端部分之第一導電部分7a及作為一源極區域側端部分之第二導電部分7b。
同時，偶數編號之鰭型堆疊結構9-2及9-4中之記憶體串NANDa、NANDb及NANDc通常連接至第一導電部分7a。每一記憶體串具有作為一源極區域側端部分之第一導電部分7a及作為一汲極區域側端部分之第二導電部分7b。
注意，奇數編號之鰭型堆疊結構9-1及9-3中之記憶體串NANDa、NANDb及NANDc之源極區域與第二導電部分7b電隔離。同樣地，偶數編號之鰭型堆疊結構9-2及9-4中之記憶體串NANDa、NANDb及NANDc之源極區域與第一導電部分7a電隔離。
記憶體串NANDa、NANDb及NANDc中之每一者包括沿Y軸方向串聯連接之複數個記憶體單元MC、安置於記憶體單元MC之源極側上之源極側選擇閘極電晶體S2、安置於記憶體單元MC之汲極側上之汲極側選擇閘極電晶體S1，及安置於汲極側選擇閘極電晶體S1或源極側選擇閘極電晶體S2與第一導電部分7a或第二導電部分7b之間的輔助閘 極電晶體AGT。
此外，非揮發性半導體記憶裝置包括與鰭型堆疊結構9-1至9-4交叉安置之複數個字線WL以及選擇閘極線SGL1及SGL2。記憶體單元MC形成於字線WL與鰭型堆疊結構9-1至9-4之交叉部分中。此外，在選擇閘極線SGL1或SGL2與鰭型堆疊結構9-1至9-4之交叉部分中，形成汲極側選擇閘極電晶體S1及源極側選擇閘極電晶體S2。
具體而言，此實施例中之字線WL1至WL4各自具有一梳狀刀片形狀，且沿如縱向方向之Z軸方向延伸之梳狀刀片部分各自經組態以進入至鰭型堆疊結構9-1至9-4之間的間隙中。每一字線WL之梳狀刀片部分經形成以經由圖1A中未展示之一記憶體膜(一隧道絕緣膜、一記憶體膜或一區塊絕緣膜)與鰭型堆疊結構9-1至9-4中之任一者接觸。
以上第一導電部分7a及第二導電部分7b充當導電部分以將記憶體串電連接至位元線BL。參考圖1A，第一及第二導電部分7a及7b各自具有經由接觸插塞BC1至BC3分別連接至位元線BL1至BL3之階梯形端部分。
此外，鰭型堆疊結構9-1至9-4中之每一者在其一端處連接至源極線觸點SC，且經由源極線觸點SC連接至一源極線SL。在偶數編號之鰭型堆疊結構9-2與9-4中，源極線觸點SC連接至第一導電部分7a側上之端部分。在奇數編號之鰭型堆疊結構9-1及9-3中，源極線觸點SC亦連接至第二導電部分7b側上之端部分。
此外，在第一實施例之非揮發性半導體裝置中，鰭型堆疊結構9-1至9-4中之記憶體串NANDa至NANDc中之每一者包括形成於其中之輔助閘極電晶體AGT。輔助閘極電晶體AGT係將鰭型堆疊結構9-1至9-4中之任一者選擇性地連接至第一導電部分7a或第二導電部分7b之電晶體。
輔助閘極電晶體AGT包括用作其閘極電極之各別輔助閘極電極 AG1至AG4。輔助閘極電極AG1至AG4經由接觸插塞AC1至AC4分別連接至輔助閘極線AGL1至AGL4。
參考圖2，在偶數編號之鰭型堆疊結構9-2及9-4中，接觸插塞AC2及AC4在第二導電部分7b側上之端部分處連接至各別鰭型堆疊結構9-2及9-4，且在奇數編號之鰭型堆疊結構9-1及9-3中，接觸插塞AC1及AC3在第一導電部分7a側上之端部分處連接至各別鰭型堆疊結構9-1及9-3。
接下來參考圖4，將闡述每一記憶體單元MC之一特定結構。
每一記憶體單元MC包括充當記憶體單元MC之主體部分(通道部分)之半導體層3a、3b及3c以及安置於半導體層3a、3b及3c之X軸方向側表面上之一閘極堆疊結構。閘極堆疊結構包括一第一絕緣層6a、一電荷累積層6b、一第二絕緣層6c及一電極層6d。
第一絕緣層6a充當記憶體單元MC之一隧道絕緣膜。電荷累積層6b係包括(舉例而言)一個氮化矽膜(SiN)之一膜。電荷累積層6b具有累積電荷之一功能，且基於所累積電荷量來保持資料。然後，第二絕緣層6c經形成於電荷累積層6b與電極層6d之間，且充當記憶體單元MC之一區塊絕緣膜。電極層6d充當記憶體單元MC之一控制閘極電極(控制電極)及字線WL。充當字線WL之電極層6d在X-Z平面中具有一梳狀刀片形狀，且經形成以致使梳狀刀片部分進入至鰭型堆疊結構9-1至9-4之間的空間中，如上文所闡述。電極層6d亦分別充當汲極側選擇閘極電晶體及源極側選擇閘極電晶體之選擇閘極電極SGL1及SGL2。然而，注意，汲極側選擇閘極電晶體及源極側選擇閘極電晶體可具有與記憶體單元MC不同之一結構。舉例而言，選擇閘極電晶體可具有僅具有一個絕緣層及電極層6d之MIS(金屬/絕緣體/半導體)結構。
如同記憶體單元MC，每一輔助閘極電晶體AGT亦具有半導體層3a、3b及3c以及經安置於半導體層3a、3b及3c之X軸方向側表面上之 閘極堆疊結構。閘極堆疊結構包括第一絕緣層6a、電荷累積層6b、第二絕緣層6c及電極層6d。第一絕緣層6a充當閘極絕緣層。電極層6d充當輔助閘極電極AG1至AG4中之一者。然而，注意，每一輔助閘極電晶體AGT可具有與記憶體單元MC不同之一結構。舉例而言，每一輔助閘極電晶體AGT可具有僅具有一閘極絕緣層及該閘極絕緣層上之一輔助閘極電極之MIS結構。
輔助閘極電極AG1至AG4係彼此電獨立。且輔助閘極電極AG1至AG4係經由接觸插塞AC1至AC4分別連接至輔助閘極線AGL1至AGL4。輔助閘極電極AG1至AG4係彼此電獨立，此乃因(如上文所闡述)輔助閘極電晶體AG1至AG4需要具有選擇鰭型堆疊結構9-1至9-4中之一者之一功能。
注意，在鰭型堆疊結構9-1至9-4中之半導體層3a、3b及3c中之形成輔助閘極電晶體AGT之區域中提供一雜質區域(舉例而言，一n型擴散層)8。n型擴散層8充當每一輔助閘極電晶體AGT之源極區域及汲極區域。注意，亦在第一導電部分7a及第二導電部分7b中之半導體層(3a、3b及3c)中提供雜質區域8。
注意，在圖1A至圖5之實例中，電極層6d經形成以覆蓋鰭型堆疊結構9-1至9-4之兩個側表面，且因此記憶體單元MC1至MC4、汲極側選擇閘極電晶體S1、源極側選擇閘極電晶體S2及輔助閘極電晶體AGT1至AGT4具有所謂的雙重閘極結構。然而，閘極結構並不限於圖中所展示之彼等結構，且其可包括(舉例而言)單個閘極結構，在該單個閘極結構中，電極層6d僅形成於鰭型堆疊結構9-1至9-4之一個側表面上。
此外在圖1A至圖5之實例中，在該組記憶體單元MC1至MC4、汲極側選擇閘極電晶體S1、源極側選擇閘極電晶體S2與輔助閘極電晶體AGT1至AGT4之間，第一絕緣層6a、電荷累積層6b、第二絕緣層6c及 電極層6d各自沿Y軸方向進行劃分。然而，第一絕緣層6a、電荷累積層6b及第二絕緣層6c可整合(連續的)於記憶體單元組MC1至MC4、汲極側選擇閘極電晶體S1、源極側選擇閘極電晶體S2與輔助閘極電晶體AGT1至AGT4之間。電極層6d需要在記憶體單元組MC1至MC4、汲極側選擇閘極電晶體S1、源極側選擇閘極電晶體S2與輔助閘極電晶體AGT1至AGT4之間進行電劃分。
同時，輔助閘極電晶體AGT1至AGT4在奇數編號之鰭型堆疊結構9-1及9-3中安置於第一導電部分7a側上之端部分處，且其在偶數編號之鰭型堆疊結構9-2及9-4中安置於第二導電部分7b側上之端部分處。具體而言，當視為整個記憶體單元陣列時，在鰭型堆疊結構9-1至9-4之第一導電部分7a側上之端部分處，輔助閘極電晶體AGT沿X軸方向安置於每隔一個的鰭型堆疊結構9-1至9-4上。同樣地，在鰭型堆疊結構9-1至9-4之第二導電部分7b側之端部分處，輔助閘極電晶體AGT沿X軸方向安置於每隔一個鰭型堆疊結構9-1至9-4上。根據此結構，可減小鰭型堆疊結構9-1至9-4之沿X軸方向之間距(或距離)以促成進一步高整合。
此外，記憶體串NANDa、NANDb及NANDc之源極區域包括半導體層3a、3b及3c中之雜質區域(舉例而言，n型擴散層)9。雜質區域9作為源極區域經由接觸插塞SC連接至源極線SL。
此處，記憶體串NANDa、NANDb及NANDc之源極區域安置於沿X軸方向接合輔助閘極電極AG1至AG4之線之記憶體單元MC1至MC4側上。此係為減少在圖案化輔助閘極電極AG1至AG4時由於未對準而施加至源極區域9之損失。
[材料實例]
對於圖1A至圖5中所展示之非揮發性半導體記憶裝置之元件之材料，可取決於半導體記憶體之產生而適當地選擇最佳材料。
舉例而言，第一層間介電膜2包括二氧化矽(SiO2)。半導體層3a、3b及3c包括(舉例而言)單晶矽(Si)。半導體層3a、3b及3c較佳地呈單晶狀態，但其可呈非晶狀態、多晶狀態，或諸如此類。
層間介電膜4a及4b包括(舉例而言)二氧化矽(SiO2)。層間介電膜5可僅包括(舉例而言)二氧化矽(SiO2)或氮化矽(SiNx)，或可包括二氧化矽與氮化矽之一堆疊結構。
記憶體串NANDa、NANDb及NANDc包括SONOS(矽/氧化物/氮化物/氧化物/矽)結構之記憶體單元。
第一絕緣層6a可係二氧化矽(SiO2)，電荷累積層6b可係Si3N4，第二絕緣層6c可係Al2O3，且控制閘極電極6d可係NiSi。
第一絕緣層6a可包括氮氧化矽、二氧化矽與氮化矽之一堆疊結構，或諸如此類。此外，第一絕緣層6a可包括矽奈米粒子、金屬離子，或諸如此類。
電荷累積層6b可包括富矽SiN、SixNy(其中矽與氮之組合物比率x與y係任意的)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮氧化鋁(AlON)、氧化鉿(HfO2)、鉿鋁酸鹽(HfAlO3)、氮氧化鉿(HfON)、氮化鉿鋁酸鹽(HfAlON)、鉿矽酸鹽(HfSiO)、氮化鉿矽酸鹽(HfSiON)、氧化鑭(La2O3)及鑭鋁酸鹽(LaAlO3)中之至少一者。
電荷累積層6b可包括矽奈米粒子、金屬離子，或諸如此類。此外，電荷累積層6b可包括諸如多晶矽、金屬或諸如此類之一電導體，其中雜質添加至該電荷累積層6b。
第二絕緣層6c可包括二氧化矽(SiO2)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮氧化鋁(AlON)、氧化鉿(HfO2)、鉿鋁酸鹽(HfAlO3)、氮氧化鉿(HfON)、氮化鉿鋁酸鹽(HfAlON)、鉿矽酸鹽(HfSiO)、氮化鉿矽酸鹽(HfSiON)、氧化鑭(La2O3)、鑭鋁酸鹽(LaAlO3)及鑭鋁矽酸鹽(LaAlSiO)中之至少一者。
電極層6d可包括一金屬化合物，諸如氮化鉭(TaN)、碳化鉭(TaC)或氮化鈦(TiN)，展示金屬導電性質之一金屬元素(諸如鎳(Ni)、釩(V)、鉻(Cr)、錳(Mn)、釔(Y)、鉬(Mo)、釕(Ru)、銠(Rh)、鉿(Hf)、鉭(Ta)、鎢(W)、銥(Ir)、鈷(Co)、鈦(Ti)、鉺(Er)、鉑(Pt)、鈀(Pd)、鋯(Zr)、釓(Gd)、鏑(Dy)、鈥(Ho)或鉺(Er))及其矽化物。
此外，包含於雜質區域8及9中之雜質可包括包含諸如砷(As)及磷(P)之五價元素之n型半導體雜質、包含諸如硼(B)及銦(In)之三價元素之p型半導體雜質，及其組合。
接觸插塞BC1、BC2及BC3、AC1至AC4以及SC、位元線BL1、BL2及BL3、輔助閘極線AGL1至AGL4以及源極線SL可包括諸如鎢(W)、銅(Cu)及鋁(Al)之金屬材料。
此外，接觸插塞BC1、BC2及BC3、AC1至AC4以及SC、位元線BL1、BL2及BL3、輔助閘極線AGL1至AGL4以及源極線SL可根據所期望電阻率全部包括相同材料或可包括不同材料。然而，注意，位元線BL1至BL3及輔助閘極線AGL1至AGL4較佳地包括相同材料，此乃因其可形成於相同佈線層中。
[操作]
接下來，將闡述第一實施例之非揮發性半導體記憶裝置之操作(一寫入操作、一抹除操作及一讀取操作)之一實例。
(寫入操作)
將闡述寫入操作之一實例。此處，給出對其中鰭型堆疊結構9-1中之記憶體串NANDa、NANDb及NANDc經同時選定並經受寫入操作之一實例之一闡述。
首先，在將位元線BL1、BL2及BL3以及源極線SL之電位設定為接地電位(0V)之情況下，對所有字線WL1至WL4施加一第一正偏壓V1(舉例而言，約6V至8V)。因此，一n型累積區域形成於既定用於記憶 體串NANDa、NANDb及NANDc之通道之半導體層3a、3b及3c中。
此外，將輔助閘極線AGL1之電位設定為(舉例而言)「H」以使第一鰭型堆疊結構9-1中之輔助閘極電晶體AGT1變得導電(ON)。注意，其他輔助閘極線AGL2至AGL4之電位保持處於(舉例而言)「L」，且因此鰭型堆疊結構9-2至9-4中之輔助閘極電晶體AGT2至AGT4變得不導電(OFF)。
此處，「H」意指用於接通電晶體之電位，且「L」意指用於關斷電晶體之電位。此同樣適用於以下論述中。
然後，對待寫入之經選定記憶體單元之字線WL-選擇施加(舉例而言)高於第一正偏壓之一第二正偏壓V2(舉例而言，約20V)。此外，取決於待寫入之資料而將位元線BL1、BL2及BL3之電壓設定為電源供應電壓Vdd或接地電位。
在鰭型堆疊結構9-2至9-4之記憶體串NANDa、NANDb及NANDc中，輔助閘極電晶體AGT2至AGT4呈不導電狀態，且因此第二正偏壓V2之施加將仍允許記憶體串NANDa、NANDb及NANDc之通道電位藉由電容性耦合而增加。因此，寫入所必需之一充分大電壓未施加於控制閘極電極(或電荷累積層)與通道之間，因此抑制寫入。
同時，在鰭型堆疊結構9-1中之記憶體串NANDa、NANDb及NANDc中，輔助閘極電晶體AGT1呈導電狀態(ON)，且因此取決於待寫入之資料而將一電位轉移至半導體層3a、3b及3c。若寫入資料係「0」(舉例而言)，則將通道設定為一預定正電位。在此狀況中，對經選定記憶體單元MC之控制閘極電極施加第二正偏壓V2將藉由電容性耦合而使通道電位增加，因此使汲極側選擇閘極電晶體S1呈切斷狀態。因此，在根據寫入資料「0」之一電位轉移至之記憶體串中，通道電位藉由施加第二正偏壓V2導致之電容性耦合而增加。具體而言，寫入所必需之一充分大電壓未施加於控制閘極電極(或電荷累積 層)與通道之間，因此未將電子注入至電荷累積層中。具體而言，寫入被抑制(「0」-程式化)。
相比而言，若寫入資料係「1」(舉例而言)，則通道係接地電位(0V)。在此狀況中，對經選定記憶體單元之控制閘極電極施加第二正偏壓V2將不會使汲極側選擇閘極電晶體S1呈切斷狀態。因此，在對應於寫入資料「1」之電位轉移至之記憶體串中，寫入所必需之一充分大電壓在控制閘極電極(或電荷累積層)與通道之間產生，因此將電子注入至電荷累積層中。具體而言，寫入被執行(「1」-程式化)。
(抹除操作)
接下來，將闡述抹除操作之一實例。
可(舉例而言)對一或多個經選定鰭型堆疊結構9-i中之記憶體串NANDa、NANDb及NANDc同時執行抹除操作。
首先，對位元線BL1、BL2及BL3以及源極線SL施加接地電位(0V)，且對選擇閘極線SGL1及SGL2以及字線WL1至WL4施加一第一負偏壓V1'。然後，一p型累積區域形成於係記憶體串NANDa、NANDb及NANDc之通道的半導體層3a、3b及3c中。
此外，將對應於一或多個鰭型堆疊結構之輔助閘極線AGL之待抹除電位設定為(舉例而言)「H」，因此使得對應輔助閘極電晶體AGT變得導電(ON)。然後，對所有字線WL1至WL4施加高於第一負偏壓V1'之一第二負偏壓V2'。
因此，抹除所必需之一充分大電壓在控制閘極電極(或電荷累積層)與通道之間產生，因此將電荷累積層中之電子釋放至通道中。因此，抹除被執行。
(讀取操作)
接下來，將闡述讀取操作。此處，給出對其中鰭型堆疊結構9-1中之記憶體串NANDa、NANDb及NANDc經選定且此等記憶體串同時 經受讀取操作之一實例之一闡述。
首先，將位元線BL1、BL2及BL3連接至一未展示感測放大器電路，且對源極線SL施加接地電位(0V)。此外，將輔助閘極線AGL1之電位設定為(舉例而言)「H」，以使鰭型堆疊結構9-1中之輔助閘極電晶體AGT1變得導電(ON)。注意，其他輔助閘極線AGL2至AGL4之電位維持處於(舉例而言)「L」，因此使鰭型堆疊結構9-2至9-4中之輔助閘極電晶體AGT2至AGT4變得不導電(OFF)。
此外，對選擇閘極線SGL1及SGL2以及字線WL1至WL4施加一第一正偏壓Vread。第一正偏壓Vread應係不管記憶體單元MC中所保持之資料如何皆使記憶體單元MC變得導電之一值。
然後，針對記憶體串NANDa、NANDb及NANDc，沿自源極區域側記憶體單元MC1至汲極區域側記憶體單元MC4之方向依序讀取資料。
在待讀取之經選定記憶體單元MC中，對控制閘極電極施加低於第一正偏壓Vread之用於讀取之一第二正偏壓Vr。第二正偏壓Vr係(舉例而言)複數個臨限電壓分佈之一中間電壓。
取決於儲存於經選定記憶體單元中之資料值，判定經選定記憶體單元之導電或不導電狀態。感測放大器電路可用以偵測位元線BL1、BL2及BL3之電位改變、穿過位元線BL1、BL2及BL3之電流改變或諸如此類以進行讀取。
[製造方法]
接下來參考圖6至圖8，將闡述一種製造圖1A至圖5中所展示之非揮發性半導體記憶裝置之記憶體單元陣列部分之方法。
首先，參考圖6，在半導體基板1上形成裝置分離絕緣層1a，且然後以圖6中所展示之次序沈積層間介電膜2、4a、4b及5以及半導體層3a至3c。然後，使用光微影及蝕刻技術來處理層間介電膜2、4a、4b 及5以及半導體層3a至3c以形成以上鰭型堆疊結構9-1至9-4、第一導電部分7a、第二導電部分7b及階梯部分10。注意，可藉由逐步地往回蝕刻一未展示抗蝕劑而形成階梯部分10。
現在參考圖7，第一絕緣層6a、電荷累積層6b、第二絕緣層6c及電極層6作為閘極堆疊結構以此次序沈積於包含鰭型堆疊結構9-1至9-4之表面的整個表面上，且接著使用光微影及蝕刻技術來處理第一絕緣層6a、電荷累積層6b、第二絕緣層6c及電極層6，以形成字線WL1至WL4、選擇閘極線SGL1至SGL2及輔助閘極電極AG。
接下來，再次使用光微影及蝕刻技術來蝕刻輔助閘極電極AG，如圖8中所展示，因此使得鰭型堆疊結構9-1至9-4中之輔助閘極電極AG1至AG4彼此電獨立。然後，雖然未在圖中展示，但在圖8中之結構上沈積一層間介電膜且接著穿過層間介電膜形成大量孔，以形成到達階梯部分10中之半導體層3a至3c之接觸插塞BC1至BC3。同樣地，在輔助閘極電極AG1至AG4上形成接觸插塞AC1至AC4，且在源極區域上形成接觸插塞SC。
然後，在接觸插塞BC1、BC2及BC3上形成位元線BL1、BL2及BL3，在接觸插塞AC1至AC4上形成輔助閘極線AGL1至AGL4，且另外，在接觸插塞SC上形成源極線SL。根據以上步驟，完成圖1A至圖5中之結構。
同時，在圖1A至圖5中，為易於圖解說明，諸如字線WL之閘極堆疊結構係展示為具有一矩形形狀，其中線寬度沿垂直方向係一致的(圖1A)。此外，鰭型堆疊結構9-1至9-4係展示為具有一矩形形狀，該矩形形狀具有垂直於半導體基板1之表面之一壁表面(參見圖4)。然而，在實際裝置中，如圖9中所展示，閘極堆疊結構通常具有(舉例而言)一正向錐形形狀(在某些製造方法中為一反向錐形形狀)，其中線寬度在Y-Z平面中自上部層至下部層增加。此外，參考圖10，在使用常 用半導體程序時，鰭型堆疊結構9-1至9-4亦具有一正向錐形形狀，其中其寬度在X-Z平面中自上部層至下部層增加。
以此方式，若閘極堆疊結構(尤其字線WL)具有一正向錐形形狀且鰭型堆疊結構9-1至9-4亦具有一正向錐形形狀，則在上部層記憶體串NANDc(半導體層3c)中，字線WL具有一小寬度且半導體層3c具有一小寬度，且因此閘極長度係小的，且通道部分具有一小寬度(作用區寬度)。同時，在下部層記憶體串NANDa(半導體層3a)中，字線WL具有一大寬度且半導體層3a具有一大寬度，且因此閘極長度係大的，且通道部分具有一大寬度(作用區寬度)。閘極長度與作用區寬度沿堆疊方向之差可導致沿堆疊方向之記憶體單元之不同特性(包含短通道效應)。
因此，在此實施例中，參考圖11A，半導體層3a至3c經製造以使得鰭型堆疊結構9-1至9-4中之半導體層3a至3c中之記憶體單元中之通道雜質濃度自上部層至下部層降低(通道雜質濃度在上部半導體層中係較高的)。具體而言，若半導體層3a至3c包括一p型半導體，則半導體層3a至3c中之通道部分中之p型雜質具有Dcc>Dcb>Dca之雜質濃度Dcc、Dcb及Dca。
在上部半導體層3c中，閘極長度係小的且作用區寬度係小的，且因此記憶體單元比下部半導體層3a中之彼等記憶體單元更可能遇到短通道效應(在其他特性相同之情形下)。然而，此實施例提供Dcc>Dcb>Dca之通道雜質濃度Dcc、Dcb及Dca，如上文所闡述。因此，在上部半導體層3c中，記憶體單元MC中之臨限電壓Vth增加，因此減小上部半導體層3c中產生之短通道效應。因此，根據第一實施例中之組態，不管由如上文所闡述之錐形形狀所導致之閘極長度與作用區寬度之差如何，沿堆疊方向之記憶體單元之特性皆可係均勻的。
注意，可以以下方式形成通道部分中具有不同雜質濃度之半導 體層3a、3b及3c。舉例而言，參考圖11B，半導體層3a、3b及3c可藉由其之依序沈積且在每一層之沈積期間自每一層之表面上方之一離子植入而形成。然後可改變離子植入量以形成如上文所闡述之具有不同雜質濃度之半導體層3a至3c。
另一選擇係，參考圖11C，在形成鰭型堆疊結構9-1至9-4之後，可將離子以一角度植入至鰭型堆疊結構9-1至9-4之側表面中以植入雜質。在成角度之離子植入中，較多離子植入至鰭型堆疊結構9-1至9-4上方之半導體層3c中且較少離子植入至堆疊結構下方之半導體層3a中。因此，半導體層3a至3c可具有不同雜質濃度。
[第二實施例]
接下來參考圖12，將闡述根據一第二實施例之一非揮發性半導體記憶裝置。第二實施例中之非揮發性半導體記憶裝置具有類似於第一實施例(圖1A至圖5)中之裝置之示意性組態之一示意性組態。
圖12係沿著根據第二實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖。如在第一實施例中，在第二實施例中之非揮發性半導體記憶裝置中，閘極堆疊結構(尤其字線WL)具有一正向錐形形狀且鰭型堆疊結構9-1至9-4亦具有一正向錐形形狀。因此，在上部層記憶體串NANDc(半導體層3c)中，字線WL具有一小寬度且半導體層3c具有一小寬度，且因此閘極長度係小的且通道部分具有一小寬度(作用區寬度)。同時，在下部層記憶體串NANDa中，字線WL具有一大寬度且半導體層3a具有一大寬度，且因此閘極長度係小的且通道部分具有一大寬度(作用區寬度)。
因此，參考圖12，在此實施例中，鰭型堆疊結構9-1至9-4中之半導體層3a至3c經組態以使得半導體層3a至3c中之記憶體單元之源極/汲極中之雜質濃度自上部層至下部層增加。具體而言，若半導體層3a至3c包括一p型半導體，則半導體層3a至3c中之記憶體單元之源極/汲極 之n型雜質(諸如磷(P))具有Dsdc<Dsdb<Dsda之雜質濃度Dsdc、Dsdb及Dsda。注意，半導體層3a至3c中之記憶體單元之通道部分中之p型雜質之雜質濃度在半導體層3a至3c之間可係相同的。然而，注意，通道部分中之p型雜質濃度沿堆疊方向可係不同。
在上部半導體層3c中，閘極長度係小的且作用區係小的，且因此記憶體單元比下部半導體層3a中之彼等記憶體單元更可能遇到短通道效應。然而，在此實施例中，源極/汲極具有Dsdc<Dsdb<Dsda之雜質濃度Dsdc、Dsdb及Dsda，如上文所闡述。因此，在上部半導體層3c中，記憶體單元MC中之臨限電壓Vth增加，因此減小上部半導體層3c中產生之短通道效應。因此，根據第二實施例之組態，沿堆疊方向之記憶體單元之特性可係均勻的。
[第三實施例]
接下來參考圖13，將闡述根據一第三實施例之一非揮發性半導體記憶裝置。第三實施例中之非揮發性半導體記憶裝置具有類似於第一實施例(圖1A至圖5)中之裝置之示意性組態之一示意性組態。
圖13係沿著根據第三實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖。如在第一實施例中，在根據第三實施例之非揮發性半導體記憶裝置中，閘極堆疊結構(尤其字線WL)具有一正向錐形形狀且鰭型堆疊結構9-1至9-4亦具有一正向錐形形狀。
在根據第三實施例之非揮發性半導體記憶裝置中，半導體層3a至3c經組態以使得沿半導體層3a至3c之堆疊方向(Z方向)之膜厚度T自下部層至上部層增加(沿堆疊方向之膜厚度T在上部半導體層中係較大的)。具體而言，半導體層3a至3c沿Z方向具有Tc>Tb>Ta之膜厚度Ta至Tc。
進一步而言，在第三實施例中，半導體層3a至3c經形成以使得半導體層3a至3c中之記憶體單元中之通道雜質濃度自上部層至下部層降 低。具體而言，若半導體層3a至3c包括一p型半導體，則半導體層3a至3c中之通道部分中之p型雜質具有Dcc>Dcb>Dca之雜質濃度Dcc、Dcb及Dca。
參考圖14，假定半導體層3a至3c具有Tc>Tb>Ta之膜厚度Ta至Tc，且在p型雜質以傾斜方式離子植入至鰭型堆疊結構9-1至9-4中時，則較多雜質植入至上部半導體層3c中且相反，較少雜質植入至下部半導體層3a中。因此，提供如上文所闡述之Dcc>Dcb>Dca之關係。
在上部半導體層3c中，閘極長度係小的且作用區寬度係小的，且因此記憶體單元比下部半導體層3a中之彼等記憶體單元更可能遇到短通道效應。然而，在此實施例中，通道具有Dcc>Dcb>Dca之雜質濃度Dcc、Dcb及Dca，如上文所闡述。因此，在上部半導體層3c中，記憶體單元MC中之臨限電壓Vth增加，因此減小上部半導體層3c中產生之短通道效應。因此，根據第三實施例之組態，沿堆疊方向之記憶體單元之特性可係均勻的。
[第四實施例]
接下來參考圖15，將闡述根據一第四實施例之一非揮發性半導體記憶裝置。第四實施例中之非揮發性半導體記憶裝置具有類似於第一實施例(圖1A至圖5)中之裝置之示意性組態之一示意性組態。
圖15係沿著根據第四實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖。如在第一實施例中，在根據第四實施例之非揮發性半導體記憶裝置中，閘極堆疊結構(尤其字線WL)具有一正向錐形形狀且鰭型堆疊結構9-1至9-4亦具有一正向錐形形狀。因此，在上部層記憶體串NANDc中，字線WL具有一小寬度且半導體層3c具有一小寬度，且因此閘極長度係小的且通道部分具有一小寬度(作用區寬度)。同時，在下部層記憶體串NANDa中，字線WL具有一大寬度且半導體層3a具有一大寬度，且因此閘極長度係大的且通道部分具有一大寬度 (作用區寬度)。
因此，在第四實施例之非揮發性半導體記憶裝置中，半導體層3a至3c經組態以使得沿半導體層3a至3c之堆疊方向(Z方向)之膜厚度T自上部層至下部層增加。具體而言，半導體層3a至3c沿Z方向具有Tc<Tb<Ta之膜厚度Ta至Tc。
進一步而言，在第四實施例中，半導體層3a至3c經組態以使得半導體層3a至3c中之記憶體單元中之源極/汲極中之雜質濃度自上部層至下部層增加。具體而言，若半導體層3a至3c包括一p型半導體，則半導體層3a至3c中之記憶體單元之源極/汲極中之n型雜質具有Dsdc<Dsdb<Dsda之雜質濃度Dsdc、Dsdb及Dsda。
參考圖16，假定半導體層3a至3c具有Tc<Tb<Ta之膜厚度Ta至Tc，且在n型雜質(諸如磷(P))以傾斜方式離子植入至鰭型堆疊結構9-1至9-4中以形成源極/汲極時，則較少雜質植入至上部半導體層3c中且相反，較多雜質植入至下部半導體層3a中。因此，提供如上文所闡述之Dsdc<Dsdb<Dsda之關係。
在上部半導體層3c中，閘極長度係小的且作用區寬度係小的，且因此記憶體單元比下部半導體層3a中之彼等記憶體單元更可能遇到短通道效應。然而，在此實施例中，半導體層3a至3c之源極/汲極具有Dsdc<Dsdb<Dsda之雜質濃度Dsdc、Dsdb及Dsda，如上文所闡述。因此，在上部半導體層3c中，記憶體單元MC中之臨限電壓Vth增加，因此減小上部半導體層3c中產生之短通道效應。因此，根據第四實施例之組態，沿堆疊方向之記憶體單元之特性可係均勻的。
[第五實施例]
接下來參考圖17至圖19，將闡述根據一第五實施例之一非揮發性半導體記憶裝置。第五實施例中之非揮發性半導體記憶裝置具有類似於第一實施例(圖1A至圖5)中之裝置之示意性組態之一示意性組 態。圖17係沿著根據第五實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖。圖18係沿著根據第五實施例之非揮發性半導體記憶裝置之X軸方向之一剖視圖。
與在上文第一至第五實施例中之彼等非揮發性半導體記憶裝置不同，在根據第五實施例之非揮發性半導體記憶裝置中，閘極堆疊結構(尤其字線WL)具有一反向錐形形狀(參見圖17)。同時，參考圖18，鰭型堆疊結構9-1至9-4具有類似於第一至第四實施例中之彼等正向錐形形狀之一正向錐形形狀。
因此，在上部層記憶體串NANDc中，字線WL具有一大寬度且因此閘極長度係大的，而半導體層3c具有一小寬度且因此通道部分具有一小寬度(作用區寬度)。同時，在下部層記憶體串NANDa中，字線WL具有一小寬度，且因此閘極長度係小的，而通道部分具有一大寬度(作用區寬度)。因此，當記憶體單元變得導電時，穿過上部層記憶體串NANDc之單元電流Icell比穿過下部層記憶體串NANDa之單元電流小。若在單元電流Icell中出現一大的差，則自記憶體單元陣列之讀取操作可遇到誤讀取或諸如此類。此外，下部層記憶體串NANDa更可能遇到短通道效應。
因此，參考圖19，在此實施例中，半導體層3a至3c經組態以使得沿半導體層3a至3c之堆疊方向(Z方向)之膜厚度自下部層至上部層增加。具體而言，半導體層3a至3c沿Z方向具有Tc>Tb>Ta之膜厚度Ta至Tc。
在上文Tc>Tb>Tc之膜厚度關係之情況下，單元電流Icell可在沿堆疊方向之記憶體串3a至3c之間保持恆定。此外，下部層記憶體串NANDa中之短通道效應可減小。
[第六實施例]
接下來參考圖20，將闡述根據一第六實施例之一非揮發性半導 體記憶裝置。第六實施例中之非揮發性半導體記憶裝置具有類似於第一實施例(圖1A至圖5)中之裝置之示意性組態之一示意性組態。圖20係沿著根據第六實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖。
如在第五實施例中，在根據第六實施例之非揮發性半導體記憶裝置中，閘極堆疊結構(尤其字線WL)具有一反向錐形形狀，而鰭型堆疊結構9-1至9-4具有一正向錐形形狀。因此，在上部層記憶體串NANDc中，閘極長度係大的，而通道部分具有一小寬度(作用區寬度)。同時，在下部層記憶體串NANDa中，閘極長度係小的，而通道部分具有一大寬度(作用區寬度)。
然後，在第六實施例中，參考圖20，半導體層3a至3c經組態以使得半導體層3a至3c中之記憶體單元中之通道雜質濃度自上部層至下部層增加。具體而言，若半導體層3a至3c包括一p型半導體，則半導體層3a至3c中之通道部分中之p型雜質(諸如磷(P))具有Dcc<Dcb<Dca之雜質濃度Dcc、Dcb及Dca。
在上部半導體層3c中，閘極長度係大的，而作用區寬度係小的，且因此單元電流Icell趨向於比下部半導體層3a中之單元電流小。然而，此實施例提供Dcc<Dcb<Dca之通道雜質濃度Dcc、Dcb及Dca，如上文所闡述。因此，單元電流Icell沿堆疊方向可係均勻的。此外，短通道效應沿堆疊方向可係均勻的。
[第七實施例]
接下來參考圖21，將闡述根據一第七實施例之一非揮發性半導體記憶裝置。第七實施例中之非揮發性半導體記憶裝置具有類似於第一實施例(圖1A至圖5)中之裝置之示意性組態之一示意性組態。圖21係沿著根據第七實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖。
如在第五實施例中，在根據第七實施例之非揮發性半導體記憶裝置中，閘極堆疊結構(尤其字線WL)具有一反向錐形形狀，而鰭型堆疊結構9-1至9-4具有一正向錐形形狀。
在第七實施例中，參考圖21，半導體層3a至3c經組態以使得半導體層3a至3c中之記憶體單元中之源極/汲極中之雜質濃度Dsd自上部層至下部層降低(Dsd在上部半導體層中係較高的)。具體而言，若半導體層3a至3c包括一p型半導體，則半導體層3a至3c中之記憶體單元中之源極/汲極中之n型雜質(諸如磷(P))具有Dsdc>Dsdb>Dsda之雜質濃度Dsdc、Dsdb及Dsda。因此，如在第六實施例中，單元電流Icell沿堆疊方向可係均勻的。此外，短通道效應沿堆疊方向可係均勻的。
[第八實施例]
接下來參考圖22，將闡述根據一第八實施例之一非揮發性半導體記憶裝置。在第八實施例中之非揮發性半導體記憶裝置具有類似於第一實施例(圖1A至圖5)中之裝置之示意性組態之一示意性組態。圖22係沿著根據第八實施例之非揮發性半導體記憶裝置之Y軸方向之一剖視圖。
如在第五實施例中，在根據第八實施例之非揮發性半導體記憶裝置中，閘極堆疊結構(尤其字線WL)具有一反向錐形形狀，而鰭型堆疊結構9-1至9-4具有一正向錐形形狀。
在第八實施例之非揮發性半導體記憶裝置中，半導體層3a至3c經組態以使得沿半導體層3a至3c之堆疊方向(Z方向)之膜厚度T自下部層至上部層增加。具體而言，半導體層3a至3c沿Z方向具有Tc>Tb>Ta之膜厚度Ta至Tc。
進一步而言，在第八實施例中，半導體層3a至3c經形成以使得半導體層3a至3c中之記憶體單元之源極/汲極中之雜質濃度Dsd自上部層至下部層降低。具體而言，若半導體層3a至3c包括一p型半導體，則 半導體層3a至3c中之記憶體單元中之源極/汲極中之n型雜質具有Dsdc>Dsdb>Dsda之雜質濃度Dsdc、Dsdb及Dsda。
參考圖23，假定半導體層3a至3c具有Tc>Tb>Ta之膜厚度Ta至Tc，且在n型雜質(諸如磷)以傾斜方式離子植入至鰭型堆疊結構9-1至9-4中以形成記憶體單元之源極/汲極時，則較多雜質植入至上部半導體層3c中且相反，較少雜質植入至下部半導體層3a中。因此，提供如上文所闡述之Dsdc>Dsdb>Dsda之關係。
在上部半導體層3c中，閘極長度係大的，而作用區寬度係小的，且因此單元電流Icell趨向於比下部半導體層3a中之單元電流小。然而，在此實施例中，源極/汲極具有Dsdc>Dsdb>Dsda之雜質濃度Dsdc、Dsdb及Dsda，如上文所闡述。因此，單元電流Icell沿堆疊方向可係均勻的。此外，短通道效應沿堆疊方向可係均勻的。
雖然已闡述本發明之特定實施例，但此等實施例僅以實例方式呈現，且並不意欲限制本發明之範疇。新穎實施例可以各種其他形式體現，且可在不背離本發明之精神之情況下做出各種省略、替代及改變。實施例及其變化形式歸屬於本發明之範疇及發明摘要且亦歸屬於本發明之隨附申請專利範圍及其等效形式。

Claims (21)

  1. 一種非揮發性半導體記憶裝置，其包括：一基板；堆疊結構，複數個該堆疊結構係沿該基板之一表面之一第一方向配置，該堆疊結構具有一縱向方向，該縱向方向係沿該基板之該表面且與該第一方向交叉之一第二方向，該堆疊結構包含複數個半導體層，該等半導體層係於與該第一方向及該第二方向交叉之一第三方向堆疊，該等半導體層係於該第二方向具有一縱向方向，該等半導體層中之一下部半導體層於該第一方向具有較該等半導體層中之一上部半導體層大的長度；一記憶體層，其設置於該等半導體層之該第一方向之側表面上；及一導電層，其經由該記憶體層設置於該等半導體層之該第一方向之側表面上，該導電層包含分別對應於該等下部及上部半導體層之下部部分(lower portion)及上部部分(upper portion)，該下部部分於該第二方向具有較該上部部分大的長度。
  2. 如請求項1之裝置，其中在該上部半導體層之預定部分具有與在該下部半導體層之預定部分不同之雜質濃度。
  3. 如請求項2之裝置，其中該等預定部分對應於記憶體單元之通道(channels)，且在該上部半導體層之該預定部分具有較在該下部半導體層之該預定部分高之雜質濃度。
  4. 如請求項1之裝置，其中該等半導體層中之該上部半導體層於該第三方向具有較該下 部半導體層大的長度。
  5. 如請求項3之裝置，其中該等半導體層中之該上部半導體層於該第三方向具有較該下部半導體層大的長度。
  6. 如請求項2之裝置，其中該等預定部分對應於記憶體單元之通道，且對應於該下部半導體層之該記憶體單元之源極/汲極之部分具有較對應於該上部半導體層之該記憶體單元之源極/汲極之部分高之雜質濃度。
  7. 如請求項1之裝置，其中該等半導體層中之該下部半導體層於該第三方向具有較該上部半導體層大的長度。
  8. 如請求項6之裝置，其中該等半導體層中之該下部半導體層於該第三方向具有較該上部半導體層大的長度。
  9. 如請求項1之裝置，其中該導電層具有一梳狀刀片形狀，且其梳狀刀片部分各自沿該第三方向延伸。
  10. 如請求項1之裝置，其中該等半導體層中之每一者包含具有經串聯連接之複數個記憶體單元之一記憶體串。
  11. 一種非揮發性半導體記憶裝置，其包括：一基板；堆疊結構，複數個該堆疊結構係沿該基板之一表面之一第一方向配置，該堆疊結構具有一縱向方向，該縱向方向係沿該基板之該表面且與該第一方向交叉之一第二方向，該堆疊結構包含複數個半導體層，該等半導體層係於與該第一方向及該第二方向交叉之一第三方向堆疊，且該等半導體層係於該第二方向 具有一縱向方向，該等半導體層中之一下部半導體層於該第一方向具有較該等半導體層中之一上部半導體層大的長度，且該上部半導體層於第三方向之該長度較該下部半導體層於第三方向之該長度長；及一記憶體層，其設置於該等半導體層之該第一方向之側表面上。
  12. 如請求項11之裝置，其進而包含一導電層，其經由該記憶體層設置於該等半導體層之該第一方向之側表面上；該導電層包含分別對應於該等下部及上部半導體層之下部部分(lower portion)及上部部分(upper portion)，該上部部分於該第二方向具有較該下部部分大的長度。
  13. 如請求項11之裝置，其中對應於該下部半導體層之記憶體單元之源極/汲極之部分具有較對應於該上部半導體層之記憶體單元之源極/汲極之部分低之雜質濃度。
  14. 如請求項12之裝置，其中該導電層具有一梳狀刀片形狀，且其梳狀刀片部分各自沿該第三方向延伸。
  15. 如請求項11之裝置，其中該等半導體層中之每一者包含具有經串聯連接之複數個記憶體單元之一記憶體串。
  16. 一種非揮發性半導體記憶裝置，其包括：一基板；堆疊結構，複數個該堆疊結構係沿該基板之一表面之一第一方向配置，該堆疊結構具有一縱向方向，該縱向方向係沿該基板之該表面且與該第一方向交叉之一第二方向，該堆疊結構包 含複數個半導體層，該等半導體層係於與該第一方向及該第二方向交叉之一第三方向堆疊，且該等半導體層係於該第二方向具有一縱向方向，該等半導體層中之一下部半導體層於該第一方向具有較該等半導體層中之一上部半導體層大的長度；一記憶體層，其設置於該等半導體層之該第一方向之側表面上；及一導電層，其經由該記憶體層設置於該等半導體層之該第一方向之側表面上，該導電層包含分別對應於該等下部及上部半導體層之下部部分(lower portion)及上部部分(upper portion)，該上部部分於該第二方向具有較該下部部分大的長度。
  17. 如請求項16之裝置，其中在該上部半導體層之預定部分具有與在該下部半導體層之預定部分不同之雜質濃度。
  18. 如請求項17之裝置，其中該等預定部分對應於記憶體單元之通道(channels)，且於該下部半導體層之該預定部分具有較於該上部半導體層之該預定部分高之雜質濃度。
  19. 如請求項17之裝置，其中該等預定部分對應於記憶體單元之通道，且對應於該上部半導體層之該記憶體單元之源極/汲極之部分具有較對應於該下部半導體層之該記憶體單元之源極/汲極之部分高之雜質濃度。
  20. 如請求項16之裝置，其中該導電層具有一梳狀刀片形狀，且其梳狀刀片部分各自沿該第三方向延伸。
  21. 如請求項16之裝置，其中該等半導體層中之每一者包含具有經串聯連接之複數個記憶體單元之一記憶體串。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015133458A (ja) * 2014-01-16 2015-07-23 株式会社東芝 不揮発性半導体記憶装置
CN106847819B (zh) * 2015-12-03 2019-10-18 上海复旦微电子集团股份有限公司 Nand闪存存储单元、nand闪存及其形成方法
US10403636B2 (en) * 2016-03-11 2019-09-03 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
CN107230677B (zh) * 2016-03-24 2019-08-16 上海复旦微电子集团股份有限公司 一种nand闪存的数据单元阵列结构及其制造方法
US9905514B2 (en) 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
CN107516660B (zh) * 2016-06-17 2019-10-22 上海复旦微电子集团股份有限公司 Nand闪存存储单元、nand闪存及其形成方法
JP6800057B2 (ja) * 2017-03-15 2020-12-16 キオクシア株式会社 記憶装置
JP7002899B2 (ja) * 2017-09-22 2022-01-20 キオクシア株式会社 記憶装置
JP2019161012A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 記憶装置
US11665908B2 (en) 2019-03-22 2023-05-30 Kioxia Corporation Semiconductor memory device incorporating hafnium oxide insulative portions
TWI720547B (zh) * 2019-03-22 2021-03-01 日商東芝記憶體股份有限公司 半導體記憶裝置
CN110828471B (zh) * 2019-10-25 2023-02-07 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2021140844A (ja) * 2020-03-04 2021-09-16 キオクシア株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法
JP2021150564A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100078701A1 (en) * 2008-09-30 2010-04-01 Samsung Electronics Co., Ltd. Three-dimensional microelectronic devices including repeating layer patterns of different thicknesses
US20120068354A1 (en) * 2010-09-22 2012-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
US8779495B2 (en) 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5430890B2 (ja) 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP5086933B2 (ja) * 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
JP2010161132A (ja) * 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5364394B2 (ja) * 2009-02-16 2013-12-11 株式会社東芝 不揮発性半導体記憶装置
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
JP2011060991A (ja) 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
WO2011114502A1 (ja) 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5624415B2 (ja) 2010-09-21 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012234980A (ja) 2011-05-02 2012-11-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP2013026289A (ja) 2011-07-15 2013-02-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2015133458A (ja) * 2014-01-16 2015-07-23 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100078701A1 (en) * 2008-09-30 2010-04-01 Samsung Electronics Co., Ltd. Three-dimensional microelectronic devices including repeating layer patterns of different thicknesses
US20120068354A1 (en) * 2010-09-22 2012-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

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Publication number Publication date
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US20170309633A1 (en) 2017-10-26
US9293470B2 (en) 2016-03-22
TWI549264B (zh) 2016-09-11
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US10008509B2 (en) 2018-06-26
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US20150200200A1 (en) 2015-07-16
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CN104795399A (zh) 2015-07-22

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