CN107516660B - Nand闪存存储单元、nand闪存及其形成方法 - Google Patents

Nand闪存存储单元、nand闪存及其形成方法 Download PDF

Info

Publication number
CN107516660B
CN107516660B CN201610437062.8A CN201610437062A CN107516660B CN 107516660 B CN107516660 B CN 107516660B CN 201610437062 A CN201610437062 A CN 201610437062A CN 107516660 B CN107516660 B CN 107516660B
Authority
CN
China
Prior art keywords
layer
fin
lamination
flash memory
nand flash
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610437062.8A
Other languages
English (en)
Other versions
CN107516660A (zh
Inventor
黄新运
肖磊
刘红霞
沈晔晖
沈磊
刘岐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Fudan Microelectronics Group Co Ltd
Original Assignee
Shanghai Fudan Microelectronics Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Fudan Microelectronics Group Co Ltd filed Critical Shanghai Fudan Microelectronics Group Co Ltd
Priority to CN201610437062.8A priority Critical patent/CN107516660B/zh
Publication of CN107516660A publication Critical patent/CN107516660A/zh
Application granted granted Critical
Publication of CN107516660B publication Critical patent/CN107516660B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括半导体衬底；位于所述半导体衬底上的鳍部；所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；所述第一PN叠层包括第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；所述第二PN叠层包括第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。

Description

NAND闪存存储单元、NAND闪存及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种NAND闪存存储单元、NAND闪存及其形成方法。
背景技术
NAND闪存(NAND flash)是一种非易失闪存，主要功能是存储资料，具较高的存储单元密度，写入和擦除速度快，同时NAND闪存的存储单元尺寸几乎是NOR闪存存储单元尺寸的一半，可以在给定的模具尺寸内提供更高的容量。
一种现有NAND闪存的存储单元如图1所示，半导体衬底(未示出)上具有沟道层110，沟道层110上依次具有隧穿介质层120、浮栅130、栅介质层140和控制栅150，沟道层110上的其它区域为介质层160。随着半导体器件尺寸的减小，采用图1所示浮栅结构的NAND闪存，面临着能够隧穿至浮栅的电子不足的问题，并且随着半导体结构尺寸减小，存储单元中浮栅尺寸越来越小，存储单元能保存的电荷(电子)越来越少，因此存储单元对数据的保持特性越来越差。浮栅形成过程中需要采用多次光刻和刻蚀工艺的问题等，随着半导体结构尺寸减小，存储单元的形成区域需要越来越复杂的多次曝光光刻技术，成本越来越高。
图1所示现有NAND闪存存在读取干扰(read disturb)。读取干扰通常指对一个数据单元的读操作导致的对另一个数据单元保存的电荷的影响。如图1显示了两个相邻浮栅130，因此对应有两个相邻的存储单元。在多次对其中之一个存储单元进行读取操作后，与之相邻的存储单元的数据会发生例如1至0的翻转。这是因为，在对其中之一个存储单元读取数据的时候，此存储单元的漏端会有热载流子形成，这些热载流子在电场的作用下一部分会进入相邻存储单元的浮栅内。如果原先此相邻存储单元的浮栅内没有电子，那么这些热载流子的进入会让此相邻存储单元的数据发生翻转。上述过程即发生了热载流子注入(HCI)。
热载流子注入是固态电子器件中发生一个现象，当电子或空穴获得足够的动能后，它们就能够突破势垒的约束(热载流子中的“热”这个术语是指用来对载流子密度进行建模的有效温度，而非器件本身的温度)。由于载流子被束缚在金属氧化物半导体场效应管的栅极电介质层中，晶体管的开关性能可以被永久地改变，热载流子注入是一种可能对半导体器件可靠性产生负面影响的机制。
对于NAND闪存，热载流子(通常为热电子)可能被注入到浮栅中，从而改变存储单元所保存的数据状态。当其中之一个存储单元产生的热载流子注入到相邻存储单元的浮栅之后，会导致相邻存储单元存储的数据出现错误，从而导致此相邻存储单元的存储数据出现差错(no good，NG)。
为了解决读取干扰的问题，目前对NAND闪存采用的方法是改变读取操作时字线(word line)的电压，减缓热载流子的形成。例如减小读取单元和它相邻电源字线间的电压差。然而，通过减小读取单元和它相邻电源字线间的电压差，只能缓解这种读取干扰现象的发生。由于数据0和1对应的存储单元间的阈值差(ΔVth)必须保证数据的可区分，不能持续减小。所以随着闪存器件尺寸的减小和集成度的增加，这个办法将无法运用。另外，对于多位数据单元(MLC，一个数据单元内存放多位数据)的阈值跨度比一位数据单元(SLC，一个数据单元内存放一位数据)更大，所以这种读取干扰的情况会更严重。
除此之外，图1所示现有NAND闪存还存在传输干扰(pass disturb)、编程干扰(programme disturb)和浮栅耦合干扰(FG coupling)等问题。传输干扰通常发生在阵列中和编程单元相同串的单元。发生传输干扰时，沟道电位被设定为接地，栅极节点被设置为编程通过电压(Vppass)电压。于是，相应的存储单元受到有效的编程电压(Vpgm)为Vppass的软编程效应，即传输干扰。编程干扰发生在与所选择的存储单元共享字线的那些存储单元，尽管这些存储单元的沟道电位会随着栅极电位上升而被提升，但还是不能避免较弱的软编程，尤其是出现大量的编程脉冲的时候，此干扰即为编程干扰。浮栅耦合干扰(FGcoupling)通常指处于擦除态的一个存储单元的开启电压(Vt)会受到边上存储单元数据状态的影响，如果它边上的存储单元都是编程态，那么它的开启电压会变高，严重的情况下会使电路误判它的数据状态。
另一种现有NAND闪存的存储单元如图2所示，半导体衬底(未示出)上具有沟道层210，沟道层210上依次具有隧穿介质层220、电荷陷阱层230和栅介质层240，以及位于栅介质层240上相互分立的多个控制栅250，栅介质层240上的其它区域为介质层260。然而，图2所示的NAND闪存存储单元同样存在读取干扰、编程干扰和传输干扰等问题。随着半导体结构尺寸减小，图2所示NAND闪存的存储单元相邻的间距越来越小，其受到的读取干扰、编程干扰和传输干扰等也越来越严重。
由于图1和图2所示现有NAND闪存存在多种干扰问题。为此，业界提出了三维NAND闪存。
但是，已有的三维NAND闪存中，存储单元阵列的读取可靠性需要提高，数据密度有待提高，并且，制作成本高昂。
发明内容
本发明解决的问题是提供一种NAND闪存存储单元、NAND闪存及其形成方法，以提高NAND闪存存储单元的性能，减小NAND闪存存储单元和NAND闪存的尺寸，并简化NAND闪存存储单元和NAND闪存的制作工艺。
为解决上述问题，本发明提供一种NAND闪存存储单元，包括：半导体衬底；位于所述半导体衬底上的鳍部；所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；所述第一PN叠层包括第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；所述第二PN叠层包括第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。
可选的，所述NAND闪存存储单元还包括：一个或者分立的多个栅极，所述栅极横跨所述鳍部并覆盖在部分所述鳍部的顶部和两侧；所述栅极与所述鳍部之间还具有隧穿介质层、电荷陷阱层和栅介质层；串源极，所述串源极位于在所述鳍部的第一端，所述串源极与所述第一源层和所述第二源层连接；第一漏极，所述漏极位于在所述鳍部的第二端，所述第一漏极与所述第一漏层连接；第二漏极，所述漏极位于在所述鳍部的第二端，所述第二漏极与所述第二漏层连接。
可选的，所述鳍部包括一个或者多个第三PN叠层，以及与所述第三PN叠层个数相等的第三漏极；所述第三PN叠层包括第三源层和第三漏层；所述串源极与所述第三源层连接；一个所述第三漏极与一个所述第三漏层连接。
可选的，所述鳍部还包括：位于所述第一PN叠层下方的第一隔离层；位于所述第二PN叠层上方的第二隔离层；所述鳍部还包括：至少一层增补源层，每层所述增补源层与所述第一漏层、第二漏层和第三漏层的其中一层直接层叠。
为解决上述问题，本发明还提供了一种NAND闪存存储单元的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成叠层结构；形成所述叠层结构包括形成从下到上层叠的第一叠层组合和第二叠层组合；所述第一叠层组合包括第一源材料层和第一漏材料层；所述第二叠层组合包括第二源材料层和第二源材料层；刻蚀所述叠层结构直至形成鳍部；所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；所述第一PN叠层包括由所述第一源材料层和第一漏材料层刻蚀而成的第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；所述第二PN叠层包括由所述第二源材料层和第二漏材料层刻蚀而成的第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。
可选的，所述NAND闪存存储单元的形成方法还包括：形成一个或者分立的多个栅极，所述栅极横跨所述鳍部并覆盖在部分所述鳍部的顶部和两侧；所述栅极与所述鳍部之间还具有隧穿介质层、电荷陷阱层和栅介质层；形成串源极，所述串源极位于在所述鳍部的第一端，所述串源极与所述第一源层和所述第二源层连接；形成第一漏极，所述漏极位于在所述鳍部的第二端，所述第一漏极与所述第一漏层连接；形成第二漏极，所述漏极位于在所述鳍部的第二端，所述第二漏极与所述第二漏层连接。
可选的，形成所述叠层结构还包括：在所述第二叠层组合上形成一个或者多个第三叠层组合，所述第三叠层组合包括第三源材料层和第三漏材料层；形成所述鳍部的过程还包括：刻蚀所述第三叠层组合直至形成第三PN叠层，所述第三PN叠层包括由所述第三源材料层和第三漏材料层刻蚀而成的第三源层层和第三漏层；所述形成方法还包括：形成与所述第三PN叠层个数相等的第三漏极；所述串源极与所述第三源层连接；一个所述第三漏极与一个所述第三漏层连接。
可选的，形成所述叠层结构还包括：形成位于所述第一叠层组合下方的第一隔离材料层，形成位于所述第二叠层组合上方的第二隔离材料层；形成所述鳍部还包括：刻蚀所述第一隔离材料层以形成位于所述第一PN叠层下方的第一隔离层；刻蚀所述第二隔离材料层以形成位于所述第二PN叠层上方的第二隔离层；形成所述叠层结构还包括：形成至少一层增补源材料层，每层所述增补源材料层与所述第一漏材料层、第二漏材料层和第三漏材料层的其中一层直接层叠；形成所述鳍部还包括：刻蚀所述增补源材料层以形成增补源层，每层所述增补源层与所述第一漏层、第二漏层和第三漏层的其中一层直接层叠。
为解决上述问题，本发明还提供了一种NAND闪存，包括：半导体衬底，所述半导体衬底包括核心区和外围区；所述核心区具有如上所述的NAND闪存存储单元。
可选的，所述核心区中，在所述鳍部上还具有源选择晶体管和漏选择晶体管的至少其中之一，所述源选择晶体管位于所述串源极与所述栅极之间，所述漏选择晶体管位于所述第一漏极和所述第二漏极与所述栅极之间。
为解决上述问题，本发明还提供了一种NAND闪存的形成方法，包括：提供半导体衬底，所述半导体衬底包括核心区和外围区；在所述核心区采用如上所提供的NAND闪存存储单元的形成方法，来形成NAND闪存存储单元。
可选的，所述NAND闪存的形成方法还包括在所述核心区中，将源选择晶体管和漏选择晶体管的至少其中之一制作在所述鳍部上，所述源选择晶体管制作在所述串源极与所述栅极之间，所述漏选择晶体管制作在所述第一漏极和所述第二漏极与所述栅极之间。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，先形成叠层结构，所述叠层结构包括了从下到上层叠的所述第一叠层组合和所述第二叠层组合。然后刻蚀所述叠层结构形成所述鳍部，所述鳍部包括从下到上层叠所述第一PN叠层和所述第二PN叠层。所述形成方法与鳍式场效应晶体管工艺兼容，即所述形成方法的各个步骤可以从鳍式场效应晶体管工艺的各个步骤通过修改工艺条件、对换顺序和调整工艺参数等方法实现，能够节省成本。并且所形成的NAND闪存存储单元是具有三维垂直栅极的NAND闪存存储单元，因此能够保持三维NAND闪存存储单元固有的优势，具有很好的工艺尺寸持续缩小能力(scale down)。同时，由于NAND闪存存储单元具有三维垂直栅极，在一个PN叠层中，各个NAND闪存存储单元之间是并联关系，减少了读取干扰和相邻数据干扰(data pattern dependence)等问题，提高NAND闪存存储单元阵列的可靠性，同时提高数据密度。
同时，所形成的NAND闪存存储单元由PN叠层和相应的隧穿介质层、电子陷阱层、栅介质层和栅极构成，此时构成的是一种隧穿场效应晶体管(TFET)结构，并且这是一种增强型的隧穿场效应晶体管结构。这种结构对电荷陷阱层内的电荷存储量更加敏感，因此存储更加灵敏。
此外，所形成的NAND闪存存储单元由PN叠层和相应的隧穿介质层、电子陷阱层、栅介质层和栅极构成，是一种增强型隧穿场效应晶体管，此时，相比于MOS晶体管等结构而言，省略了沟道层等结构(同时可以省略绝缘层或者隔离层等，原因在于不同的PN叠层可以直接层叠)，而对于这类三维垂直栅极的NAND闪存存储单元而言，由于不同的存储单元是垂直层叠起来的，因此，省略任何一层结构都可以降低鳍部的高度，降低工艺难度，提高可靠性能，减小成本。
附图说明
图1是现有NAND闪存结构示意图；
图2是现有NAND闪存结构示意图；
图3至图16是本发明实施例所提供的NAND闪存存储单元的形成方法对应的结构示意图；
图17至图24是本发明实施例所提供的NAND闪存的形成方法对应的结构示意图；
图25是本发明另一实施例所提供的NAND闪存的形成方法对应的结构示意图。
具体实施方式
正如背景技术所述，已有的三维NAND闪存中，存储单元阵列的读取可靠性需要提高，数据密度有待提高。
为此，本发明提供了一种新的NAND闪存存储单元，所述NAND闪存存储单元包括半导体衬底；位于所述半导体衬底上的鳍部；所述鳍部至少包括从下到上层叠的第一隔离层、第一PN叠层、第二隔离层和第二PN叠层；所述第一PN叠层包括第一源层、第一沟道层和第一漏层；所述第二PN叠层包括第二源层、第二沟道层和第二漏层。所述NAND闪存存储单元的第一源层、第一沟道层和第一漏层在竖向上层叠，因此，所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，提高NAND存储单元的可靠性。
同时，国外厂商也已经提出三维NAND闪存制作工艺。但这些制作工艺都不约而同将存储单元阵列的制作放在了外围器件区域制作后面。对于许多厂商而言，这种工艺无法直接通过现有三维晶体管制作工艺经过幅度较小的修改而得到。换句话说，要研发类似的工艺流程的成本很高。
为此，本发明还提供了一种新的NAND闪存的形成方法，所述方法通过先在半导体衬底核心区上形成叠层结构，形成所述叠层结构的过程至少包括形成从下到上层叠的第一叠层组合和第二叠层等多个叠层组合；所述第一叠层组合包括第一源材料层和第一漏材料层；所述第二叠层组合包括第二源材料层和第二漏材料层；之后对所述叠层结构和所述外围区的半导体衬底同时进行刻蚀，直至形成位于所述核心区的第一鳍部和位于所述外围区的第二鳍部，所述第一鳍部至少包括第一PN叠层和第二PN叠层；所述第一PN叠层包括第一源层和第一漏层，所述第二PN叠层包括第二源层和第二漏层。根据上述过程，所述形成方法能够直接从传统鳍式场效应晶体管(FinFET)的制作工艺经过修改和调整得到，从而降低工艺技术难度和工艺成本，同时改善所形成的NAND闪存的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种NAND闪存存储单元的形成方法，请结合参考图3至图16。
请参考图3和图4，本实施例所提供的NAND闪存存储单元的形成方法，首先提供半导体衬底(图3未示出半导体衬底，图4示出半导体衬底其中一部分)，然后在所述半导体衬底上形成叠层结构(未示出)，之后刻蚀所述叠层结构直至形成鳍部(未标注)。
图3为本实施例所形成的鳍部俯视示意图。由于是俯视示意图，因此图3中未示出出半导体衬底。
图4为图3所示结构沿A-A(竖直)点划线剖切得到的剖面结构示意图，尽管图4是剖面结构示意图，但图4也仅显示所述半导体衬底的其中一部分，具体为阱层300。
本实施例中，形成叠层结构是为了形成后续的鳍部。
本实施例中，在所述半导体衬底上形成所述叠层结构的过程包括：形成从下到上层叠的第一隔离材料层(未示出)、第一叠层组合(未示出)第二叠层组合(未示出)和第二隔离材料层(未示出)；所述第一叠层组合包括第一源材料层(未示出)和第一漏材料层(未示出)；所述第二叠层组合包括第二源材料层(未示出)和第二漏材料层(未示出)。
所述叠层结构中的每一层都可以采用外延生长方法或者沉积方法形成。对上述各材料层进行掺杂时，可以采用原位掺杂，也可以采用注入掺杂。
由于刻蚀过程是从上到下进行的，因此，刻蚀所述叠层结构包括：刻蚀所述第二隔离材料层形成第二隔离层302；刻蚀所述第二漏材料层以形成第二漏层322；刻蚀所述第二源材料层以形成第二源层321；刻蚀所述第一漏材料层以形成第一漏层312；刻蚀所述第一源材料层以形成第一源层311；刻蚀所述第一隔离材料层形成第一隔离层301。
其中，第一PN叠层包括由第一源材料层和第一漏材料层刻蚀而成的第一源层311和第一漏层312，第一源层311与第一漏层312在鳍部高度方向上直接层叠。第二PN叠层包括由第二源材料层和第二漏材料层刻蚀而成的第二源层321和第二漏层322，第二源层321与第二漏层322在鳍部高度方向上直接层叠。第二PN叠层位于第一PN叠层上方。鳍部高度方向在本实施例中为图4所示平面的竖直方向。
图4中显示了上述刻蚀后的结构，所述半导体衬底具有阱层300，位于阱层300上为所述鳍部，所述鳍部的最底层具有半导体层3000。鳍部还包括从下到上层叠的第一隔离层301、第一PN叠层、第二PN叠层和第二隔离层302。所述第一PN叠层包括第一源层311和第一漏层312。所述第二PN叠层包括第二源层321和第二漏层322。所述鳍部周边的所述半导体衬底被介质层303(介质层303请参考图3)覆盖。
需要说明的是，其它实施例中，第一源层311和第一漏层312的上下位置关系可以对换，第二源层321和第二漏层322的上下位置关系也可以对换。
请继续参考图4，在所述鳍部的剖面结构中可以看到，形成所述鳍部还包括形成与第一漏层312位于同一层的占位层313，形成所述鳍部还包括形成与第二漏层322位于同一层的占位层323和占位层324。占位层313、占位层323和占位层324不导电，它们可以为非掺杂的半导体层，也可以为绝缘层。
本实施例中，占位层313的形成过程可以为：在所述第一源材料层上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第一漏材料层，而未掺杂的所述半导体层保留为占位材料层，在后续刻蚀叠层结构的过程中，所述占位材料层被刻蚀为占位层313。占位层323和占位层324的形成过程与占位层313类似，不再赘述。
本实施例中，在所述鳍部长度方向上(即图4所示平面的水平方向上)，占位层313位于所述鳍部的左侧，同一层中，占位层313以右的其它部分均为第一漏层312，第一漏层312的长度大于占位层313的长度(第一漏层312的长度可以为占位层313长度的1.5倍以上)。在所述鳍部长度方向上，占位层323和占位层324位于所述鳍部的左右两端，同一层中，中间部分为第二漏层322。占位层323和占位层324的总长度与第二漏层322的厚度大致相等。通过以上设置，保证在所述鳍部高度方向上，第一漏层312和第二漏层322有部分重叠，并且有部分不重叠，如图4所示。
本实施例中，第一隔离层301可以为绝缘层，例如可以为氧化硅层或者氮化硅层。同样的，第二隔离层302可以为绝缘层。其它实施例中，第一隔离层301和第二隔离层302也可以为非导电的本征半导体层。
本实施例中，上述各源层可以采用N型掺杂的半导体层制作，例如为N型掺杂的硅材料层(具体还可以是N型重掺杂的硅材料层)，此时，各漏层可以为P型掺杂的半导体层，例如为P型掺杂的硅材料层。其它实施例中，也可以反过来，各源层可以采用P型掺杂的半导体层制作，各漏层采用N型掺杂的半导体层制作。
请参考图5，图5为图4所示结构沿B-B(竖直)点划线剖切得到的剖面结构示意图。B-B点划线经过鳍部的左侧，因此，图5显示的结构包括了从下到上的阱层300、半导体层3000、第一隔离层301、第一源层311、占位层313、第二源层321、占位层323和第二隔离层302，并且同时显示了部分位于鳍部周边的介质层303。
请参考图6，图6为图4所示结构沿C-C(竖直)点划线剖切得到的剖面结构示意图。C-C点划线经过鳍部中部，因此，图6显示的结构包括了从下到上的阱层300、半导体层3000、第一隔离层301、第一源层311、第一漏层312、第二源层321、第二漏层322和第二隔离层302，并且同时显示了部分位于鳍部周边的介质层303。
请参考图7，图7为图4所示结构沿D-D(竖直)点划线剖切得到的剖面结构示意图。D-D点划线经过鳍部的右侧，因此，图7显示的结构包括了从下到上的阱层300、半导体层3000、第一隔离层301、第一源层311、第一漏层312、第二源层321、占位层324和第二隔离层302，并且同时显示了部分位于鳍部周边的介质层303。
请结合参考图8和图9，形成栅极332，栅极332横跨所述鳍部并覆盖在部分鳍部的顶部和两侧；栅极332与所述鳍部之间还具有复合叠层331，复合叠层331包括隧穿介质层(未单独显示)、电荷陷阱层(未单独显示)和栅介质层(未单独显示)。
其中，电荷陷阱层位于隧穿介质层和栅介质层之间。即隧穿介质层直接覆盖在分鳍部的顶部和两侧，然后在隧穿介质层上覆盖电荷陷阱层，之后在电荷陷阱层上覆盖栅介质层，最后，在栅介质层上形成栅极332。
本实施例中，所述电荷陷阱层的材料可以为氮化硅，形成所述电荷陷阱层用于作为存储单元的数据存储层，即所述电荷陷阱层用于保存相应的数据电荷。
图9为图8所示结构沿E-E(竖直)点划线剖切得到的剖面结构示意图。E-E点划线经过所述鳍部和栅极332。在图9所示切面中，栅极332包围在所述鳍部的顶部和两个侧面，复合叠层331则位于栅极332和所述鳍部之间。图9显示栅极332至介质层303之间具有一定距离(未标注)，此距离小于半导体层3000的高度。
从图9所示的切面结构可知，通过上述步骤，本实施例形成了具有三维垂直栅极结构的NAND闪存存储单元，以控制相应的电荷(电子)能够从所述第一PN叠层穿过隧穿介质层而到达电荷陷阱层的其中之一部分(此部分电荷陷阱层位于所述第一PN叠层侧面)，并储存在所述电荷陷阱层的相应位置中。同样的道理，栅极332控制所述第二PN叠层相应的电子能够从所述第二PN叠层穿过隧穿介质层而到达电荷陷阱层的另一部分(此部分电荷陷阱层位于所述第二PN叠层侧面)。可见，一个栅极332可以划分定义出两个三维垂直栅极结构。
需要说明的是，其它实施例中，可以形成相互分立的多个栅极，多个栅极均横跨鳍部并覆盖在部分鳍部的顶部和两侧，但它们两两分隔开来，每个所述栅极与所述鳍部之间都可以具有上述复合叠层，并且，复合叠层可以是相互分开的，也可以不是相互分开的，即不同栅极下面的复合叠层也可以是相互连接的整体结构，也可以和栅极一样是分开的分立结构(分立指分开独立)。
请结合参考图10至图13，形成串源极341，串源极341位于在鳍部的第一端，串源极341与第一源层311和第二源层321连接。形成第一漏极361，第一漏极361位于在鳍部的第二端，第一漏极361与第一漏层312连接。形成第二漏极351，漏极也位于在鳍部的第二端，第二漏极351与第二漏层322连接。
本实施例中连接指直接接触，从而使两者之间能够电性连接，实现导电等功能。
图11为图10所示结构沿F-F(竖直)点划线剖切得到的剖面结构示意图。F-F点划线经过串源极341。在图11所示切面中，串源极3412包围在所述鳍部的顶部和两个侧面，具体包围的结构如前述图5所示结构，可参考前面关于图5的相应内容。其中，串源极341至介质层303之间具有一定距离(未标注)，此距离小于半导体层3000的高度。
图12为图10所示结构沿G-G(竖直)点划线剖切得到的剖面结构示意图。G-G点划线经过第二漏极351。在图12所示切面中，第二漏极351包围在所述鳍部的顶部和两个侧面的一部分，具体包围的结构如前述图6所示结构的其中一部分，因此，可参考前面关于图6的相应内容。其中，第二漏极351至介质层303之间具有较大距离(未标注)，此距离使得第二漏极351不接触第一漏层312而仅接触第二漏层322，并且第二漏极351最低仅接触至第二源层321。
图13为图10所示结构沿H-H(竖直)点划线剖切得到的剖面结构示意图。H-H点划线经过第一漏极361。在图12所示切面中，第一漏极361包围在所述鳍部的顶部和两个侧面的一部分，具体包围的结构如前述图7所示结构，因此，可参考前面关于图7的相应内容。其中，第一漏极361至介质层303之间具有距离(未标注)，此距离小于半导体层3000的高度。
需要特别说明的是，由于第一漏极361和第二漏极351与第一源层311和第二源层321的掺杂类型相反，因此，虽然图10中显示第一漏极361与第一源层311和第二源层321直接相连，它们之间也形成PN结，但是，闪存存储单元工作时的电压为此PN结的反向电压，此PN结不导通。也就是说，第一漏极361与第一源层311和第二源层321直接相连时，不影响整个闪存存储单元结构。同样的道理，虽然第二漏极351直接连接第二源层321，也不影响闪存存储单元结构。
本实施例中，串源极341、第一漏极361和第二漏极351的材料可以为碳化硅(SiC)或者锗硅(SiGe)。具体的，可以采用原位掺杂的N型碳化硅或者锗硅作为鳍式场效晶体管的串源极341、第一漏极361和第二漏极351，并且还可以对串源极341、第一漏极361和第二漏极351进行轻掺杂漏注入。
本实施例中，串源极341未与第一漏层312或第二漏层322相连接。这是因为，在串源极341所覆盖的所述鳍部第一端中，串源极341连接的是与第一漏层312位于同一层的占位层313，以及与第二漏层322位于同一层的占位层323。
图10和图11还显示，串源极341顶部制作有高掺杂源接触区342。
图10和图12还显示，第二漏极351顶部制作有第二高掺杂漏接触区352。
图10和图13还显示，第一漏极361顶部制作有第一高掺杂源接触区362。
请结合参考图14，在串源极341上形成源接出电极343，在栅极332上形成栅接出电极333，在第一漏极361上制作第一漏接出电极363，在第二漏极351上制作第二漏接出电极353。
图15为图14所示结构沿I-I(竖直)点划线剖切得到的剖面结构示意图。I-I点划线经过栅极332和栅接出电极。结合图14和图15可知，栅接出电极333位于栅极332上。
图16为图14所示结构沿J-J(竖直)点划线剖切得到的剖面结构示意图。J-J点划线经过第一漏极361和第一漏接出电极。结合图16和图14可知，第一漏接出电极363同时位于第一漏极361和第一高掺杂源接触区362上。
虽然图中未示出，但结合图14、图15和图16可以知道，源接出电极343同时位于串源极341和高掺杂源接触区342上，第二漏接出电极353同时位于第二漏极351和第二高掺杂源接触区352上。
本实施例中，源接出电极343、第一漏接出电极363、第二漏接出电极353和栅接出电极333可以采用金属材料制作，例如可以采用钨金属制作。具体的，可以在后续形成层间介质层覆盖图13所示的结构之后，在所述层间介质层上形成通孔，然后采用钨金属填充所述通孔，从而形成相应的源接出电极343、第一漏接出电极363、第二漏接出电极353和栅接出电极333。
需要说明的是，其它实施例中，形成叠层结构还可以包括：在第二叠层组合上形成一个或者多个第三叠层组合，每个第三叠层组合包括第三源材料层和第三漏材料层。此时，形成鳍部的过程还包括：刻蚀第三叠层组合直至形成第三PN叠层，第三PN叠层包括由第三源材料层和第三漏材料层刻蚀而成的第三源层层和第三漏层。即每个第三叠层组合在经过相应的刻蚀后，都成为所述鳍部中的一个第三PN叠层，因此刻蚀叠层结构得到的鳍部相应的还可以包括一个或者多个第三PN叠层。第三PN叠层包括第三源层和第三漏层。此时，所述形成方法还包括：形成与第三PN叠层个数相等的第三漏极。一个第三漏极与一个第三漏层连接(可以设置相应的占位层以保证一个第三漏极与一个第三漏层连接)，而串源极341与第三源层连接。第二PN叠层与位于第二PN叠层上方的第一个第三PN叠层之间可以具有绝缘层或者非导电的半导体层。其中，第三叠层组合的个数可以根据工艺能力和结构需求等因素的综合考虑后进行选取。
本实施例所提供的NAND闪存存储单元的形成方法中，先形成叠层结构，所述叠层结构包括了从下到上层叠的所述第一隔离材料层、所述第一叠层组合、所述第二叠层组合和所述第二隔离材料层。然后刻蚀所述叠层结构形成所述鳍部，所述鳍部包括从下到上层叠的第一隔离层301、所述第一PN叠层、所述第二PN叠层和第二隔离层302。所述形成方法与鳍式场效应晶体管工艺兼容，即所述形成方法的各个步骤可以从鳍式场效应晶体管工艺的各个步骤通过修改工艺条件、对换顺序和调整工艺参数等方法实现，能够节省成本(研发成本)。
并且所形成的NAND闪存存储单元是具有三维垂直栅极的NAND闪存存储单元，因此能够保持三维NAND闪存存储单元固有的优势，具有很好的工艺尺寸持续缩小能力。同时，由于NAND闪存存储单元具有三维垂直栅极，在一个PN叠层中，各个NAND闪存存储单元之间是并联关系，减少了读取干扰和相邻数据干扰等问题，提高NAND闪存存储单元阵列的可靠性，同时提高数据密度。
更加重要的是，本实施例所形成的NAND闪存存储单元(数据单元)由PN叠层和相应的隧穿介质层、电子陷阱层、栅介质层和栅极332构成，此时构成的是一种隧穿场效应晶体管(TFET)结构，并且是一种增强型的隧穿场效应晶体管结构。这种结构对电荷陷阱层内的电荷存储量更加敏感，因此存储更加灵敏。可以更加适合做MLC(Multi-Level Cell)或TLC(Trinary-Level Cell)等多位存储器件。
此外，本实施例所形成的NAND闪存存储单元由PN叠层和相应的隧穿介质层、电子陷阱层、栅介质层和栅极332构成，是一种增强型隧穿场效应晶体管，此时，相比于MOS晶体管等结构而言，省略了沟道层等结构(同时可以省略绝缘层或者隔离层等，原因在于不同的PN叠层可以直接层叠)，而对于本实施例提供的三维垂直栅极的NAND闪存存储单元而言，由于不同的存储单元是垂直层叠起来的，因此，省略任何一层结构都可以降低鳍部的高度，降低工艺难度，提高可靠性能，减小成本。
需要特别说明的是，第一源层311和第一漏层312之间的PN叠层是构成隧穿场效应晶体管的结构，第二源层321和第二漏层322之间的PN叠层也是构成隧穿场效应晶体管的结构。然而，虽然第二源层321和第一漏层312之间也直接层叠，构成一个PN结结构，但是，由于所述NAND闪存存储单元的工作为这个PN结结构的反向电压，因此，这个PN结结构并不再构成隧穿场效应晶体管结构。
本发明实施例还提供一种NAND闪存存储单元，所述NAND闪存存储单元可以采用前述实施例所提供的方法形成，因此，所述NAND闪存存储单元的结构和性质可以参考前述实施例相应内容，并可参合参考图3至图16。
具体的，所述NAND闪存存储单元包括半导体衬底，位于所述半导体衬底上的鳍部，所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方。第一PN叠层包括第一源层311和第一漏层312，第一源层311与第一漏层312在鳍部高度方向上直接层叠。第二PN叠层包括第二源层321和第二漏层322，第二源层321与第二漏层322在鳍部高度方向上直接层叠。鳍部还包括位于第一PN叠层下方的第一隔离层301和位于第二PN叠层上方的第二隔离层302。
所述NAND闪存存储单元还包括栅极332，栅极332横跨鳍部并覆盖在部分鳍部的顶部和两侧。栅极332与鳍部之间还具有复合叠层331，复合叠层331包括隧穿介质层、电荷陷阱层和栅介质层。
所述NAND闪存存储单元还包括串源极341、第一漏极361和第二漏极351。串源极341位于在鳍部的第一端，串源极341与第一源层311和第二源层321连接。第一漏极361位于在鳍部的第二端，第一漏极361与第一漏层312连接。第二漏极351也位于在鳍部的第二端，第二漏极351与第二漏层322连接。
其它实施例中，所述NAND闪存存储单元可以具有相互分立的多个栅极。
需要说明的是，其它实施例中，所述鳍部还可以包括一个或者多个第三PN叠层，以及与第三PN叠层个数相等的第三漏极。第三PN叠层包括第三源层和第三漏层。串源极与第三源层连接。一个第三漏极与一个第三漏层连接。
本实施例中，所述鳍部还包括与第一漏层312于同一层的占位层313，还包括与第二漏层322位于同一层的占位层323和占位层324。占位层313、占位层323和占位层324不导电，它们可以为非掺杂的半导体层，也可以为绝缘层。更多有关占位层313、占位层323和占位层324的结构、位置、性质、形成方法和作用可参考前述实施例相应内容。
本发明实施例提供一种NAND闪存存储单元中，多个所述NAND闪存存储单元制作于同一鳍部中，由于各源层和各漏层之间的电场方向并不指向相邻存储单元的电荷陷阱层，而是从源层到漏层，因此能够防止在对一个存储单元进行读取操作时，热载流子进入相邻存储单元的现象，即从器件结构上解决了存储单元读取干扰的问题，提高可靠性。
更加重要的是，本实施例提供的NAND闪存存储单元由PN叠层和相应的隧穿介质层、电子陷阱层、栅介质层和栅极332构成，此时构成的是一种隧穿场效应晶体管，并且是一种增强型的隧穿场效应晶体管。这种结构对电荷陷阱层内的电荷存储量更加敏感，因此存存储更加灵敏。可以更加适合做MLC或TLC等多位存储器件。
更多本实施例提供的NAND闪存存储单元的结构和性质可参考前述实施例相应内容。
本发明实施例提供一种NAND闪存的形成方法，请结合参考图17至图25。
请参考图17和图24，本实施例所提供的NAND闪存的形成方法首先提供半导体衬底400，半导体衬底400包括核心区和外围区。图17显示的是在所述核心区上形成的结构，图22显示的是在所述外围区上形成的结构。
为了区别核心区中的鳍部和外围区中的鳍部，将核心区中的鳍部称为第一鳍部，外围区中的鳍部称为第二鳍部。
为了区别核心区中的栅极和外围区中的栅极，将核心区中的栅极称为第一栅极，外围区中的栅极称为第二栅极。
图17显示了所述形成方法在核心区形成的NAND闪存存储单元，即本实施例首先在所述核心区形成NAND闪存存储单元。
所述NAND闪存存储单元的形成方法与第一个实施例基本相同，因此，可以参考前述实施例相应内容。其中，本实施的叠层结构可以形成在预先刻蚀出的凹槽内。在所述核心区形成凹槽，是为了保证在所述核心区形成所述叠层结构后，所述核心区上的高度与所述外围区上的高度基本保持相等，从而保证整个NAND闪存的形成，并且保证在后续工艺过程中，对所述核心区和所述外围区进行的一些工艺步骤可以同时进行。
请参考图17，半导体衬底400包括第一掺杂类型深阱4001和第二掺杂类型阱4002。
本实施例中，第一掺杂类型深阱4001可以为N型掺杂深阱，第二掺杂类型阱4002可以为P型掺杂阱。
请参考图17，在所述核心区形成NAND闪存存储单元首先在所提供的半导体衬底400上形成叠层结构(未示出)，之后刻蚀所述叠层结构直至形成第一鳍部(未标注)。
在所述半导体衬底上形成所述叠层结构的过程包括：形成从下到上层叠的第一隔离材料层(未示出)、第一叠层组合(未示出)第二叠层组合(未示出)和第二隔离材料层(未示出)；所述第一叠层组合包括第一源材料层(未示出)和第一漏材料层(未示出)；所述第二叠层组合包括第二源材料层(未示出)和第二漏材料层(未示出)。
所述叠层结构中的每一层都可以采用外延生长方法或者沉积方法形成。对上述各材料层进行掺杂时，可以采用原位掺杂，也可以采用注入掺杂。
由于刻蚀过程是从上到下进行的，因此，刻蚀所述叠层结构包括：刻蚀所述第二隔离材料层形成第二隔离层402；刻蚀所述第二漏材料层以形成第二漏层422；刻蚀所述第二源材料层以形成第二源层421；刻蚀所述第一漏材料层以形成第一漏层412；刻蚀所述第一源材料层以形成第一源层411；刻蚀所述第一隔离材料层形成第一隔离层401。
其中，第一PN叠层包括由第一源材料层和第一漏材料层刻蚀而成的第一源层411和第一漏层412，第一源层411与第一漏层412在第一鳍部高度方向上直接层叠。第二PN叠层包括由第二源材料层和第二漏材料层刻蚀而成的第二源层421和第二漏层422，第二源层421与第二漏层422在第一鳍部高度方向上直接层叠。第二PN叠层位于第一PN叠层上方。
图17中显示了上述刻蚀后的结构，半导体衬底400上具有所述第一鳍部，所述第一鳍部的最底层具有半导体层4000。第一鳍部还包括从下到上层叠的第一隔离层401、第一PN叠层、第二PN叠层和第二隔离层402。所述第一PN叠层包括第一源层411和第一漏层412。所述第二PN叠层包括第二源层421和第二漏层422。所述第一鳍部周边的所述半导体衬底被介质层403覆盖。
需要说明的是，其它实施例中，第一源层411和第一漏层412的上下位置关系可以对换，第二源层421和第二漏层422的上下位置关系也可以对换。
请参考继续图17，本实施例中，形成叠层结构还包括：形成一层增补源材料层(未示出)，增补源材料层与第二漏材料层直接层叠。此时，形成鳍部还包括：刻蚀增补源材料层以形成增补源层425，增补源层425与第二漏层422直接层叠。增补源材料层形成在第二漏材料层和第二隔离材料层之间，因此，增补源层425位于第二漏层422和第二隔离层402之间。
本实施例中，由于增补源层425的存在，第二漏层422同时与第二源层421和增补源层425直接层叠，此时，第二漏层422同时与第二源层421和增补源层425均构成PN叠层，并且，这两个PN叠层属于同一个闪存存储单元，因此，有利于使第二漏层422更好地实现数据存储作用。
其它实施例中，可以在叠层结构的过程中，形成至少一层增补源材料层，每层增补源材料层与第一漏材料层、第二漏材料层和第三漏材料层的其中一层直接层叠。此时，形成鳍部还包括：刻蚀增补源材料层以形成增补源层，每层增补源层与第一漏层、第二漏层和第三漏层的其中一层直接层叠。
请继续参考图17，在所述第一鳍部的剖面结构中可以看到，形成所述第一鳍部还包括形成与第一漏层412位于同一层的占位层413，还包括形成与第二漏层422位于同一层的占位层423和占位层424。占位层413、占位层423和占位层424不导电，它们可以为非掺杂的半导体层，也可以为绝缘层。
本实施例中，占位层413的形成过程可以为：在所述第一源材料层上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第一漏材料层，而未掺杂的所述半导体层保留为占位材料层，在后续刻蚀叠层结构的过程中，所述占位材料层被刻蚀为占位层413。占位层423和占位层424的形成过程与占位层413类似，不再赘述。
本实施例中，在所述第一鳍部长度方向上(即图17所示的水平方向上)，占位层413位于所述第一鳍部的左侧，同一层中，占位层413以右的其它部分均为第一漏层412，第一漏层412的长度大于占位层413的长度(第一漏层412的长度可以为占位层413长度的1.5倍以上)。
在所述第一鳍部长度方向上，占位层423和占位层424位于所述第一鳍部的左右两端，同一层中，中间部分为第二漏层422。占位层423和占位层424的总长度与第二漏层422的厚度大致相等(根据实施例中，占位层和第二漏层的长度可以根据需要变动)。通过以上设置，保证在所述第一鳍部高度方向上，第一漏层412和第二漏层422有部分重叠，并且有部分不重叠，如图17所示。
本实施例中，第一隔离层401可以为绝缘层，例如可以为氧化硅层或者氮化硅层。同样的，第二隔离层402可以为绝缘层。其它实施例中，第一隔离层401和第二隔离层402也可以为非导电的本征半导体层。
本实施例中，上述各源层可以采用N型掺杂的半导体层制作，例如为N型掺杂的硅材料层(具体还可以是N型重掺杂的硅材料层)，此时，各漏层可以为P型掺杂的半导体层，例如为P型掺杂的硅材料层。其它实施例中，也可以反过来，各源层可以采用P型掺杂的半导体层制作，各漏层采用N型掺杂的半导体层制作。
请参考图17，形成第一栅极432，第一栅极432横跨第一鳍部并覆盖在部分第一鳍部的顶部和两侧；第一栅极432与第一鳍部之间还具有复合叠层431，复合叠层431包括隧穿介质层(未单独显示)、电荷陷阱层(未单独显示)和栅介质层(未单独显示)。
电荷陷阱层位于隧穿介质层和栅介质层之间。即隧穿介质层直接覆盖在分第一鳍部的顶部和两侧，然后在隧穿介质层上覆盖电荷陷阱层，之后在电荷陷阱层上覆盖栅介质层，最后，在栅介质层上形成第一栅极432。
本实施例中，所述电荷陷阱层的材料可以为氮化硅，形成所述电荷陷阱层用于作为存储单元的数据存储层，即所述电荷陷阱层用于保存相应的数据电荷。
通过上述步骤，本实施例形成了具有三维垂直栅极结构的NAND闪存存储单元，以控制相应的电荷(电子)能够从所述第一PN叠层穿过隧穿介质层而到达电荷陷阱层的其中之一部分(此部分电荷陷阱层位于所述第一PN叠层侧面)，并储存在所述电荷陷阱层的相应位置中。同样的道理，第一栅极432控制所述第二PN叠层相应的电子能够从所述第二PN叠层穿过隧穿介质层而到达电荷陷阱层的另一部分(此部分电荷陷阱层位于所述第二PN叠层侧面)。可见，一个第一栅极432可以划分定义出两个三维垂直栅极结构。
需要说明的是，其它实施例中，可以形成相互分立的多个第一栅极，多个第一栅极均横跨第一鳍部并覆盖在部分第一鳍部的顶部和两侧，但它们两两分隔开来，每个所述第一栅极与所述第一鳍部之间都可以具有上述复合叠层，并且，复合叠层可以是相互分开的，也可以不是相互分开的，即不同第一栅极下面的复合叠层也可以是相互连接的整体结构，也可以和第一栅极一样是分开的分立结构。
请参考图17，形成串源极441，串源极441位于在第一鳍部的第一端，串源极441与第一源层411和第二源层421连接。形成第一漏极461，第一漏极461位于在第一鳍部的第二端，第一漏极461与第一漏层412连接。形成第二漏极451，漏极也位于在第一鳍部的第二端，第二漏极451与第二漏层422连接。
本实施例中连接指直接接触，从而使两者之间能够电性连接，实现导电等功能。
请参考图18，图18为图17所示结构沿K-K虚折线剖切得到的剖面结构示意图。K-K虚折线经过第一鳍部的左侧，因此，图18显示的结构包括了从下到上的半导体衬底400、半导体层4000、第一隔离层401、第一源层411、占位层413、第二源层421、占位层423和第二隔离层402，并且同时显示了部分位于第一鳍部周边的介质层403。串源极441包围在所述第一鳍部的顶部和两个侧面，具体包围的结构为第一隔离层401、第一源层411、占位层413、第二源层421、占位层423和第二隔离层402，以及部分半导体层4000。其中，串源极441至介质层403之间具有一定距离(未标注)，此距离小于半导体层4000的高度。图18还显示，继续在串源极441顶部制作有高掺杂源接触区442。
请参考图19，图19为图17所示结构沿L-L虚折线剖切得到的剖面结构示意图。L-L虚折线经过第一鳍部中部，因此，图19显示的结构包括了从下到上的半导体衬底400、半导体层4000、第一隔离层401、第一源层411、第一漏层412、第二源层421、第二漏层422和第二隔离层402，并且同时显示了部分位于第一鳍部周边的介质层403。第一栅极432包围在所述第一鳍部的顶部和两个侧面，复合叠层431则位于第一栅极432和所述第一鳍部之间。图9显示第一栅极432至介质层403之间具有一定距离(未标注)，此距离小于半导体层4000的高度。
请参考图20，图20为图17所示结构沿M-M虚折线剖切得到的剖面结构示意图。M-M虚折线经过第一鳍部的右侧，因此，图20显示的结构包括了从下到上的半导体衬底400、半导体层4000、第一隔离层401、第一源层411、第一漏层412、第二源层421、占位层424和第二隔离层402，并且同时显示了部分位于第一鳍部周边的介质层403。第二漏极451包围在所述第一鳍部的顶部和两个侧面的一部分，具体包围的结构为第一隔离层401、第一源层411、第一漏层412、第二源层421、占位层424和第二隔离层402，以及部分半导体衬底400。其中，第二漏极451至介质层403之间具有较大距离(未标注)，此距离使得第二漏极451未接触第一漏层412而仅接触第二漏层422，并且第二漏极451最低仅接触至第二源层421。图20还显示，第二漏极451顶部制作有第二高掺杂漏接触区452。
请参考图21，图21为图17所示结构沿N-N虚折线剖切得到的剖面结构示意图。N-N虚折线经过第一鳍部的右侧，因此，图20显示的结构包括了从下到上的半导体衬底400、半导体层4000、第一隔离层401、第一源层411、第一漏层412、第二源层421、占位层424和第二隔离层402，并且同时显示了部分位于第一鳍部周边的介质层403。第一漏极461包围在所述第一鳍部的顶部和两个侧面的一部分，具体包围的结构为第一隔离层401、第一源层411、第一漏层412、第二源层421、占位层424和第二隔离层402，以及部分的半导体层4000。其中，第一漏极461至介质层403之间具有距离(未标注)，此距离小于半导体层4000的高度。图21还显示，第一漏极461顶部制作有第一高掺杂源接触区462。
需要特别说明的是，由于第一漏极461和第二漏极451与第一源层411和第二源层421的掺杂类型相反，因而，虽然图10中显示第一漏极461与第二源层421直接相连，它们之间也形成PN结，但是，闪存存储单元工作时的电压为此PN结的反向电压，此PN结不导通，因此，第一漏极461与第二源层421直接相连不影响整个闪存存储单元结构。同样的道理，虽然第二漏极451直接连接第二源层421，也不影响闪存存储单元结构。
本实施例中，串源极441、第一漏极461和第二漏极451的材料可以为碳化硅(SiC)或者锗硅(SiGe)。具体的，可以采用原位掺杂的N型碳化硅或者锗硅作为鳍式场效晶体管的串源极441、第一漏极461和第二漏极451，并且还可以对串源极441、第一漏极461和第二漏极451进行轻掺杂漏注入。
本实施例中，串源极441未与第一漏层412或第二漏层422相连接。这是因为，在串源极441所覆盖的所述第一鳍部第一端中，串源极441连接的是与第一漏层412位于同一层的占位层413，以及与第二漏层422位于同一层的占位层423。
图中虽未示出，可以在串源极441上形成源接出电极，可以在第一栅极432上形成栅接出电极，可以在第一漏极461上制作第一漏接出电极，可以在第二漏极451上制作第二漏接出电极。栅接出电极可以位于第一栅极432上。第一漏接出电极可以同时位于第一漏极461和第一高掺杂源接触区462上。源接出电极可以位于同时串源极441和高掺杂源接触区442上，第二漏接出电极可以同时位于第二漏极451和第二高掺杂源接触区452上。并且，源接出电极、第一漏接出电极、第二漏接出电极和栅接出电极可以采用金属材料制作，例如可以采用钨金属制作。具体的，可以在后续形成层间介质层覆盖图17所示的结构之后，在所述层间介质层上形成通孔，然后采用钨金属填充所述通孔，从而形成相应的源接出电极、第一漏接出电极、第二漏接出电极和栅接出电极。
需要说明的是，其它实施例中，形成叠层结构还包括：在第二叠层组合上形成一个或者多个第三叠层组合，每个第三叠层组合包括第三源材料层和第三漏材料层。此时，形成第一鳍部的过程还包括：刻蚀第三叠层组合直至形成第三PN叠层，第三PN叠层包括由第三源材料层和第三漏材料层刻蚀而成的第三源层层和第三漏层。即每个第三叠层组合在经过相应的刻蚀后，都成为所述第一鳍部中的一个第三PN叠层，因此刻蚀叠层结构得到的第一鳍部相应的还可以包括一个或者多个第三PN叠层。第三PN叠层包括第三源层和第三漏层。此时，所述形成方法还包括：形成与第三PN叠层个数相等的第三漏极。一个第三漏极与一个第三漏层连接，而串源极441与第三源层连接。第二PN叠层与位于第二PN叠层上方的第一个第三PN叠层之间可以具有绝缘层或者非导电的半导体层。其中，第三叠层组合的个数可以根据工艺能力和结构需求等因素的综合考虑后进行选取。
需要特别说明的是，第一源层411和第一漏层412之间的PN叠层是构成隧穿场效应晶体管的结构，第二源层421和第二漏层422之间的PN叠层也是构成隧穿场效应晶体管的结构，然而，虽然第二源层421和第一漏层412之间也直接层叠，构成一个PN结结构，但是，由于所述NAND闪存存储单元的工作为这个PN结结构的反向电压，因此，这个PN结结构并不再构成隧穿场效应晶体管。
请参考图22，形成第二栅极482，第二栅极482横跨所述第二鳍部并覆盖在部分所述第二鳍部的顶部和两侧。并在第二栅极482与所述第二鳍部之间形成复合叠层481，所述复合叠层481包括隧穿介质层(未单独显示)和栅介质层(未单独显示)。图22中显示所述第二鳍部包括半导体层4800和位于半导体层4800上的沟道层4810。
本实施例中，第二栅极482可以采用金属材料制作，并且第二栅极482可以和第一栅极432同时制作。外围区的隧穿介质层可以和核心区的隧穿介质层同时制作。外围区的栅介质层可以和核心区的栅介质层同时制作。同时，在所述外围区中，未形成电荷陷阱层，因此，本实施例在具体过程中，可以先同时在核心区和外围区形成电荷陷阱材料层，然后去除位于外围区的所述电荷陷阱材料层，同时，在所述核心区的所述电荷陷阱材料层保留为所述电荷陷阱层。
请继续参考图22，形成源极490，源极490位于所述第二鳍部的第一端，形成漏极491，漏极491位于所述第二鳍部的第二端。
本实施例中，串源极450可以和源极490同时制作，漏极491可以和第一漏极461同时制作。源极490和漏极491可以是N型重掺杂的半导体层，例如为N型重掺杂的硅材料层。
图中虽未示出，但本实施例还可以对所述第二鳍部进行LDD(源漏轻掺杂注入)。最终，图22中形成的位于外围区的晶体管为鳍式场效应晶体管。
图23为图22所示结构沿O-O虚折线剖切得到的剖面结构示意图。O-O虚折线经过第二栅极482的顶部和侧面。在图23所示切面中，可以看到第二栅极482包围在部分第二鳍部的顶部和侧面。
图24为图22所示结构沿P-P虚折线剖切得到的剖面结构示意图。P-P虚折线经过漏极491的顶部和侧面。在图22所示切面中，可以看到漏极491的外形呈钻石外形。其它实施例中，漏极491也可以为其它外形。漏极491中还具有高掺杂漏区492。
需要说明的是，图中虽未示出，但是，本实施例还可以包括在第一栅极432表面形成第一侧墙(未示出)和第二侧墙(未示出)。其中，所述第一侧墙可以作为对串源极441和第一漏极461进行注入时的掩模结构，所述第二侧墙可以作为对第二漏极451进行注入时的掩模结构。
在形成源极490和漏极491时，本实施例还可以进行快速热退火(RTA)步骤，从而使得源极490和漏极491形成过程中所注入离子能够被激活。所述快速热退火的温度可以为1050℃。
需要说明的是，其它实施例中，形成叠层结构还可以包括：在第二叠层组合上形成一个或者多个第三叠层组合；每个第三叠层组合都包括第三源材料层和第三漏材料层，每个第三叠层组合在经过相应的刻蚀后，都成为所述鳍部中的一个第三PN叠层，因此所述鳍部还包括位于第二PN叠层上的一个或者多个第三PN叠层；第三PN叠层包括第三源层和第三漏层；此时串源极450与每一个第三源层相连接；整个NAND闪存还包括与第三漏层数量的第三漏极，并且一个第三漏极与一个第三漏层相连接。其中，第三叠层组合的个数可以根据工艺能力和结构需求等因素的综合考虑后进行选取。
需要说明的是，在其它实施例中，上述各源层和各漏层也可以采用P型掺杂的半导体层制作，此时相应的，上述各沟道层可以是N型轻掺杂的半导体层。此时，为了保证NAND闪存的正常工作，可以调整核心区中，第一栅极的功函数，从而使得当N型沟道层在第一栅极的电压为零时，相应的沟道层处于关断状态。
本实施例所提供的NAND闪存的形成方法与鳍式场效应晶体管工艺兼容，即所述形成方法的各个步骤可以从鳍式场效应晶体管工艺的各个步骤通过修改工艺条件、对换顺序和调整工艺参数等方法实现，能够节省成本，并且所形成的NAND闪存是具有三维垂直栅极的NAND闪存，因此能够保持三维NAND闪存固有的优势，具有很好的工艺尺寸持续缩小能力。同时，由于NAND闪存具有三维垂直栅极，在一个PN叠层中，各个NAND闪存存储单元之间是并联关系，减少了读取干扰和相邻数据干扰等问题，提高NAND闪存存储单元阵列的可靠性，同时提高数据密度。
本实施例所提供的NAND闪存的形成方法中，核心区的存储单元能够和外围区的鳍式晶体管同时制作(所述同时制作并不排除有些结构先后形成，但主要结构同时形成，例如刻蚀鳍部和第二鳍部的过程同时进行，第一栅极和第二栅极482同时形成等)，因此，不必将NAND闪存存储单元阵列区(即核心区)的制作放在了外围区制作的后面，从而节省工艺成本，降低工艺难度，提高工艺效率。
本实施例所提供的NAND闪存的形成方法中，所述核心区中，存储单元的源极为相应的源层，存储单元的漏极为相应的漏层，而各源层和各漏层直接通过各源材料层和各漏材料层刻蚀而成，因此，所述核心区中的存储单元不必进行LDD，进一步节约工艺成本，简化工艺步骤。
更加重要的是，本实施例所形成的NAND闪存中，相应的闪存存储单元(数据单元)由PN叠层和相应的隧穿介质层、电子陷阱层、栅介质层和第一栅极432构成，此时构成的是一种隧穿场效应晶体管(TFET)，并且是一种增强型的隧穿场效应晶体管。这种结构对电荷陷阱层内的电荷存储量更加敏感，因此存存储更加灵敏。可以更加适合做MLC或TLC等多位存储器件。
本发明实施例还提供了一种NAND闪存，所述NAND闪存可以由前一实施例所提供的形成方法形成，因此，所述NAND闪存的结构和性质可以参考前述实施例相应内容，并可参合参考图17至图24。
具体的，所述NAND闪存包括半导体衬底400，半导体衬底400包括核心区和外围区。图17显示的是在所述核心区上形成的结构，图22显示的是在所述外围区上形成的结构。半导体衬底400包括第一掺杂类型深阱4001和第二掺杂类型阱4002。
请参考图17，所述NAND闪存还包括位于核心区的第一鳍部，第一鳍部至少包括从下到上层叠的第一隔离层401、第一PN叠层、第二PN叠层和第二隔离层402；第一PN叠层包括第一源层411第一漏层413；第二PN叠层包括第二源层和第二漏层。
请参考图17，所述NAND闪存还包括三个第一栅极，第一栅极横跨第一鳍部并覆盖在部分第一鳍部的顶部和两侧；第一栅极与第一鳍部之间还具有复合叠层431，复合叠层431包括所述第一隧穿介质层、所述第一电荷陷阱层和所述第一栅介质层。
请参考图17，所述NAND闪存还包括串源极441，串源极441位于第一鳍部的第一端，串源极441与第一源层411和第二源层相连接。
请参考图17，所述NAND闪存还包括第一漏极461，第一漏极461位于第一鳍部的第二端，第一漏极461与第一漏层413相连接。
请参考图17，所述NAND闪存还包括第二漏极451，第二漏极451位于第一鳍部的第二端，第二漏极451与第二漏层相连接。
请参考图17，所述NAND闪存还包括位于第二漏层422和第二隔离层402之间的增补源层425。
请参考图22，所述NAND闪存还包括位于所述外围区的所述第二鳍部。
请参考图22，所述NAND闪存还包括第二栅极482，第二栅极482横跨所述第二鳍部并覆盖在部分所述第二鳍部的顶部和两侧。第二栅极482与所述第二鳍部之间还具有复合叠层481，复合叠层481包括所述隧穿介质层和所述栅介质层。
请参考图22，所述NAND闪存还包括源极490，源极490位于所述第二鳍部的第一端。
请参考图22，所述NAND闪存还包括漏极491，漏极491位于所述第二鳍部的第二端。
本实施例中，第一隔离层401可以为绝缘层，或者可以为掺杂类型与第一源层411相反的半导体层；第二隔离层402可以为绝缘层，或者可以为掺杂类型与第二源层相反的半导体层。
通常，上述各源层和各漏层可以采用N型掺杂的半导体层制作，例如为N型掺杂的硅材料层(具体还可以是N型重掺杂的硅材料层)，此时，上述掺杂类型与各源层相反的半导体层可以为P型掺杂的半导体层，例如为P型掺杂的硅材料层。
通常，上述各沟道层可以是未掺杂的半导体层，或者是P型轻掺杂的半导体层，例如为未掺杂的硅材料层或者为P型轻掺杂的硅材料层。
需要说明的是，其它实施例中，第一鳍部还可以包括位于第二PN叠层的一个或者多个第三PN叠层。第三PN叠层包括第三源层和第三漏层；串源极441与第三源层相连接；还包括一个或者多个第三漏极，一个第三漏极对应与一个第三漏层相连接。第一鳍部包括多个第三PN叠层。第三PN叠层的个数可以根据工艺能力和结构需求等因素的综合考虑后进行选取。
本实施例所提供的NAND闪存中，NAND闪存是具有三维垂直栅极的NAND闪存，因此能够保持三维NAND闪存固有的优势，具有很好的工艺尺寸持续缩小能力。同时，由于NAND闪存具有三维垂直栅极，在一个PN叠层中，各个NAND闪存存储单元之间是并联关系，减少了读取干扰和相邻数据干扰等问题，提高NAND闪存存储单元阵列的可靠性，同时提高数据密度。
本实施例所提供的NAND闪存的工作原理和传统浮栅NAND闪存没有大的区别，但是，本实施例所提供的NAND闪存没有传统浮栅NAND闪存中位线(bit line)的P阱，因此，本实施例所提供的NAND闪存在擦除的时候，需要通过依靠将相应的源层和漏层同时加低电压，以将沟道层偏置到低压，从而实现像传统浮栅NAND闪存一样的整块擦除操作(即多个存储单元的数据同时擦除)。
本发明另一实施例提供另一种NAND闪存的形成方法。
所述NAND闪存的大部分结构与前述图17至图24所对应的NAND闪存形成方法相同，本实施例着重对它们之间的不同部分加以说明，其它结构可以参考前述实施例相应内容。
请参考图25，本实施例提供的所述NAND闪存的形成方法，还包括所述核心区中，将源选择晶体管560(如图25中虚线框包围结构所示)制作在所述第一鳍部上，源选择晶体管560制作在串源极510与栅极540(根据前述实施例的表示方式，栅极540为第一栅极)之间。其中，源层500为所述第一鳍部的其中一层结构。源层500周边形成介质层520，并且源层500两侧形成至少三个第一栅极540，相邻第一栅极540形成绝缘层550，绝缘层550可以为侧墙结构。第一栅极540与源层500之间形成第一复合叠层530，第一复合叠层530包括第一隧穿介质层(未单独显示)、第一电荷陷阱层(未单独显示)和第一栅介质层(未单独显示)。
本实施例中，源选择晶体管560同样形成在所述第一鳍部上，并且源选择晶体管560以所述源层500的其中之一部分为沟道区561，即源层500中有部分区域作为源选择晶体管560的沟道区561，如图22所示。具体沟道区561的形成过程可以为：在对所述第一鳍部进行掺杂形成源层500时，采用掩膜层保护在沟道区561上方，从而防止此区域进行掺杂，而保留为本征半导体结构(例如为本征硅结构)。并且，之后还可以对此区域进行与源层500掺杂类型相反的轻掺杂。例如当源层500进行的是N型重掺杂时，可以对沟道区561进行P型轻掺杂。
本实施例中，源选择晶体管560中，沟道区561两侧被栅介质层562覆盖。本实施例中，栅介质层562既可以是在形成第一隧穿介质层和第一栅介质层时，保留在沟道区561两侧的PN叠层，也可以是单独在沟道区561两侧专门制作的单层介质结构。
本实施例中，源选择晶体管560中，栅介质层562被栅极563覆盖，并且栅极563包围覆盖在沟道区561两侧，栅极563可以和第一栅极540一同制作而成。
图中虽未示出，但本实施例后续还可以继续在栅极563和第一栅极540上形成金属硅化物(未示出)，并形成接触插塞(未示出)连接各金属硅化物。
在所述第一鳍部长度所在方向上，由于源选择晶体管560制作在串源极510和第一栅极540之间，即源选择晶体管560制作在串源极510和各NAND闪存存储单元之间，因此，源选择晶体管560可以控制串源极510与各NAND闪存存储单元之间是否导通。
本实施例中，可以形成多个第一栅极540(例如4个、8个、16个或者32个栅极)，对应的构成多个NAND闪存存储单元。此多个NAND闪存存储单元与串源极510、所述串漏极以及源选择晶体管560形成NAND闪存存储单元阵列结构。
需要说明的是，其它实施例中，也可以在所述第一鳍部上形成漏选择晶体管，或者在所述第一鳍部上同时形成源选择晶体管和漏选择晶体管。其中，所述源选择晶体管位于串源极510与第一栅极540之间，所述漏选择晶体管制作在第一漏极(未示出)和第二漏极(未示出)与第一栅极540之间。所述漏选择晶体管的结构与源选择晶体管560的结构类似，未示出。
本发明另一实施例提供另一种NAND闪存，所述NAND闪存可以由上述实施例所提供的形成方法形成，因此，所述NAND闪存的结构和性质可参考前述实施例相应内容，并可以结合参考图25。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种NAND闪存存储单元，包括：
半导体衬底；
位于所述半导体衬底上的鳍部；
其特征在于：
所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；
所述第一PN叠层包括第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；
所述第二PN叠层包括第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。
2.如权利要求1所述的NAND闪存存储单元，其特征在于，还包括：
一个或者分立的多个栅极，所述栅极横跨所述鳍部并覆盖在部分所述鳍部的顶部和两侧；所述栅极与所述鳍部之间还具有隧穿介质层、电荷陷阱层和栅介质层；
串源极，所述串源极位于在所述鳍部的第一端，所述串源极与所述第一源层和所述第二源层连接；
第一漏极，所述漏极位于在所述鳍部的第二端，所述第一漏极与所述第一漏层连接；
第二漏极，所述漏极位于在所述鳍部的第二端，所述第二漏极与所述第二漏层连接。
3.如权利要求2所述的NAND闪存存储单元，其特征在于，所述鳍部包括一个或者多个第三PN叠层，以及与所述第三PN叠层个数相等的第三漏极；所述第三PN叠层包括第三源层和第三漏层；所述串源极与所述第三源层连接；一个所述第三漏极与一个所述第三漏层连接。
4.如权利要求3所述的NAND闪存存储单元，其特征在于，
所述鳍部还包括：位于所述第一PN叠层下方的第一隔离层；位于所述第二PN叠层上方的第二隔离层；
所述鳍部还包括：至少一层增补源层，每层所述增补源层与所述第一漏层、第二漏层和第三漏层的其中一层直接层叠。
5.一种NAND闪存存储单元的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成叠层结构；
形成所述叠层结构包括形成从下到上层叠的第一叠层组合和第二叠层组合；
所述第一叠层组合包括第一源材料层和第一漏材料层；所述第二叠层组合包括第二源材料层和第二漏材料层；
刻蚀所述叠层结构直至形成鳍部；
所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；
所述第一PN叠层包括由所述第一源材料层和第一漏材料层刻蚀而成的第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；
所述第二PN叠层包括由所述第二源材料层和第二漏材料层刻蚀而成的第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。
6.如权利要求5所述的形成方法，其特征在于，还包括：
形成一个或者分立的多个栅极，所述栅极横跨所述鳍部并覆盖在部分所述鳍部的顶部和两侧；所述栅极与所述鳍部之间还具有隧穿介质层、电荷陷阱层和栅介质层；
形成串源极，所述串源极位于在所述鳍部的第一端，所述串源极与所述第一源层和所述第二源层连接；
形成第一漏极，所述漏极位于在所述鳍部的第二端，所述第一漏极与所述第一漏层连接；
形成第二漏极，所述漏极位于在所述鳍部的第二端，所述第二漏极与所述第二漏层连接。
7.如权利要求6所述的形成方法，其特征在于，
形成所述叠层结构还包括：在所述第二叠层组合上形成一个或者多个第三叠层组合，所述第三叠层组合包括第三源材料层和第三漏材料层；
形成所述鳍部的过程还包括：刻蚀所述第三叠层组合直至形成第三PN叠层，所述第三PN叠层包括由所述第三源材料层和第三漏材料层刻蚀而成的第三源层层和第三漏层；
所述形成方法还包括：形成与所述第三PN叠层个数相等的第三漏极；
所述串源极与所述第三源层连接；一个所述第三漏极与一个所述第三漏层连接。
8.如权利要求7所述的形成方法，其特征在于，
形成所述叠层结构还包括：形成位于所述第一叠层组合下方的第一隔离材料层，形成位于所述第二叠层组合上方的第二隔离材料层；
形成所述鳍部还包括：刻蚀所述第一隔离材料层以形成位于所述第一PN叠层下方的第一隔离层；刻蚀所述第二隔离材料层以形成位于所述第二PN叠层上方的第二隔离层；
形成所述叠层结构还包括：形成至少一层增补源材料层，每层所述增补源材料层与所述第一漏材料层、第二漏材料层和第三漏材料层的其中一层直接层叠；
形成所述鳍部还包括：刻蚀所述增补源材料层以形成增补源层，每层所述增补源层与所述第一漏层、第二漏层和第三漏层的其中一层直接层叠。
9.一种NAND闪存，包括：
半导体衬底，所述半导体衬底包括核心区和外围区；
其特征在于：
所述核心区具有如权利要求1至4任意一项所述的NAND闪存存储单元。
10.如权利要求9所述的NAND闪存，其特征在于，所述核心区中，在所述鳍部上还具有源选择晶体管和漏选择晶体管的至少其中之一，所述源选择晶体管位于串源极与栅极之间，所述漏选择晶体管位于第一漏极和第二漏极与栅极之间。
11.一种NAND闪存的形成方法，其特征在于，包括：
采用如权利要求5至8任意一项所提供的NAND闪存存储单元的形成方法，来形成NAND闪存存储单元。
12.如权利要求11所述的形成方法，其特征在于，还包括将源选择晶体管和漏选择晶体管的至少其中之一制作在所述鳍部上，所述源选择晶体管制作在串源极与栅极之间，所述漏选择晶体管制作在第一漏极和第二漏极与栅极之间。
CN201610437062.8A 2016-06-17 2016-06-17 Nand闪存存储单元、nand闪存及其形成方法 Active CN107516660B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610437062.8A CN107516660B (zh) 2016-06-17 2016-06-17 Nand闪存存储单元、nand闪存及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610437062.8A CN107516660B (zh) 2016-06-17 2016-06-17 Nand闪存存储单元、nand闪存及其形成方法

Publications (2)

Publication Number Publication Date
CN107516660A CN107516660A (zh) 2017-12-26
CN107516660B true CN107516660B (zh) 2019-10-22

Family

ID=60720605

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610437062.8A Active CN107516660B (zh) 2016-06-17 2016-06-17 Nand闪存存储单元、nand闪存及其形成方法

Country Status (1)

Country Link
CN (1) CN107516660B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795399A (zh) * 2014-01-16 2015-07-22 株式会社东芝 非易失性半导体存储器器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5624415B2 (ja) * 2010-09-21 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5651415B2 (ja) * 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2015167200A (ja) * 2014-03-04 2015-09-24 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795399A (zh) * 2014-01-16 2015-07-22 株式会社东芝 非易失性半导体存储器器件

Also Published As

Publication number Publication date
CN107516660A (zh) 2017-12-26

Similar Documents

Publication Publication Date Title
CN109920793B (zh) 3d存储器件及其制造方法
CN108899323B (zh) 一种半导体器件
CN104681561B (zh) 三维半导体存储器器件
US9362305B2 (en) Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same
JP6545587B2 (ja) 半導体装置
CN109841629B (zh) 每位多单元的非易失性存储器单元
US20180277555A1 (en) Semiconductor device and method for manufaturing same
KR100776139B1 (ko) 플래시 메모리 소자
KR101113767B1 (ko) 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
KR101868047B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
TWI611607B (zh) 三維記憶體元件
KR101393133B1 (ko) 필드 측 서브-비트라인 ｎｏｒ 플래쉬 어레이 및 이를 제조하는 방법
US20140056080A1 (en) Non-volatile memory device, method of operating the same and method of fabricating the same
KR101056113B1 (ko) 분리 절연막 스택으로 둘러싸인 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
KR20130072076A (ko) 비휘발성 메모리 장치 및 그 제조 방법
TW201427030A (zh) 非揮發性記憶體裝置及其製造方法
US20170213842A1 (en) Semiconductor memory device and method of manufacturing the same
KR20110064551A (ko) 산화물 반도체 채널을 갖는 수직형 낸드 플래시 메모리 소자
TW201523882A (zh) 用於無接面細胞電晶體之堆疊記憶體陣列的結構和製造方法
Choi et al. A novel 3D cell array architecture for terra-bit NAND flash memory
CN105870121B (zh) 三维非易失性nor型闪存
US9356105B1 (en) Ring gate transistor design for flash memory
US20070090453A1 (en) Non-volatile memory and manufacturing method and operating method thereof
CN111799275B (zh) 一种存储单元、存储器及存储器的制备方法
CN107230677B (zh) 一种nand闪存的数据单元阵列结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant