CN109920793B - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件的制造方法，包括：在衬底上形成第一牺牲层；在第一牺牲层上形成第一叠层结构，其中，第一叠层结构包括交替堆叠的多个层间绝缘层和多个第二牺牲层；形成贯穿第一叠层结构的沟道柱，沟道柱停止在第一牺牲层表面；在沟道柱的底部与衬底之间形成半导体层；采用氧化物层置换第一牺牲层以及采用多个栅极导体层置换多个第二牺牲层，形成叠层结构；以及形成贯穿叠层结构的导电通道。本发明实施例可以更好地控制沟道孔、虚拟沟道孔以及栅线缝隙的刻蚀特性，使半导体层具有良好的增长曲线；并且在冲孔过程中不会造成沟道柱的损坏。对于层数较高的堆叠结构，采用两个至多个叠层结构堆叠实现，多个叠层结构的沟道孔的尺寸可以增大。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术领域，特别涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有技术中的3D存储器件采用不同的方式实现共源极连接，其中，图1a示出的3D存储器件中，多个沟道柱底端的硅外延层(SEG)经由衬底形成共源极连接；图1b示出的3D存储器件中，多个沟道柱底端的沟道层经由衬底上方的源极层形成共源极连接。

具体地，图1a示出的3D存储器件如下方法形成：在衬底101上沉积堆叠结构，具体地，在衬底101上交替堆叠的多个层间绝缘层140和多个牺牲层150(图中未示出)，层间绝缘层140为氧化硅层、牺牲层150为氮化硅层，从而形成O/N堆叠结构；刻蚀叠层结构形成沟道孔，在沟道孔的底部形成硅外延层102(SEG)；然后在沟道孔的侧壁及硅外延层的表面上沉积沟道堆叠结构110/110’(即ONOP结构)，沟道堆叠结构包括阻挡绝缘层、电荷俘获层、隧穿绝缘层以及沟道层；刻蚀沟道堆叠结构110/110’至硅外延层102，形成第一深度的硅槽；在沟道堆叠结构的侧壁和硅槽表面沉积多晶硅使得硅外延层和漏极(未示出)连通；形成贯穿堆叠结构的栅线缝隙，利用栅线缝隙将牺牲层替换成导体层120，在衬底内形成掺杂区103以及在栅线缝隙内沉积隔离层161以及多晶硅形成导电通道162；导电通道162与掺杂区103接触。

图1b示出的3D存储器件如下方法形成：在衬底101上沉积堆叠结构，具体地，在衬底101上沉积底部牺牲层130(图中未示出)以及交替堆叠的多个层间绝缘层140和多个牺牲层150(图中未示出)，层间绝缘层140为氧化硅层，牺牲层150为氮化硅层，从而形成O/N堆叠结构；刻蚀叠层结构形成沟道孔，在沟道孔的侧壁沉积沟道堆叠结构110/110’(即ONOP结构)，沟道堆叠结构包括阻挡绝缘层、电荷俘获层、隧穿绝缘层以及沟道层；形成贯穿堆叠结构的栅线缝隙，利用栅线缝隙将牺牲层150替换成导体层120；在栅线缝隙内沉积隔离层161以及利用栅线缝隙去除底部牺牲层130以及沟道堆叠结构的侧壁ONO结构形成空腔，在空腔内中填充N型多晶硅从而形成源极层103和导电通道162。

图1a所示的3D存储器件在沟道孔的刻蚀特性和硅外延层增长曲线不能同时兼顾；在刻蚀沟道堆叠结构至硅外延层时，容易导致沟道堆叠结构侧壁的ONO结构和/或多晶硅的损坏，特别是对于128层以及高于128层的3D存储器件。

图1b所示的3D存储器件，其源极(源极形成在衬底上)采用N性多晶硅，就需要通过GIDL(Gate-Induced Drain Leakage，栅诱导漏极泄漏电流)数据擦除方式来进行数据擦除，但是，GIDL数据擦除方式的擦除效率低，特别是对于128层以及高于128层的3D存储器件。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，可以解决等问题。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成第一牺牲层；在所述第一牺牲层上形成第一叠层结构，其中，所述第一叠层结构包括交替堆叠的多个层间绝缘层和多个第二牺牲层；形成贯穿所述第一叠层结构的沟道柱，所述沟道柱停止在所述第一牺牲层表面；在所述沟道柱的底部与衬底之间形成半导体层；采用氧化物层置换所述第一牺牲层以及采用多个栅极导体层置换所述多个第二牺牲层，形成叠层结构；以及形成贯穿所述叠层结构的导电通道。

优选地，所述第一牺牲层为蚀刻阻挡层。

优选地，形成叠层结构的步骤包括：形成贯穿所述第一叠层结构的栅线缝隙，所述栅线缝隙停止在所述第一牺牲层表面；通过所述栅线缝隙去除所述第一牺牲层，以形成与所述栅线缝隙连通的第一空腔；通过所述栅线缝隙在所述第一空腔内填充氧化物层；通过所述栅线缝隙去除多个所述第二牺牲层，以形成与所述栅线缝隙连通的第二空腔；通过所述栅线缝隙在所述栅线缝隙和所述第二空腔内填充金属层；以及对所述金属层进行蚀刻，重新形成栅线缝隙，从而将所述金属层分割成不同层面的所述多个栅极导体。

优选地，在形成第二空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上形成核层。

优选地，在重新形成栅线缝隙的步骤中，所述栅线缝隙将同一层面的栅极导体分割成多条栅线。

优选地，在形成第一空腔的步骤之前，还包括：形成贯穿所述叠层结构的虚拟沟道柱。

优选地，形成贯穿所述叠层结构的虚拟沟道柱的步骤包括：形成贯穿所述第一叠层结构的虚拟沟道孔，所述虚拟沟道孔停止在所述第一牺牲层表面；湿法去除虚拟沟道孔和栅线缝隙底部的第一牺牲层，使得虚拟沟道孔和栅线缝隙延伸到衬底表面；在所述虚拟沟道孔内填充绝缘层以形成虚拟沟道柱。

优选地，在形成虚拟沟道柱的步骤中，所述绝缘层覆盖所述叠层结构的表面、所述虚拟沟道孔以及所述栅线缝隙。

优选地，在形成虚拟沟道柱的步骤和通过栅线缝隙去除所述第一牺牲层的步骤之间，还包括：去除栅线缝隙侧壁以及底部的绝缘层。

优选地，所述3D存储器件的制造方法还包括：在所述衬底中形成掺杂区。

优选地，形成贯穿所述叠层结构的导电通道的步骤包括：在所述栅线缝隙的侧壁上形成隔离层；以及在所述栅线缝隙中填充金属层以形成所述导电通道。

优选地，所述衬底为多晶硅衬底。

根据本发明的另一方面，提供一种3D存储器件，包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括氧化物层以及位于所述氧化物层上交替堆叠的栅极导体层和多个层间绝缘层；多个沟道柱，贯穿所述叠层结构；半导体层，位于沟道柱和衬底之间；所述沟道柱包括层叠形成的沟道层和功能层，所述功能层由多个层结构构成，所述多个层结构中的至少一个在从所述沟道柱侧壁到所述沟道柱底部的方向上不存在拐角。

优选地，所述3D存储器件还包括贯穿所述叠层结构以及氧化物层的导电通道，所述多个沟道柱的底端经由所述衬底形成共源极连接，所述导电通道提供所述共源极连接至源极线的导电路径。

优选地，所述3D存储器件还包括位于所述衬底中的掺杂区，所述导电通道与所述掺杂区接触。

优选地，所述3D存储器件还包括虚拟沟道柱，所述虚拟沟道柱贯穿所述叠层结构，并填充绝缘层。

优选地，所述3D存储器件还包括核层，位于所述层间绝缘层的表面上。

优选地，所述3D存储器件还包括栅线缝隙，所述栅线缝隙贯穿所述叠层结构，从而将所述多个栅极导体分割成多条栅线，所述导电通道位于所述栅线缝隙中。

优选地，所述3D存储器件还包括隔离层，位于所述栅极导体层和导电通道之间。

优选地，所述功能层包括层叠形成的沟道层，隧穿介质层、电荷存储层和栅介质层。

本发明提供的3D存储器件及其制造方法，在衬底上形成第一牺牲层以及第一叠层结构，第一叠层结构包括交替堆叠的多个第二牺牲层和多个层间绝缘层，第一牺牲层作为蚀刻阻挡层，可以更好地控制沟道孔、虚拟沟道孔以及栅线缝隙的刻蚀特性，并且沟道柱贯穿第一叠层结构，在沟道柱的底部和衬底之间的第一牺牲层中形成半导体层，使其具有良好的增长曲线；并且在冲孔过程中不会造成沟道柱的损坏。对于层数较高的堆叠结构，采用两个至多个叠层结构堆叠实现，多个叠层结构的沟道孔的尺寸可以增大。

进一步得，衬底采用可重复利用的多晶硅衬底替代现有的EPI硅晶圆，可以降低成本。

进一步得，沟道柱通过半导体层与高压P阱区(HVPW)连通，可以避免使用擦除效率低的GIDL数据擦除方式进行数据擦除，提高擦除效率。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和图1b示出了现有技术中3D存储器件的结构示意图；图2a和图2b分别示出了3D存储器件的存储单元串的电路图和结构示意图；

图3示出了3D存储器件的透视图；

图4a至图4g示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。

图2a和2b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图2a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图2b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。在替代的实施例中，沟道柱110的芯部为空心结构，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图3示出3D存储器件的透视图。为了清楚起见，在图3中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构的栅极导体120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图2b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅极导体120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

图4a至4f分别示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图4中的AA线截取。

如图4a所示，示出了本发明实施例的3D存储器件制造方法的基础结构，该结构的形成步骤包括：在衬底101上沉积第一牺牲层120；在第一牺牲层120上交替地沉积多个第二牺牲层130和多个层间绝缘层140形成堆叠的叠层结构150。刻蚀第一叠层结构150，形成核心区域台阶结构；在核心区域台阶结构的底端去除暴露的第一牺牲层120。然后在台阶区域填充介电质层，使得核心区域的表面平坦化。

在该实施例中，衬底101例如是P+多晶硅衬底，衬底101包括深N阱区(Deep N-Well)102、高压P阱区(HVPW)103以及高压N阱区(HVNW)104。高压P阱区103被深N阱区102包围。深N阱区102主要起隔离的作用，也可以省略。

在该实施例中，第一牺牲层120为蚀刻阻挡层(Etch Stop Layer，ESL)，第一牺牲层120将替换成氧化物层。第二牺牲层130例如由氮化硅组成，层间绝缘层140例如由氧化硅组成，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在第一牺牲层120上交替沉积金属间介电质层(如：氧化硅等)和金属替代牺牲层(如：氮化硅等)，其中，第二牺牲层130将替换成导体层。

如图4b所示，形成贯穿所述第一叠层结构150的沟道柱110，所述沟道柱110停止在所述第一牺牲层120表面。

在本实施例中，沟道柱110包括功能层和沟道层111，即紧贴沟道柱110内壁的沟道侧壁结构ONO以及位于沟道侧壁结构ONO表面的沟道层111，ONO包括堆叠的隧穿介质层112、电荷存储层113和栅介质层114。沟道柱110的形成过程包括：刻蚀第一叠层结构150形成沟道孔，沿着沟道孔的内壁依次沉积形成连续的栅介质层114、电荷存储层113和隧穿介质层112。栅介质层114、电荷存储层113和隧穿介质层112中的至少一个从沟道柱110侧壁到所述沟道柱110底部的方向上不存在拐角。

如图4c所示，在所述沟道柱110的底部与衬底101之间形成半导体层105。在一些实施例中，半导体层105为多晶硅。该结构的形成步骤包括：对沟道柱110进行垂直冲孔，具体地，对第一牺牲层120表面的隧穿介质层112、电荷存储层113、栅介质层114以及沟道层111进行冲孔，以形成贯穿沟道柱110底部的通孔；去除沟道柱110底部的隧穿介质层112、电荷存储层113、栅介质层114以暴露出沟道层111，去除部分第一牺牲层120形成硅槽，在该硅槽内沉积多晶硅形成半导体层105，半导体层105与沟道层111连接。在沟道柱110的顶部沉积多晶硅形成多晶硅插塞(Ploy Plug)，然后对多晶硅插塞平坦化并且覆盖介电质层。

栅介质层114和隧穿介质层112的示例性材料为氧化硅，电荷存储层113的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层111示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。栅介质层114的材料可以包括高K氧化层；电荷存储层113可以是浮置栅极结构，例如包括多晶硅材料；沟道层111的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。

如图4d所示，形成贯穿第一叠层结构150和第一牺牲层120的虚拟沟道柱160和栅线缝隙170。该结构的形成步骤包括：形成贯穿第一叠层结构150的虚拟沟道孔和栅线缝隙，此时虚拟沟道孔和栅线缝隙停止在第一牺牲层120表面；然后去除虚拟沟道孔和栅线缝隙底部的第一牺牲层120以及栅线缝隙，使得虚拟沟道孔和栅线缝隙延伸到衬底表面；在所述虚拟沟道孔内填充绝缘层以形成虚拟沟道柱160。其中，所述绝缘层覆盖所述第一叠层结构150的表面、所述虚拟沟道孔以及所述栅线缝隙170。绝缘层例如由氧化硅组成。

如图4e所示，采用氧化物层121替换第一牺牲层120以及采用多个栅极导体层131置换所述多个第二牺牲层130，形成叠层结构180。该结构形成的步骤包括：通过所述栅线缝隙170去除所述第一牺牲层120，以形成与所述栅线缝隙连通的第一空腔(图中未示出)；通过所述栅线缝隙170在所述第一空腔内填充氧化物层121；通过所述栅线缝隙170去除多个所述第二牺牲层130，以形成与所述栅线缝隙连通的第二空腔(图中未示出)；通过所述栅线缝隙170在所述栅线缝隙170和所述第二空腔内填充金属层132；以及对所述金属层132进行蚀刻，重新形成栅线缝隙，从而将所述金属层132分割成不同层面的所述多个栅极导体。

多个栅极导体131由采用原子层沉积(ALD)的金属层132形成。金属层132例如由选自钨、铂、钛中的至少一种或其合金组成。

在一个优选地实施例中，在形成第二空腔的步骤和填充金属层132的步骤之间，还包括：经由所述栅线缝隙170，在所述多个层间绝缘层140的表面上形成核层133(图中未示出)。金属层132形成在核层133的表面上，可以改善原子层沉积期间前驱源在表面上的化学吸附特性，并且可以提高金属层132在层间绝缘层140上的附着强度。

在一个优选地实施例中，在形成第二空腔的步骤和填充金属层132的步骤之间还包括：在所述第二空腔内填充阻隔层(图中未示出)以及阻挡层(图中未示出)。阻隔层为高K介质层，由高K介电材料制成，包括但不限于氧化铝、氧化铪、氧化镧、氧化钇和/或氧化钽，能有效防止漏电产生。阻挡层例如钛与氮化钛(Ti/TiN)复合结构。

在该实施例中，栅线缝隙170不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。

优选地，经由栅线缝隙170进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区106。掺杂区106作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。

如图4g所示，形成贯穿所述叠层结构180的导电通道172。具体地，利用栅线缝隙170作为沉积物通道，形成隔离层171，所述隔离层171部分位于所述叠层结构中相邻的层间绝缘层140之间。然后进行回蚀刻(etch back)，对栅线缝隙170内的隔离层171进行塑性，其中，隔离层171在栅线缝隙170的侧壁上形成一定的厚度。进一步地，在栅线缝隙170中形成导电通道172。

在该实施例中，隔离层162与层间绝缘层151的材料可以相同，例如均由氧化硅组成。在其他实施例中，隔离层162与层间绝缘层151的材料也可以不同。

沟道柱110经由衬底100形成共源极连接，导电通道172提供共源极连接至源极线SL的导电路径。

本发明提供的3D存储器件及其制造方法，在衬底上形成第一牺牲层以及第一叠层结构，第一叠层结构包括交替堆叠的多个第二牺牲层和多个层间绝缘层，第一牺牲层作为蚀刻阻挡层，可以更好地控制沟道孔、虚拟沟道孔以及栅线缝隙的刻蚀特性，并且沟道柱贯穿第一叠层结构，在沟道柱的底部和衬底之间的第一牺牲层中形成半导体层，使其具有良好的增长曲线；并且在冲孔过程中不会造成沟道柱的损坏。对于层数较高的堆叠结构，采用两个至多个叠层结构堆叠实现，多个叠层结构的沟道孔的尺寸可以增大。

进一步得，衬底采用可重复利用的多晶硅衬底替代现有的EPI硅晶圆，可以降低成本。

进一步得，沟道柱通过半导体层与高压P阱区(HVPW)连通，可以避免使用擦除效率低的GIDL数据擦除方式进行数据擦除，提高擦除效率。

三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器件可以是3D闪存，例如3DNAND闪存。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (20)

1.一种3D存储器件的制造方法，包括：

在衬底上形成第一牺牲层；

在所述第一牺牲层上形成第一叠层结构，其中，所述第一叠层结构包括交替堆叠的多个层间绝缘层和多个第二牺牲层；

形成贯穿所述第一叠层结构的沟道柱，所述沟道柱停止在所述第一牺牲层表面，所述沟道柱包括功能层和沟道层；

在所述沟道柱的底部与衬底之间形成半导体层；

采用氧化物层置换所述第一牺牲层以及采用多个栅极导体层置换所述多个第二牺牲层，形成叠层结构；以及

形成贯穿所述叠层结构的导电通道；

其中，在所述沟道柱的底部与衬底之间形成半导体层的步骤包括：

刻蚀所述沟道柱以暴露出所述沟道柱底部的第一牺牲层，去除部分第一牺牲层形成硅槽；

在所述硅槽内形成半导体层。

2.根据权利要求1所述的制造方法，其中，所述第一牺牲层为蚀刻阻挡层。

3.根据权利要求1所述的制造方法，其中，形成叠层结构的步骤包括：

形成贯穿所述第一叠层结构的栅线缝隙，所述栅线缝隙停止在所述第一牺牲层表面；

通过所述栅线缝隙去除所述第一牺牲层，以形成与所述栅线缝隙连通的第一空腔；

通过所述栅线缝隙在所述第一空腔内填充氧化物层；

通过所述栅线缝隙去除多个所述第二牺牲层，以形成与所述栅线缝隙连通的第二空腔；

通过所述栅线缝隙在所述栅线缝隙和所述第二空腔内填充金属层；以及

对所述金属层进行蚀刻，重新形成栅线缝隙，从而将所述金属层分割成不同层面的所述多个栅极导体。

4.根据权利要求3所述的制造方法，其中，在形成第二空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上形成核层。

5.根据权利要求3所述的制造方法，其中，在重新形成栅线缝隙的步骤中，所述栅线缝隙将同一层面的栅极导体分割成多条栅线。

6.根据权利要求3所述的制造方法，其中，在形成第一空腔的步骤之前，还包括：形成贯穿所述叠层结构的虚拟沟道柱。

7.根据权利要求6所述的制造方法，其中，形成贯穿所述叠层结构的虚拟沟道柱的步骤包括：

形成贯穿所述第一叠层结构的虚拟沟道孔，所述虚拟沟道孔停止在所述第一牺牲层表面；

湿法去除虚拟沟道孔和栅线缝隙底部的第一牺牲层，使得虚拟沟道孔和栅线缝隙延伸到衬底表面；

在所述虚拟沟道孔内填充绝缘层以形成虚拟沟道柱。

8.根据权利要求7所述的制造方法，其中，在形成虚拟沟道柱的步骤中，所述绝缘层覆盖所述叠层结构的表面、所述虚拟沟道孔以及所述栅线缝隙。

9.根据权利要求8所述的制造方法，其中，在形成虚拟沟道柱的步骤和通过栅线缝隙去除所述第一牺牲层的步骤之间，还包括：

去除栅线缝隙侧壁以及底部的绝缘层。

10.根据权利要求1所述的制造方法，其中，还包括：

在所述衬底中形成掺杂区。

11.根据权利要求3所述的制造方法，其中，形成贯穿所述叠层结构的导电通道的步骤包括：

在所述栅线缝隙的侧壁上形成隔离层；以及

在所述栅线缝隙中填充金属层以形成所述导电通道。

12.根据权利要求1所述的制造方法，其中，所述衬底为多晶硅衬底。

13.一种3D存储器件，包括：

衬底；

位于衬底上方的叠层结构，所述叠层结构包括氧化物层以及位于所述氧化物层上交替堆叠的栅极导体层和多个层间绝缘层；

多个沟道柱，贯穿所述叠层结构，所述多个沟道柱停止在所述氧化物层表面上；

半导体层，位于沟道柱的底部和衬底之间的氧化物层中，所述半导体层与所述衬底表面接触；

所述沟道柱包括层叠形成的沟道层和功能层，所述功能层由多个层结构构成，所述多个层结构中的至少一个在从所述沟道柱侧壁到所述沟道柱底部的方向上不存在拐角。

14.根据权利要求13所述的3D存储器件，其中，还包括贯穿所述叠层结构以及氧化物层的导电通道，所述多个沟道柱的底端经由所述衬底形成共源极连接，所述导电通道提供所述共源极连接至源极线的导电路径。

15.根据权利要求14所述的3D存储器件，其中，还包括位于所述衬底中的掺杂区，所述导电通道与所述掺杂区接触。

16.根据权利要求13所述的3D存储器件，其中，还包括虚拟沟道柱，所述虚拟沟道柱贯穿所述叠层结构，并填充绝缘层。

17.根据权利要求13所述的3D存储器件，其中，还包括核层，位于所述层间绝缘层的表面上。

18.根据权利要求14所述的3D存储器件，其中，还包括栅线缝隙，所述栅线缝隙贯穿所述叠层结构，从而将所述多个栅极导体分割成多条栅线，所述导电通道位于所述栅线缝隙中。

19.根据权利要求14所述的3D存储器件，其中，还包括隔离层，位于所述栅极导体层和导电通道之间。

20.根据权利要求13所述的3D存储器件，其中，所述功能层包括层叠形成的隧穿介质层、电荷存储层和栅介质层。

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