CN110808252A - 3d存储器件及其制造方法 - Google Patents

3d存储器件及其制造方法 Download PDF

Info

Publication number
CN110808252A
CN110808252A CN201910957157.6A CN201910957157A CN110808252A CN 110808252 A CN110808252 A CN 110808252A CN 201910957157 A CN201910957157 A CN 201910957157A CN 110808252 A CN110808252 A CN 110808252A
Authority
CN
China
Prior art keywords
gate
stack structure
insulating
memory device
gate line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910957157.6A
Other languages
English (en)
Other versions
CN110808252B (zh
Inventor
谢柳群
杨川
许波
殷姿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202210637388.0A priority Critical patent/CN115132735A/zh
Priority to CN201910957157.6A priority patent/CN110808252B/zh
Publication of CN110808252A publication Critical patent/CN110808252A/zh
Application granted granted Critical
Publication of CN110808252B publication Critical patent/CN110808252B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上的栅叠层结构，栅叠层结构包括交替堆叠的多个导体层和多个绝缘层；多个沟道柱，贯穿栅叠层结构；多个假栅线，贯穿栅叠层结构；其中，至少一个假栅线沿垂直于多个沟道柱的方向是不连续的。该3D存储器件具有不连续的假栅线，从而有利于改善栅线缝隙的底部形状，提高了3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术领域，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储单元的导体层，存储单元经由栅线缝隙连接至源极。由于叠层结构的层数越来越多，在形成栅线缝隙时，堆叠结构的高纵横比(High Aspect Ratio,HAR)会导致栅线缝隙的结构扭曲(twisting)，容易与周围的存储单元短路，甚至造成器件损坏。
因此，亟需对现有技术的3D存储器件及其制造方法进行进一步改进，以解决上述问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，至少一个假栅线是不连续的，从而有利于改善栅线缝隙的底部形状。
根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个导体层和多个绝缘层；多个沟道柱，贯穿所述栅叠层结构；多个假栅线，贯穿所述栅叠层结构；其中，至少一个所述假栅线沿垂直于所述多个沟道柱的方向是不连续的。
优选地，还包括：多个假沟道柱，贯穿所述栅叠层结构，其中，所述假栅线在所述多个假沟道柱与所述多个沟道柱之间的过渡区域是不连续的。
优选地，还包括：多个导电通道，贯穿所述栅叠层结构，其中，所述导电通道与所述假栅线平行，各个所述导电通道沿垂直于所述多个沟道柱的方向是连续的。
优选地，所述导电通道和所述假栅线具有绝缘侧壁和填充于所述绝缘侧壁内的导电材料。
优选地，所述多个导电通道电连接至一个或多个所述沟道柱，以形成共源极导电通道。
优选地，所述多个沟道柱位于所述栅叠层结构的核心区域，所述多个假沟道柱位于所述栅叠层结构的台阶区域。
根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个绝缘层；形成贯穿所述绝缘叠层结构的多个沟道柱；形成贯穿所述绝缘叠层结构的多个栅线缝隙；将所述绝缘叠层结构中的多个牺牲层置换成多个导体层，形成栅叠层结构；其中，至少一个所述栅线缝隙沿垂直于所述多个沟道柱的方向是不连续的。
优选地，还包括：形成贯穿所述绝缘叠层结构的多个假沟道柱，其中，所述栅线缝隙在所述多个假沟道柱与所述多个沟道柱之间的过渡区域是不连续的。
优选地，还包括：形成所述栅线缝隙的绝缘侧壁；以及形成填充于所述绝缘侧壁内部的导电材料，其中，位于不连续的所述栅线缝隙中的所述绝缘侧壁和所述导电材料形成假栅线。
优选地，至少一个所述栅线缝隙沿垂直于所述多个沟道柱的方向是连续的，位于连续的所述栅线缝隙中的所述绝缘侧壁和所述导电材料形成导电通道。
本发明提供的3D存储器件及其制造方法，至少一个假栅线是不连续的，不需要在该不连续的区域中形成栅线缝隙，因此降低了蚀刻栅线缝隙所需要的时间，大大降低了栅线缝隙底部发生扭曲的概率，并且降低假栅线的长度有利于改善栅线缝隙的底部形状，提高了3D存储器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3示出了3D存储器件的俯视图。
图4a和4b分别示出传统的3D存储器件制造方法的截面图。
图5a示出了传统的3D存储器件的局部俯视图。
图5b示出了根据本发明实施例的3D存储器件的局部俯视图。
图6a至6f示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。本实施例中仅给出4个存储晶体管作为示例，可以理解，本发明不限于此，存储晶体管个数可以为任意多个。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的栅叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的栅叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
在另外一些实施例中，在3D存储器件200的非存储区域具有多个假沟道柱(未示出)，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。
图3示出了3D存储器件的俯视图。图4a和4b分别示出传统的3D存储器件制造方法的截面图。所述截面图沿着图2中的AA线截取。
如图3所示，3D存储器件包括多个栅叠层结构120，各个栅叠层结构120中具有多个沟道柱(参见图2)，各个栅叠层结构120被栅线缝隙161分隔开来，并且栅线缝隙161将提供选择晶体管与公共源线之间的导电通道。3D存储器件经由焊盘170连接至外部电路，各个焊盘之间也具有栅线缝隙161。
形成栅线缝隙161的过程中，如图4a所示，在衬底101上形成绝缘层151和牺牲层152交替堆叠形成的绝缘叠层结构150，并在绝缘叠层结构150进行等离子蚀刻，以形成栅线缝隙161。衬底101例如是单晶硅衬底，绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。为了清楚起见，在图4a中未示出沟道柱。
由于绝缘叠层结构150具有高纵横比(High Aspect Ratio,HAR)，随着等离子蚀刻的进行，在较长的刻蚀过程中，正电荷会在栅线缝隙161的底部周围积累，并且积累的等离子体轨迹发生改变，从而导致栅线缝隙161的底部扭曲(twisting)，如图4b所示。栅线缝隙161的底部扭曲会导致字线漏电的问题，从而可能导致3D存储器件发生损坏，降低了3D存储器件的良率和可靠性。
图5a示出了传统的3D存储器件的局部俯视图；图5b示出了根据本发明实施例的3D存储器件的局部俯视图。
如图5a所示，在3D存储器件中，具有贯穿栅叠层结构(参见图2)的多个沟道柱110和多个假沟道柱140。各个栅叠层结构之间具有栅线缝隙，栅线缝隙将提供选择晶体管与公共源线之间的导电通道160。在该实施例中，部分栅线缝隙中形成假栅线180(Dummy GateLine,DGL)，假栅线180与导电通道160的材料和结构均相同，但是3D存储器件中的假栅线180不用于提供到外部电路的数据传输。例如，假栅线180可以不被电连接到沟道柱110中的栅极，或者如果假栅线180被电连接到假沟道柱140的栅极，或者假栅线180在3D存储器件工作时保持电浮置状态而使得一些沟道柱110与另一些沟道柱110之间电隔离。
如图5b所示，在3D存储器件中，具有贯穿栅叠层结构(参见图2)的多个沟道柱110和多个假沟道柱140，各个栅叠层结构之间具有栅线缝隙，一些栅线缝隙将提供选择晶体管与公共源线之间的导电通道160，另一些栅线缝隙中形成假栅线180。
在该实施例中，至少一条假栅线180是不连续的，由于不需要在该不连续的区域中形成栅线缝隙，因此降低了蚀刻栅线缝隙所需要的时间，大大降低了栅线缝隙底部发生扭曲的概率，并且降低假栅线180的长度有利于改善栅线缝隙的底部形状，提高了3D存储器件的良率和可靠性。优选地，多个沟道柱110形成于栅叠层结构的核心区域，多个假沟道柱140形成于栅叠层结构的台阶区域，假栅线180的不连续区域形成在多个沟道柱110与多个假沟道柱140之间的过渡区域。
在优选的实施例中，为了实现3D存储器件的数据读取和编程等操作，在各个栅叠层结构形成的存储单元块中，具有两条连续的导电通道160；在两条连续的导电通道160之间具有多条假栅线180，至少一条假栅线180是不连续的。优选地，多条假栅线180均为不连续的。
图6a至6f示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经形成沟道柱110的半导体结构，如图6a所示。
在衬底101上形成绝缘层151和牺牲层152交替堆叠形成的绝缘叠层结构150，以及形成贯穿绝缘叠层结构150的沟道柱110。如下文所述，牺牲层152将替换成导体层。在该实施例中，衬底101例如是单晶硅衬底，绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
为了清楚起见，在图6a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和栅介质层114。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构150中形成栅线缝隙161，如图6b所示。其中，为了形成假栅线，至少一条栅线缝隙161沿垂直于所述多个沟道柱110的方向是不连续的(参见图5b中的假栅线180)。在一些实施例中，为了形成导电通道，至少一条栅线缝隙161沿垂直于所述多个沟道柱110的方向是连续的(参见图5b中的导电通道160)。
在优选的实施例中，为了实现3D存储器件的数据读取和编程等操作，在各个存储单元块中，具有两条连续的栅线缝隙161，两条连续的栅线缝隙161用于形成导电通道；在两条连续的栅线缝隙161之间具有至少一条不连续的栅线缝隙161，优选地，在两条连续的栅线缝隙161之间具有多条不连续的栅线缝隙161，多条不连续的栅线缝隙161用于形成假栅线。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿叠层结构150到达衬底101。
优选地，经由栅线缝隙161进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。
进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构150中的牺牲层152从而形成空腔162，如图6c所示。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在绝缘叠层结构150中的绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构150中的绝缘层151去除牺牲层152。
优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在绝缘层151上附着的蚀刻产物(例如氧化硅)，使得绝缘层151在空腔162中的暴露表面平整。
进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充导电材料154，如图6d所示。
在该实施例中，导电材料154例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在导电材料154中重新形成栅线缝隙161，如图6e所示。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将导电材料154分离成不同的层面，从而形成导体层121、122和123，而且将每个层面的导体层分隔成多条导电线。在该步骤中形成的导体层121、122和123与绝缘层151交替堆叠，从而形成栅叠层结构120。与绝缘叠层结构150相比，栅叠层结构120中的导体层121、122和123置换了绝缘叠层结构150中的牺牲层152。
进一步地，在所述栅线缝隙161侧壁形成绝缘层163，并向所述栅线缝隙161中填充导电材料，形成假栅线180，如图6f所示。
在该实施例中，在形成假栅线180的同时还形成了导电通道(未示出)，所述导电通道的制造方法与图6a至6f所示的制造方法大致相同，与之不同的是，在形成所述导电通道时，在形成如图6b所示的栅线缝隙161时，从垂直于所述多个沟道柱110的方向观察，栅线缝隙161是连续的(参见图5b)，所述导电通道通过掺杂区102与衬底100连接。如上所述，沟道柱110经由衬底100形成共源极连接，经由导电通道160提供共源极连接至源极线SL的导电路径。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种3D存储器件，其特征在于，包括：
衬底；
位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个导体层和多个绝缘层；
多个沟道柱，贯穿所述栅叠层结构；
多个假栅线，贯穿所述栅叠层结构；
其中，至少一个所述假栅线沿垂直于所述多个沟道柱的方向是不连续的。
2.根据权利要求1所述的3D存储器件，其特征在于，还包括：
多个假沟道柱，贯穿所述栅叠层结构，
其中，所述假栅线在所述多个假沟道柱与所述多个沟道柱之间的过渡区域是不连续的。
3.根据权利要求2所述的3D存储器件，其特征在于，还包括：多个导电通道，贯穿所述栅叠层结构，
其中，所述导电通道与所述假栅线平行，各个所述导电通道沿垂直于所述多个沟道柱的方向是连续的。
4.根据权利要求3所述的3D存储器件，其特征在于，所述导电通道和所述假栅线具有绝缘侧壁和填充于所述绝缘侧壁内的导电材料。
5.根据权利要求3所述的3D存储器件，其中，所述多个导电通道电连接至一个或多个所述沟道柱，以形成共源极导电通道。
6.根据权利要求2所述的3D存储器件，其特征在于，所述多个沟道柱位于所述栅叠层结构的核心区域，所述多个假沟道柱位于所述栅叠层结构的台阶区域。
7.一种3D存储器件的制造方法，其特征在于，包括：
在衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个绝缘层；
形成贯穿所述绝缘叠层结构的多个沟道柱；
形成贯穿所述绝缘叠层结构的多个栅线缝隙；
将所述绝缘叠层结构中的多个牺牲层置换成多个导体层，形成栅叠层结构；
其中，至少一个所述栅线缝隙沿垂直于所述多个沟道柱的方向是不连续的。
8.根据权利要求7所述的制造方法，其特征在于，还包括：
形成贯穿所述绝缘叠层结构的多个假沟道柱，
其中，所述栅线缝隙在所述多个假沟道柱与所述多个沟道柱之间的过渡区域是不连续的。
9.根据权利要求7所述的制造方法，其特征在于，还包括：
形成所述栅线缝隙的绝缘侧壁；以及
形成填充于所述绝缘侧壁内部的导电材料，
其中，位于不连续的所述栅线缝隙中的所述绝缘侧壁和所述导电材料形成假栅线。
10.根据权利要求9所述的制造方法，其特征在于，至少一个所述栅线缝隙沿垂直于所述多个沟道柱的方向是连续的，位于连续的所述栅线缝隙中的所述绝缘侧壁和所述导电材料形成导电通道。
CN201910957157.6A 2019-10-10 2019-10-10 3d存储器件及其制造方法 Active CN110808252B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210637388.0A CN115132735A (zh) 2019-10-10 2019-10-10 半导体结构及其制造方法
CN201910957157.6A CN110808252B (zh) 2019-10-10 2019-10-10 3d存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910957157.6A CN110808252B (zh) 2019-10-10 2019-10-10 3d存储器件及其制造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202210637388.0A Division CN115132735A (zh) 2019-10-10 2019-10-10 半导体结构及其制造方法

Publications (2)

Publication Number Publication Date
CN110808252A true CN110808252A (zh) 2020-02-18
CN110808252B CN110808252B (zh) 2023-01-10

Family

ID=69488114

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910957157.6A Active CN110808252B (zh) 2019-10-10 2019-10-10 3d存储器件及其制造方法
CN202210637388.0A Pending CN115132735A (zh) 2019-10-10 2019-10-10 半导体结构及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202210637388.0A Pending CN115132735A (zh) 2019-10-10 2019-10-10 半导体结构及其制造方法

Country Status (1)

Country Link
CN (2) CN110808252B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420724A (zh) * 2020-11-18 2021-02-26 长江存储科技有限责任公司 半导体器件及其制备方法
CN112437983A (zh) * 2020-04-14 2021-03-02 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107017264A (zh) * 2016-01-18 2017-08-04 三星电子株式会社 存储器件
CN108447868A (zh) * 2016-05-04 2018-08-24 三星电子株式会社 半导体器件
US20180277556A1 (en) * 2017-03-21 2018-09-27 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN109103200A (zh) * 2017-06-21 2018-12-28 三星电子株式会社 半导体器件
US20190172840A1 (en) * 2017-12-06 2019-06-06 Samsung Electronics Co., Ltd. Semiconductor device
CN110112134A (zh) * 2019-06-17 2019-08-09 长江存储科技有限责任公司 3d nand存储器及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107017264A (zh) * 2016-01-18 2017-08-04 三星电子株式会社 存储器件
CN108447868A (zh) * 2016-05-04 2018-08-24 三星电子株式会社 半导体器件
US20180277556A1 (en) * 2017-03-21 2018-09-27 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN109103200A (zh) * 2017-06-21 2018-12-28 三星电子株式会社 半导体器件
US20190172840A1 (en) * 2017-12-06 2019-06-06 Samsung Electronics Co., Ltd. Semiconductor device
CN110112134A (zh) * 2019-06-17 2019-08-09 长江存储科技有限责任公司 3d nand存储器及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112437983A (zh) * 2020-04-14 2021-03-02 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
CN112437983B (zh) * 2020-04-14 2024-05-24 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
CN112420724A (zh) * 2020-11-18 2021-02-26 长江存储科技有限责任公司 半导体器件及其制备方法

Also Published As

Publication number Publication date
CN115132735A (zh) 2022-09-30
CN110808252B (zh) 2023-01-10

Similar Documents

Publication Publication Date Title
CN109003983B (zh) 3d存储器件及其制造方法
CN110137178B (zh) 3d存储器件及其制造方法
CN113206101B (zh) 3d存储器件及其制造方法
CN110649033B (zh) 3d存储器件及其制造方法
CN111211130B (zh) 3d存储器件及其制造方法
CN109390348B (zh) 3d存储器件及其制造方法
CN109192735B (zh) 3d存储器件及其制造方法
CN111180451B (zh) 3d存储器件及其制造方法
CN110176460B (zh) 3d存储器件及其制造方法
CN109524416B (zh) 制造存储器件的方法及存储器件
CN110289259B (zh) 3d存储器件及其制造方法
CN110379812B (zh) 3d存储器件及其制造方法
CN109037226B (zh) 3d存储器件及其制造方法
CN110808254A (zh) 3d存储器件及其制造方法
CN111540747B (zh) 3d存储器件的制造方法
CN111211131A (zh) 3d存储器件及其制造方法
CN110676257A (zh) 3d存储器件及其制造方法
CN110943089B (zh) 3d存储器件及其制造方法
CN111211128A (zh) 3d存储器件及其制造方法
CN109273452B (zh) 3d存储器件及其制造方法
CN110808252B (zh) 3d存储器件及其制造方法
CN109148453B (zh) 制造半导体器件的方法与3d存储器件
CN111370418B (zh) 3d存储器件的制造方法
CN111293121B (zh) 3d存储器件及其制造方法
CN109273455B (zh) 3d存储器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant