CN110379812B - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件的制造方法，包括：在衬底上形成第一叠层结构，其中，所述第一叠层结构包括交替堆叠的多个层间绝缘层和多个牺牲层；形成贯穿所述第一叠层结构的多个沟道柱；采用多个栅极导体层置换所述多个牺牲层，形成叠层结构；其中，所述多个沟道柱与所述多个栅极导体层中的多个第一栅极导体层形成多个存储晶体管，与所述多个栅极导体层中的第二栅极导体层和第三栅极导体层分别形成第一选择晶体管和第二选择晶体管；多个第一栅极导体层沿垂直衬底表面方向的厚度是变化的。本发明实施例可以平衡不同层存储单元由于沟道柱孔径大小不同造成的擦除速度差异，进而提高3D存储器的可靠性。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术领域，特别涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在例如3DNAND闪存的三维存储器件中，存储阵列可包括具有沟道柱的核心(core)区。沟道柱形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。通过单次刻蚀或多次刻蚀来形成堆叠层的沟道孔。

然后现有的沟道孔刻蚀工艺具有以下问题：1)沟道孔的孔径不一致，一般上部的孔径大于下部的孔径。这样导致不同层存储单元的擦除速度。由于沟道孔下部的孔径小，电场更集中，下层存储单元的擦除速度较快，这不仅为电路设计增加工作难度，也不利于3D存储器件的可靠性；2)下层存储单元的工艺总是比上层存储单元的工艺差，导致下层存储单元容易具有较低的读窗口。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，可以解决等问题。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，其中，所述第一叠层结构包括交替堆叠的多个层间绝缘层和多个牺牲层；形成贯穿所述第一叠层结构的多个沟道柱；采用多个栅极导体层置换所述多个牺牲层，形成叠层结构；其中，所述多个沟道柱与所述多个栅极导体层中的多个第一栅极导体层形成多个存储晶体管，与所述多个栅极导体层中的第二栅极导体层和第三栅极导体层分别形成第一选择晶体管和第二选择晶体管；多个第一栅极导体层沿垂直衬底表面方向的厚度是变化的。

优选地，多个第一栅极导体层的厚度由下向上逐渐变小。

优选地，所述第二栅极导体层位于所述第一栅极导体层下方，多个第一栅极导体层之间的层间绝缘层中与第二栅极导体层靠近的部分层间绝缘层的厚度大于多个第一栅极导体层之间其余层间绝缘层的厚度。

优选地，所述第三栅极导体层位于所述第一栅极导体层下方，多个第一栅极导体层之间的层间绝缘层中与第三栅极导体层靠近的部分层间绝缘层的厚度大于多个第一栅极导体层之间其余层间绝缘层的厚度。

优选地，多个第一栅极导体层之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的。

优选地，形成叠层结构的步骤包括：形成贯穿所述第一叠层结构的栅线缝隙；通过栅线缝隙去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；通过栅线缝隙在所述栅线缝隙和所述空腔中填充金属层；以及对所述金属层进行蚀刻，重新形成栅线缝隙，从而将所述金属层分割成不同层面的所述多个栅极导体层。

优选地，在形成栅线缝隙的步骤和形成空腔的步骤之间，还包括：采用所述栅线缝隙作为离子注入通道，在所述衬底中形成掺杂区。

优选地，在形成空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上依次形成隔离层和阻挡层。

优选地，在填充金属层的步骤和重新形成栅线缝隙之间，还包括：依次形成封闭所述多个栅极导体层的端部的阻挡层和隔离层。

优选地，所述隔离层为高K介质层。

优选地，所述阻挡层由选自钛、氮化钛或者钛/氮化钛复合结构中的至少一种组成。

优选地，所述制造方法还包括：在所述栅线缝隙内填充金属层以形成导电通道。

根据本发明的另一方面，提供一种3D存储器件，包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；其中，所述多个沟道柱与所述多个栅极导体层中的多个第一栅极导体层形成多个存储晶体管，与所述多个栅极导体层中的第二栅极导体层和第三栅极导体层分别形成第一选择晶体管和第二选择晶体管；多个第一栅极导体层之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的。

优选地，多个第一栅极导体层之间的层间绝缘层的厚度由下向上逐渐变小。

优选地，所述第二栅极导体层位于所述第一栅极导体层下方，多个第一栅极导体层之间的层间绝缘层中与第二栅极导体层靠近的部分层间绝缘层的厚度大于多个第一栅极导体层之间其余层间绝缘层的厚度。

优选地，所述第三栅极导体层位于所述第一栅极导体层下方，多个第一栅极导体层之间的层间绝缘层中与第三栅极导体层靠近的部分层间绝缘层的厚度大于多个第一栅极导体层之间其余层间绝缘层的厚度。

优选地，多个第一栅极导体层之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的。

优选地，所述3D存储器件还包括：贯穿所述叠层结构的导电通道，所述导电通道经由所述衬底连接至所述多个沟道柱的底端；其中，所述多个沟道柱的底端经由所述衬底形成共源极连接，所述导电通道提供所述共源极连接至源极线的导电路径。

优选地，所述3D存储器件还包括位于所述衬底中的掺杂区，所述导电通道与所述掺杂区接触。

优选地，所述3D存储器件还包括栅线缝隙，所述栅线缝隙贯穿所述叠层结构，从而将所述多个栅极导体层分割成多条栅线，所述导电通道位于所述栅线缝隙中。

优选地，所述3D存储器件还包括：隔离层，位于所述层间绝缘层的表面上；阻挡层，位于所述隔离层的表面上；其中，所述阻挡层和隔离层还封闭所述栅极导体层的端部。

优选地，所述隔离层为高K介质层。

优选地，其中，所述阻挡层由选自钛、氮化钛或者钛/氮化钛复合结构中的至少一种组成。

本发明提供的3D存储器件及其制造方法，在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个层级绝缘层和多个牺牲层，将多个牺牲层置换成多个栅极导体层，多个栅极导体层中的第一栅极导体层与沟道柱形成存储晶体管，第一栅极导体层沿垂直衬底表面方向的厚度是变化的，可以平衡不同层存储单元由于沟道柱孔径大小不同造成的擦除速度差异，进而提高3D存储器的可靠性。

进一步地，改善3D存储器件底部干扰耦合，从而增大底部存储单元的读窗口。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和图1b分别示出了3D存储器件的存储单元串的电路图和结构示意图；

图2示出了3D存储器件的透视图；

图3a至图3f示出根据本发明第一实施例的3D存储器件制造方法的各个阶段的截面图；

图4示出根据本发明第二实施例的3D存储器件的截面图；

图5示出根据本发明第三实施例的3D存储器件的截面图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。

图1a和图1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。在替代的实施例中，沟道柱110的芯部为空心结构，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构的栅极导体层120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

形成存储晶体管M1至M4的栅极导体层121之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的。

其中，形成存储晶体管M1至M4的栅极导体层121沿垂直衬底表面方向的厚度也是变化的。

其中，栅极导体层121的厚度由下向上逐渐变小。

在一个优选地实施例中，栅极导体层122位于栅极导体层121下方时，与栅极导体层122靠近的部分栅极导体层121的厚度大于其他栅极导体层121的厚度。

在一个优选地实施例中，栅极导体层123位于栅极导体层121下方时，与栅极导体层123靠近的部分栅极导体层121的厚度大于其他栅极导体层121的厚度。

沟道柱110贯穿栅极导体层120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体层122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体层121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体层121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

地选择晶体管Q2的栅极导体层连接成一体。如果地选择晶体管Q2的栅极导体层123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

本发明实施例提供的3D存储器件，形成存储晶体管的栅极导体层之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的，可以平衡不同层存储单元由于沟道柱孔径大小不同造成的擦除速度差异，进而提高3D存储器的可靠性。

在一个优选地实施例中，形成存储晶体管M1至M4的栅极导体层121之间的层间绝缘层沿垂直衬底表面方向的厚度也是变化的。

其中，栅极导体层121之间的层间绝缘层的厚度由下向上逐渐变小；或者栅极导体层122位于栅极导体层121下方时，栅极导体层121之间的层间绝缘层中与栅极导体层122靠近的部分层间绝缘层的厚度大于多个栅极导体层121之间其余层间绝缘层的厚度；或者栅极导体层123位于栅极导体层121下方时，栅极导体层121之间的层间绝缘层中与栅极导体层123靠近的部分层间绝缘层的厚度大于多个栅极导体层121之间其余层间绝缘层的厚度。

图3a至图3f分别示出根据本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

如图3a所示，示出了本发明实施例的3D存储器件制造方法的基础结构，该结构的形成步骤包括：在衬底101上交替地沉积多个层间绝缘层151和多个牺牲层152形成堆叠的第一叠层结构150。刻蚀第一叠层结构150，形成核心区域台阶结构；然后在台阶区域填充介电质层，使得核心区域的表面平坦化。

在该实施例中，衬底101例如是单晶硅衬底，衬底101包括高压P阱区(HVPW)102。

在该实施例中，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底101上交替沉积金属间介电质层(如：氧化硅等)和金属替代牺牲层(如：氮化硅等)，其中，牺牲层152将替换成栅极导体层120。其中，栅极导体层120包括形成存储晶体管的栅极导体层121、形成第一选择晶体管的栅极导体层122和形成第二选择晶体管的栅极导体层123。形成存储晶体管M1至M4的栅极导体层121沿垂直衬底表面方向的厚度是变化的。

其中，栅极导体层121的厚度由下向上逐渐变小。

如图3b所示，形成贯穿所述第一叠层结构150的沟道柱110，所述沟道柱110停止在所述衬底101表面。

为了清楚起见，在图3b中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和栅介质层114。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成栅线缝隙161，如图3c所示。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙161贯穿叠层结构150到达衬底101。

优选地，经由栅线缝隙161进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。

进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图3d所示。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。

优选地，在上述的湿法刻蚀步骤之后，在层间绝缘层151的暴露表面上依次形成隔离层153和阻挡层154，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充金属层155，以及利用栅线缝隙161作为沉积物通道，采用化学气相沉积(CVD)，在栅极导体121、122和123的端部依次形成阻挡层154和隔离层153，如图3e所示。

在该实施例中，所述隔离层153为高K介质层。所述阻挡层154为为钛、氮化钛或者钛/氮化钛复合结构。

在该实施例中，金属层155例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层155中重新形成栅线缝隙161，如图3g所示。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将金属层155分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙161的侧壁上，栅极导体121、122和123邻接栅线缝隙161的端部暴露。

在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。

进一步地，在栅线缝隙161中填充其内部空间的导电通道141，如图3f所示。

导电通道141与栅极导体121、122和123之间由隔离层154隔开。与沟道柱110类似，导电通道141贯穿叠层结构120。导电通道141的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道141的第一端接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。

如上所述，沟道柱110经由衬底100形成共源极连接，导电通道141提供共源极连接至源极线SL的导电路径。

图4示出了根据本发明第二实施例的3D存储器件的截面图。与本发明第一实施例相比，本实施例的栅极导体层122位于栅极导体层121下方时，与栅极导体层122靠近的部分栅极导体层121的厚度大于其他栅极导体层121的厚度。

图5示出了根据本发明第三实施例的3D存储器件的截面图。栅极导体层123位于栅极导体层121下方时，栅极导体层123位于栅极导体层121下方时，与栅极导体层123靠近的部分栅极导体层121的厚度大于其他栅极导体层121的厚度。

在一个优选地实施例中，形成存储晶体管M1至M4的栅极导体层121之间的层间绝缘层151沿垂直衬底表面方向的厚度也是变化的。

其中，栅极导体层121之间的层间绝缘层的厚度由下向上逐渐变小；或者栅极导体层122位于栅极导体层121下方时，栅极导体层121之间的层间绝缘层中与栅极导体层122靠近的部分层间绝缘层的厚度大于多个栅极导体层121之间其余层间绝缘层的厚度；或者栅极导体层123位于栅极导体层121下方时，栅极导体层121之间的层间绝缘层中与栅极导体层123靠近的部分层间绝缘层的厚度大于多个栅极导体层121之间其余层间绝缘层的厚度。

三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器件可以是3D闪存，例如3DNAND闪存。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (19)

1.一种3D存储器件的制造方法，包括：

在衬底上形成第一叠层结构，其中，所述第一叠层结构包括交替堆叠的多个层间绝缘层和多个牺牲层；

形成贯穿所述第一叠层结构的多个沟道柱；

采用多个栅极导体层置换所述多个牺牲层，形成栅叠层结构；

其中，所述栅叠层结构中的多个栅极导体层包括多个第一栅极导体层，以及位于所述多个第一栅极导体层下方的第二栅极导体层、位于所述多个第一栅极导体层上方的第三栅极导体层，

所述多个沟道柱与所述多个第一栅极导体层形成多个存储晶体管，与所述第二栅极导体层和所述第三栅极导体层分别形成第一选择晶体管和第二选择晶体管；所述多个第一栅极导体层沿垂直衬底表面方向的厚度随所述沟道柱的孔径而变化，并且所述多个第一栅极导体层中靠近所述第二栅极导体层或所述第三栅极导体层的部分第一栅极导体层的厚度大于其余第一栅极导体层的厚度。

2.根据权利要求1所述的制造方法，其中，多个第一栅极导体层的厚度由下向上逐渐变小。

3.根据权利要求1所述的制造方法，其中，多个第一栅极导体层之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的。

4.根据权利要求1所述的制造方法，其中，形成栅叠层结构的步骤包括：

形成贯穿所述第一叠层结构的栅线缝隙；

通过栅线缝隙去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；

通过栅线缝隙在所述栅线缝隙和所述空腔中填充金属层；以及

对所述金属层进行蚀刻，重新形成栅线缝隙，从而将所述金属层分割成不同层面的所述多个栅极导体层。

5.根据权利要求4所述的制造方法，其中，在形成栅线缝隙的步骤和形成空腔的步骤之间，还包括：采用所述栅线缝隙作为离子注入通道，在所述衬底中形成掺杂区。

6.根据权利要求4所述的制造方法，其中，在形成空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上依次形成隔离层和阻挡层。

7.根据权利要求6所述的制造方法，其中，在填充金属层的步骤和重新形成栅线缝隙之间，还包括：

依次形成封闭所述多个栅极导体层的端部的阻挡层和隔离层。

8.根据权利要求7所述的制造方法，其中，所述隔离层为高K介质层。

9.根据权利要求7所述的制造方法，其中，所述阻挡层由选自钛、氮化钛或者钛/氮化钛复合结构中的至少一种组成。

10.根据权利要求4所述的制造方法，其中，还包括：在所述栅线缝隙内填充金属层以形成导电通道。

11.一种3D存储器件，包括：

衬底；

位于衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；

贯穿所述栅叠层结构的多个沟道柱；

其中，所述栅叠层结构中的多个栅极导体层包括多个第一栅极导体层，以及位于所述多个第一栅极导体层下方的第二栅极导体层、位于所述多个第一栅极导体层上方的第三栅极导体层，

所述多个沟道柱与所述多个第一栅极导体层形成多个存储晶体管，与所述第二栅极导体层和所述第三栅极导体层分别形成第一选择晶体管和第二选择晶体管；所述多个第一栅极导体层沿垂直衬底表面方向的厚度随所述沟道柱的孔径而变化，并且所述多个第一栅极导体层中靠近所述第二栅极导体层或所述第三栅极导体层的部分第一栅极导体层的厚度大于其余第一栅极导体层的厚度。

12.根据权利要求11所述的3D存储器件，其中，多个第一栅极导体层的厚度由下向上逐渐变小。

13.根据权利要求11所述的3D存储器件，其中，多个第一栅极导体层之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的。

14.根据权利要求11所述的3D存储器件，其中，还包括：

贯穿所述叠层结构的导电通道，所述导电通道经由所述衬底连接至所述多个沟道柱的底端；

其中，所述多个沟道柱的底端经由所述衬底形成共源极连接，所述导电通道提供所述共源极连接至源极线的导电路径。

15.根据权利要求14所述的3D存储器件，其中，还包括位于所述衬底中的掺杂区，所述导电通道与所述掺杂区接触。

16.根据权利要求14所述的3D存储器件，其中，还包括栅线缝隙，所述栅线缝隙贯穿所述栅叠层结构，从而将所述多个栅极导体层分割成多条栅线，所述导电通道位于所述栅线缝隙中。

17.根据权利要求11所述的3D存储器件，其中，还包括：

隔离层，位于所述层间绝缘层的表面上；

阻挡层，位于所述隔离层的表面上；

其中，所述阻挡层和隔离层还封闭所述栅极导体层的端部。

18.根据权利要求17所述的3D存储器件，其中，所述隔离层为高K介质层。

19.根据权利要求17所述的3D存储器件，其中，所述阻挡层由选自钛、氮化钛或者钛/氮化钛复合结构中的至少一种组成。

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