KR101622036B1 - 서로 다른 특성을 갖는 전극층 및/또는 층간 절연층을 이용하는 3차원 플래시 메모리 - Google Patents

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Abstract

본 발명의 실시예들은 복수의 전극층들 각각의 물리적인 구조 혹은 재료 등을 서로 다르게 함으로써, 복수의 전극층들의 문턱 전압 산포를 개선할 수 있고, 따라서, 저장된 데이터를 유지하는 과정 및 판독 과정에서의 신뢰도를 향상시킬 수 있다.

Description

서로 다른 특성을 갖는 전극층 및/또는 층간 절연층을 이용하는 3차원 플래시 메모리 및 그 제작 방법{THREE DIMENSIONAL FLASH MEMORY USING ELECTRODE LAYER AND/OR INTER-LAYER WITH DIFFERENT CHARACTERISTIC AND MANUFACTURING METHOD}
본 발명은 서로 다른 특성을 갖는 전극층 및/또는 층간 절연층을 이용하는 3차원 플래시 메모리 및 그 제작 방법에 관한 것으로서, 구체적으로, 복수의 전극층들 각각을 서로 다른 특성을 갖도록 하거나, 복수의 층간 절연층들 각각을 서로 다른 특성을 갖도록 함으로써, 복수의 전극층들의 문턱 전압 산포를 개선하고, 복수의 층간 절연층들 각각에 가해지는 스트레스 레벨을 균일하게 하는 3차원 플래시 메모리 및 그 제작 방법에 관한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory :EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(memory stick) 등에 공통적으로 이용될 수 있다. 상기 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어한다.
상기 플래시 메모리 소자를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 NAND형 플래시 메모리 소자와, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 NOR형 플래시 메모리 소자가 존재한다.
상기 플래시 메모리 소자는 고용량의 데이터를 저장할 수 있도록 설계되어야 한다. 그러므로, 단위 칩 내에는 다수의 셀 트랜지스터가 형성되어야 한다. 그러나, 한정된 수평 면적 내에 셀 트랜지스터들을 고도로 집적시키는 것이 용이하지 않다.
3차원 메모리 구조는 낸드 플래시 메모리(NAND Flash Memory)의 2차원상 스케일링(Scaling)의 한계를 개선한다. 3차원 낸드 플래시 메모리의 구조는 예를 들어, BICS(Built-In Current Sensor) 구조 및 BICS 구조를 개선한 파이프 형식(Piped Type)의 BiCS(Bit Cost Scalable) 낸드 플래시 메모리 구조를 포함한다.
본 발명의 실시예들은 복수의 전극층들의 물리적 구조 혹은 재료 등을 서로 다르게 함으로써, 복수의 전극층들의 문턱 전압 산포를 개선한 3차원 플래시 메모리 및 그 제작 방법을 제공한다.
또한, 본 발명의 실시예들은 복수의 전극층들 뿐만 아니라, 층간 절연층들의 물리적 구조 혹은 재료 등을 서로 다르게 함으로써, 층간 절연층들 각각에 가해지는 스트레스 레벨을 균일하게 한 3차원 플래시 메모리 및 그 제작 방법을 제공한다.
본 발명의 일실시예에 따른 3차원 플래시 메모리는 채널층; 상기 채널층과 연결되고, 수직적으로 적층되는 복수의 전극층들; 및 상기 채널층과 연결되고, 상기 복수의 전극층들과 교대로 배치되며, 수직적으로 적층되는 복수의 층간 절연층들을 포함하고, 상기 복수의 전극층들 각각은 서로 다른 물리적인 구조를 갖거나, 서로 다른 물질로 형성된다.
상기 복수의 전극층들 중 제1 전극층의 두께는 상기 제1 전극층의 상층에 존재하는 제2 전극층의 두께보다 두껍게 형성될 수 있다.
상기 복수의 전극층들 각각의 길이 또는 상기 복수의 전극층들 각각의 표면에 형성되는 패턴은 서로 다를 수 있다.
상기 복수의 전극층들 중 제1 전극층을 형성하는 재료는 상기 제1 전극층의 상층에 존재하는 제2 전극층의 재료보다 우수한 전기적인 전달 특성을 가질 수 있다.
상기 복수의 전극층들 중 적어도 두 개의 전극층들 각각은 서로 다른 물질로 형성될 수 있다.
상기 복수의 전극층들 각각과 상기 채널층 사이에는 인터레이어 산화막, 상기 실리콘 질화막 및 터널 산화막이 배치될 수 있다.
본 발명의 다른 일실시예에 따른 3차원 플래시 메모리는 채널층; 상기 채널층과 연결되고, 수직적으로 적층되는 복수의 전극층들; 및 상기 채널층과 연결되고, 상기 복수의 전극층들과 교대로 배치되며, 수직적으로 적층되는 복수의 층간 절연층들을 포함하고, 상기 복수의 층간 절연층들 각각은 서로 다른 물질로 형성되거나, 서로 다른 물리적인 구조를 갖는다.
상기 복수의 층간 절연층들 중 제1 층간 절연층을 형성하는 재료는 상기 제1 층간 절연층의 상층에 존재하는 제2 층간 절연층의 재료보다 스트레스에 강한 특성을 가질 수 있다.
상기 복수의 층간 절연층들 중 적어도 두 개의 층간 절연층들은 서로 다른 물질로 형성될 수 있다.
상기 복수의 층간 절연층들 중 제1 층간 절연층의 두께는 상기 제1 층간 절연층의 상층에 존재하는 제2 층간 절연층의 두께보다 두껍게 형성될 수 있다.
상기 복수의 층간 절연층들 각각의 길이 또는 상기 복수의 층간 절연층들 각각의 표면에 형성되는 패턴은 서로 다를 수 있다.
상기 복수의 전극층들 각각과 상기 채널층 사이에는 인터레이어 산화막, 상기 실리콘 질화막 및 터널 산화막이 배치될 수 있다.
본 발명의 또 다른 일실시예에 따른 3차원 플래시 메모리는 채널층; 상기 채널층과 연결되고, 수직적으로 적층되는 복수의 전극층들; 및 상기 채널층과 연결되고, 상기 복수의 전극층들과 교대로 배치되며, 수직적으로 적층되는 복수의 층간 절연층들을 포함하고, 상기 복수의 층간 절연층들 각각은 서로 다른 물질로 형성되거나, 서로 다른 물리적인 구조를 가지며, 상기 복수의 전극층들 각각은 서로 다른 물질로 형성되거나, 서로 다른 물리적인 구조를 갖는다.
본 발명의 실시예들은 복수의 전극층들의 물리적 구조 혹은 재료 등을 서로 다르게 함으로써, 복수의 전극층들의 문턱 전압 산포를 개선한 3차원 플래시 메모리 및 그 제작 방법을 제공할 수 있다. 따라서, 3차원 플래시 메모리에 저장된 데이터의 신뢰도를 향상시킬 수 있다.
또한, 본 발명의 실시예들은 복수의 전극층들 뿐만 아니라, 층간 절연층들의 물리적 구조 혹은 재료 등을 서로 다르게 함으로써, 층간 절연층들 각각에 가해지는 스트레스 레벨을 균일하게 한 3차원 플래시 메모리 및 그 제작 방법을 제공할 수 있다.
도 1은 3차원 플래시 메모리의 일반적인 단면도를 나타낸다.
도 2는 동일한 물질로 형성되고, 균일한 물리적 구조를 갖는 복수의 층간 절연층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 3은 본 발명의 실시예에 따라 서로 다른 물질로 형성되고, 균일한 물리적 구조를 갖는 복수의 층간 절연층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 4는 본 발명의 실시예에 따라 서로 다른 물질로 형성되고, 서로 다른 물리적 구조를 갖는 복수의 층간 절연층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 5는 균일한 물리적 구조를 갖고, 동일한 물질로 형성되는 복수의 전극층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 6은 본 발명의 실시예에 따라 서로 다른 물리적 구조를 갖고, 동일한 물질로 형성되는 복수의 전극층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 7은 본 발명의 실시예에 따라 서로 다른 물리적 구조를 갖고, 서로 다른 물질로 형성되는 복수의 전극층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 8은 본 발명의 일실시예에 따른 3차원 플래시 메모리를 포함하는 저장 장치를 나타낸 도면이다.
도 9는 균일한 물리적 구조를 갖고, 동일한 물질로 형성되는 복수의 전극층들을 포함하는 3차원 플래시 메모리의 구조를 나타낸 도면이다.
도 10은 도 9에 도시된 3차원 플래시 메모리에서 문턱 전압 산포를 나타낸 그래프이다.
도 11은 복수의 전극층들 각각의 두께에 따른 3차원 플래시 메모리에서 문턱 전압 산포를 나타낸 그래프들이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 3차원 플래시 메모리의 일반적인 단면도를 나타낸다.
도 1을 참조하면, 3차원 플래시 메모리는 수직 구조물로서 채널층(110)을 포함한다. 즉, 채널층(110)은 기판(미도시)에 대하여 수직적으로 형성된다. 여기서, 채널층은 단결정질의 실리콘으로 형성될 수 있으며, 예를 들어 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등을 통하여 형성될 수 있다.
채널층(110) 주변에는 터널 산화막(120), 실리콘 질화막(130), 인터레이어 산화막(140)이 형성될 수 있으며, 복수의 전극층들(150)은 수직적으로 적층된다. 그리고, 도 1에 도시되지 아니하였지만, 복수의 전극층들(150) 사이에는 복수의 층간 절연층들이 교대로 배치된다.
아래에서 상세히 설명하겠지만, 채널층(110) 주변에 형성된 터널 산화막(120), 실리콘 질화막(130), 인터레이어 산화막(140)은 전하를 트래핑함으로써 데이터를 저장할 수 있다. 그러나, 전하를 트래핑하는 과정에서 발생하는 외적인 스트레스 혹은 내적인 스트레스 또는 시간의 경과에 따른 전하들의 확산은 데이터 교란을 발생시킬 수 있다. 이 때, 전하를 트래핑하는 과정에서 발생하는 외적인 스트레스 혹은 내적인 스트레스는 복수의 층간 절연층들 각각에 다르게 작용한다. 예를 들어, 상층부에 존재하는 층간 절연층에는 낮은 레벨의 스트레스가 가해질 수 있고, 하층부에 존재하는 층간 절연층에는 높은 레벨의 스트레스가 가해질 수 있다.
또한, 3차원 플래시 메모리의 채널층(110)의 저항률은 위치에 따라 다르기 때문에 복수의 전극층들(150) 각각의 문턱 전압의 차이가 발생되어 문턱 전압 산포가 확산될 수 있다. 이와 같은, 문턱 전압 산포의 확산은 저장된 데이터를 유지하는 과정 및 판독 과정에서의 신뢰도를 하락시킬 수 있다. 이 때, 복수의 전극층들(150) 각각의 문턱 전압은 복수의 전극층들(150) 각각에 흐르는 전류밀도가 다르기 때문에, 차이가 발생될 수 있다. 예를 들어, 상층부에 존재하는 전극층은 높은 전류밀도를 가질 수 있고, 하층부에 존재하는 전극층은 상대적으로 낮은 전류밀도를 가질 수 있다.
도 2는 동일한 물질로 형성되고, 균일한 물리적 구조를 갖는 복수의 층간 절연층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 2를 참조하면, 3차원 플래시 메모리의 구조적인 문제로 인하여, 복수의 전극층들(210)과 교대로 배치되는 복수의 층간 절연층들(220) 중 상층부의 층간 절연층에는 낮은 레벨의 스트레스가 작용하는 반면에, 하층부의 층간 절연층에는 높은 레벨의 스트레스가 작용한다.
이와 같이, 복수의 층간 절연층들(220) 각각마다 서로 다른 레벨의 스트레스가 작용하는 것은 저장된 데이터의 신뢰성을 낮추는 원인이 될 수 있다. 따라서, 본 발명의 실시예들은 복수의 층간 절연층들(220) 각각마다 실질적으로 균일한 레벨의 스트레스가 적용할 수 있도록 복수의 층간 절연층들(220)의 재료 또는 물리적인 구조를 제안한다.
도 3은 본 발명의 실시예에 따라 서로 다른 물질로 형성되고, 균일한 물리적 구조를 갖는 복수의 층간 절연층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 3을 참조하면, 본 발명의 실시예는 복수의 전극층들(310) 사이에 각각 배치되는 복수의 층간 절연층들(320)을 서로 다른 물질을 이용하여 형성한다. 예를 들어, 복수의 층간 절연층들(320)은 물질 1의 층간 절연층(330), 물질 2의 층간 절연층(331), 물질 3의 층간 절연층(332) 및 물질 4의 층간 절연층(333)을 포함할 수 있다.
복수의 층간 절연층들(320)은 평탄화 혹은 절연을 목적으로 사용되며, SiO2, DSG(SiOF), TFOS, BPSG 등의 CVD로 성막되는 가스재료와, SOG(스핀온글라 스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외부의 스트레스에 대한 내구도를 결정한다.
이 때, 본 발명의 실시예는 복수의 층간 절연층들(320) 중 상층부에 존재하는 층간 절연층들을 위해서는 상대적으로 스트레스에 약한 재료를 사용할 수 있고, 하층부에 존재하는 층간 절연층들을 위해서는 상대적으로 스트레스에 강인한 재료를 사용할 수 있다. 따라서, 복수의 층간 절연층들(320) 각각에 가해지는 스트레스의 레벨이 균일하게 될 수 있다.
도 4는 본 발명의 실시예에 따라 서로 다른 물질로 형성되고, 서로 다른 물리적 구조를 갖는 복수의 층간 절연층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 4를 참조하면, 본 발명의 실시예는 도 3에 도시된 바와 같이 복수의 층간 절연층들 각각을 위하여 서로 다른 물질을 사용하면서도, 복수의 층간 절연층들 각각의 물리적인 구조를 서로 다르게 설계할 수 있다. 여기서, 물리적인 구조는 복수의 층간 절연층들 각각의 두께, 길이 등에 의하여 결정될 수 잇다.
다시 도 4를 참조하면, 본 발명의 실시예는 복수의 전극층들(410) 사이에 각각 존재하는 복수의 층간 절연층들(420)은 물질 1의 층간 절연층(430), 물질 2의 층간 절연층(431), 물질 3의 층간 절연층(432) 및 물질 4의 층간 절연층(433)을 포함할 수 있다. 이 때, 물질 1의 층간 절연층(430), 물질 2의 층간 절연층(431), 물질 3의 층간 절연층(432) 및 물질 4의 층간 절연층(433) 각각의 두께는 서로 다르게 결정될 수 있다. 예를 들어, 물질 1의 층간 절연층(430)의 두께는 물질 2의 층간 절연층(431), 물질 3의 층간 절연층(432) 및 물질 4의 층간 절연층(433)의 두께보다 두껍게 형성될 수 있으며, 이것은 복수의 층간 절연층들(420) 각각에 가해지는 스트레스의 레벨을 균일하게 할 수 있다.
도 4에서 복수의 층간 절연층들(420) 각각의 두께의 변화를 통하여 물리적 구조의 변경을 설명하였지만, 본 발명의 실시예들은 다양한 길이, 복수의 층간 절연층들(420) 각각의 표면에 형성되는 패턴 등의 변화를 포함한다.
이와 같이, 본 발명의 실시예는 서로 다른 물질로 형성될 뿐만 아니라, 서로 다른 물리적 구조를 갖는 복수의 층간 절연층들(420)을 제안하고 있으나, 이에 제한되거나 한정되지 않고, 동일한 물질로 형성되면서 서로 다른 물리적 구조만을 갖는 복수의 층간 절연층들(420) 역시 제안할 수 있다.
도 5는 균일한 물리적 구조를 갖고, 동일한 물질로 형성되는 복수의 전극층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 5를 참조하면, 3차원 플래시 메모리의 구조적인 문제(예컨대, 3차원 플래시 메모리에 포함되는 채널층의 저항률이 위치에 따라 변화되는 문제)로 인하여, 복수의 전극층들(510) 중 상층부의 전극층에 흐르는 전류밀도가 하층부의 전극층에 흐르는 전류밀도와 다르기 때문에, 복수의 전극층들(510) 각각의 문턱 전압 사이의 차이가 발생될 수 있다.
이와 같이, 복수의 전극층들(510) 각각의 문턱 전압의 차이는 문턱 전압 산포의 확산을 가져오고, 문턱 전압의 확산은 저장된 데이터를 유지하는 과정 및 판독 과정에서의 신뢰성을 낮추는 원인이 될 수 있다. 따라서, 본 발명의 실시예들은 복수의 전극층들(510) 각각마다 실질적으로 균일한 문턱 전압을 갖도록 복수의 전극층들(510)의 재료 또는 물리적인 구조를 제안한다. 이 때, 복수의 전극층들(510)과 교대로 배치되는 복수의 층간 절연층들(520)은 위에서 상술한, 각각마다 실질적으로 균일한 레벨의 스트레스가 적용되는 재료 또는 물리적인 구조를 가질 수도 있다.
도 6은 본 발명의 실시예에 따라 서로 다른 물리적 구조를 갖고, 동일한 물질로 형성되는 복수의 전극층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 6을 참조하면, 본 발명의 실시예는 복수의 전극층들(610) 각각의 물리적인 구조를 서로 다르게 설계할 수 있다. 여기서, 물리적인 구조는 복수의 전극층들(610) 각각의 두께, 길이 등에 의하여 결정될 수 있다. 예를 들어, 복수의 전극층들(610)은 서로 다른 두께를 갖는 전극층 1(620), 전극층 2(621), 전극층 3(622) 및 전극층 4(623)를 포함할 수 있다. 이 때, 전극층 1(620)의 두께는 전극층 2(621), 전극층 3(622) 및 전극층 4(623)의 두께보다 두껍게 형성될 수 있으며, 이것은 복수의 전극층들(610) 각각의 문턱 전압을 균일하게 할 수 있다.
도 6에서 복수의 전극층들(610) 각각의 두께 변화를 통하여 물리적 구조의 변경을 설명하였지만, 본 발명의 실시예들은 다양한 길이, 복수의 전극층들(610) 각각의 표면에 형성되는 패턴 등의 변화를 포함한다.
이 때, 복수의 전극층들(610)과 교대로 배치되는 복수의 층간 절연층들(630)은 위에서 상술한, 각각마다 실질적으로 균일한 레벨의 스트레스가 적용되는 재료 또는 물리적인 구조를 가질 수도 있다.
도 7은 본 발명의 실시예에 따라 서로 다른 물리적 구조를 갖고, 서로 다른 물질로 형성되는 복수의 전극층들을 포함하는 3차원 플래시 메모리의 단면도를 나타낸다.
도 7을 참조하면, 본 발명의 실시예는 도 6에 도시된 바와 같이, 복수의 전극층들 각각의 물리적인 구조를 서로 다르게 설계하면서도, 복수의 전극층들 각각을 위하여 서로 다른 물질을 사용할 수 있다.
다시 도 7을 참조하면, 본 발명의 실시예는 복수의 전극층들(710)은 물질 1의 전극층(720), 물질 2의 전극층(721), 물질 3의 전극층(722) 및 물질 4의 전극층(723)을 포함할 수 있다.
여기서, 본 발명의 실시예는 복수의 전극층들(710) 중 상층부에 존재하는 전극층을 위해서는 상대적으로 전기적인 전달 특성이 약한 재료를 사용할 수 있고, 하층부에 존재하는 전극층을 위해서는 상대적으로 전기적인 전달 특성이 우수한 재료를 사용할 수 있다. 예를 들어, 물질 1의 전극층(720)의 전기적인 전달 특성은 물질 4의 전극층(723)의 전기적인 전달 특성보다 우수할 수 있다. 따라서, 복수의 전극층들(710) 각각의 문턱 전압은 균일하게 될 수 있다.
이 때, 복수의 전극층들(710)과 교대로 배치되는 복수의 층간 절연층들(730)은 위에서 상술한, 각각마다 실질적으로 균일한 레벨의 스트레스가 적용되는 재료 또는 물리적인 구조를 가질 수도 있다.
또한, 본 발명의 실시예는 서로 다른 물리적 구조를 가지면서 서로 다른 물질로 형성되는 복수의 전극층들(710)을 제안하고 있으나, 이에 제한되거나 한정되지 않고, 균일한 물리적 구조를 가지면서 서로 다른 물질로만 형성되는 복수의 전극층들(710) 역시 제안할 수 있다.
도 8은 본 발명의 일실시예에 따른 3차원 플래시 메모리를 포함하는 저장 장치를 나타낸 도면이다.
도 8을 참조하면, 시스템(800)은 메모리(810)와 메모리 컨트롤러(820)가 연결되어 있다. 이 때, 메모리(810)는 위에서 상술한 3차원 플래시 메모리를 의미한다. 메모리(810)는 낸드 플래시 메모리뿐만 아니라, 본 발명의 사상을 응용한 노아 플래시 메모리도 될 수 있다.
메모리 컨트롤러(820)는 메모리(810)의 동작을 컨트롤하기 위해서 입력신호를 제공한다.
시스템(500)은 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤 한다.
이러한 구조는 간단한 메모리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용되어 휴대용 디지털 카메라, 휴대폰 등 메모리가 필요한 모든 디지털 기기에 적용 된다.
도 9는 균일한 물리적 구조를 갖고, 동일한 물질로 형성되는 복수의 전극층들을 포함하는 3차원 플래시 메모리의 구조를 나타낸 도면이다.
도 9를 참조하면, 3차원 플래시 메모리가 셀 트랜지스터들이 직렬로 연결되어 단위 스트링을 이루고, 이러한 단위 스트링들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 낸드 플래시 메모리인 경우를 설명한다. 이 때, 도 9의 (a)를 살펴보면, 스트링의 길이가 길어질수록 채널층의 저항이 증가되어 비트 라인에 가해진 판독 전류가 채널층을 따라 흐르면서 전류밀도가 스트링의 하층부로 내려갈수록 취약해짐을 알 수 있다. 이하, 도 10에서는 도 9의 (b)와 같이, 스트링에 포함되는 셀의 적층수를 10단, 30단 및 50단으로 다르게 하면서, 상부에 있는 셀과 하부에 있는 셀에 각각 10V의 프로그램 바이어스를 인가하여, 저장된 데이터의 판독 동작을 수행할 때 게이트 전압에 따른 드레인 전류를 확인하는 실험을 기재한다.
도 10은 도 9에 도시된 3차원 플래시 메모리에서 문턱 전압 산포를 나타낸 그래프이다.
도 10을 참조하면, 셀의 적층수가 30단인 경우의 top과 bottom의 드레인 전류(1030, 1040)가 셀의 적층수가 10단인 경우의 top과 bottom의 드레인 전류(1010, 1020)보다 감소했음을 알 수 있고, 셀의 적층수가 50단인 경우의 top과 bottom의 드레인 전류(1050, 1060)가 셀의 적층수가 30단인 경우의 top과 bottom의 드레인 전류(1030, 1040)보다 감소했음을 알 수 있다.
또한, 셀의 적층수에 따른 게이트 전압 차이는 표 1과 같이 나타났다.
10단 셀 30단 셀 50단 셀
top bottom top bottom top bottom
Saturation Drain Current[A] 3.69E-05 3.69E-05 3.69E-05 3.69E-05 3.69E-05 3.69E-05
Vt[V] 0.7247 0.6549 0.6530 0.5080 0.4715 0.2633
△Vt[V] 0.0698 0.1450 0.2082
표 1을 살펴보면, 3차원 낸드 플래시 메모리의 적층수가 증가할수록 상부에 위치한 셀과 하부에 위치한 셀 사이의 문턱 전압의 차이가 커지는 경향을 알 수 있다. 다시 말해, 셀의 단수가 적을 때에는 셀의 위치에 따른 문턱 전압의 차이가 미미하지만, 셀의 단수가 커지게 되면, 문턱 전압의 산포가 확산될 수 있다. 이러한 결과는 특히, 셀 당 2비트 이사의 정보를 저장하는 MLC(Multi Level Cell)에서 저장된 데이터의 판독 과정에서의 신뢰성을 저하시키게 된다.
도 11은 복수의 전극층들 각각의 두께에 따른 3차원 플래시 메모리에서 문턱 전압 산포를 나타낸 그래프들이다.
도 11을 참조하면, 3차원 플래시 메모리의 게이트층인 복수의 전극층들 각각의 두께를 조절함으로써, 변화되는 두께에 따른 문턱 전압 산포를 비교한다.
(a)와 같이 복수의 전극층들 각각의 두께를 40nm으로 일정하게 한 경우, 복수의 전극층들 중 상부의 전극층과 하부의 전극층 사이의 문턱 전압(1110, 1120)의 차이는 0.2082임을 알 수 있다.
또한, (b)와 같이 복수의 전극층들 각각의 두께를 상부의 전극층을 70nm으로 설정하고 하부의 전극층을 40nm으로 설정하여, 상부로 올라갈수록 두께를 증가시킨 경우, 복수의 전극층들 중 상부의 전극층과 하부의 전극층 사이의 문턱 전압(1130, 1140)의 차이는 0.3918임을 알 수 있다.
또한, (c)와 같이 복수의 전극층들 각각의 두께를 상부의 전극층을 10nm으로 설정하고 하부의 전극층을 40nm으로 설정하여, 상부로 올라갈수록 두께를 감소시킨 경우, 복수의 전극층들 중 상부의 전극층과 하부의 전극층 사이의 문턱 전압(1150, 1160)의 차이는 -0.2198임을 알 수 있다.
또한, (d)와 같이 복수의 전극층들 각각의 두께를 상부의 전극층을 20nm으로 설정하고 하부의 전극층을 40nm으로 설정하여, 상부로 올라갈수록 두께를 감소시킨 경우, 복수의 전극층들 중 상부의 전극층과 하부의 전극층 사이의 문턱 전압(1170, 1180)의 차이는 0.0039임을 알 수 있다.
즉, 복수의 전극층들 각각의 두께를 하부에 내려갈수록 두껍게 형성함으로써, 문턱 전압 산포를 개선할 수 있음을 알 수 있다. 따라서, 복수의 전극층들 중 제1 전극층의 두께를 제1 전극층의 상층에 존재하는 제2 전극층의 두께보다 두껍게 형성하는 것 같이 복수의 전극층들 각각의 물리적인 구조를 서로 다르게 설계함으로써, 복수의 전극층들의 문턱 전압 산포를 개선할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.대하여 수직적으로 형성된다. 여기서, 채널층은 단결정질의 실리콘으로 형성될 수 있으며, 예를 들어 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등을 통하여 형성될 수 있다.

Claims (13)

  1. 3차원 플래시 메모리에 있어서,
    채널층;
    상기 채널층과 연결되고, 수직적으로 적층되는 복수의 전극층들; 및
    상기 채널층과 연결되고, 상기 복수의 전극층들과 교대로 배치되며, 수직적으로 적층되는 복수의 층간 절연층들
    을 포함하고,
    상기 복수의 전극층들 각각은 서로 다른 물리적인 구조를 갖거나, 서로 다른 물질로 형성되며,
    상기 복수의 전극층들 중 적어도 두 개의 전극층들 각각은 서로 다른 물질로 형성되고,
    상기 복수의 전극층들 중 제1 전극층을 형성하는 재료는 상기 제1 전극층의 상층에 존재하는 제2 전극층의 재료보다 우수한 전기적인 전달 특성을 갖는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 복수의 전극층들 중 제1 전극층의 두께는 상기 제1 전극층의 상층에 존재하는 제2 전극층의 두께보다 두껍게 형성되는 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 복수의 전극층들 각각의 길이 또는 상기 복수의 전극층들 각각의 표면에 형성되는 패턴은 서로 다른 3차원 플래시 메모리.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 복수의 전극층들 각각과 상기 채널층 사이에는 인터레이어 산화막, 실리콘 질화막 및 터널 산화막이 배치되는 3차원 플래시 메모리.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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