KR101498676B1 - 3차원 반도체 장치 - Google Patents

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Abstract

3차원 반도체 장치가 제공된다. 이 장치는 기판 및 기판 상에 수직으로 적층되는 복수의 메모리 트랜지스터들을 포함한다. 이때, 복수의 메모리 트랜지스터들 중의 적어도 하나는 다른 것과 서로 다른 채널길이를 갖는다.

Description

3차원 반도체 장치{3-Dimensional Semiconductor Device}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 서로 다른 두께의 수평 패턴들을 구비하는 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 메모리 반도체 장치들이 제안되고 있다. 하지만, 3차원 메모리 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 메모리 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 제공하는 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 신뢰성을 제공하는 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 트랜지스터 특성에서의 층간 차이를 줄일 수 있는 3차원 반도체 장치를 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 서로 다른 두께의 수평 박막들을 포함하는 3차원 반도체 장치를 제공한다. 이 장치는 기판 상에 차례로 적층되어 수평 패턴들로 사용되는 복수의 수평 박막들 및 상기 수평 패턴들 사이에 배치되는 적어도 하나의 수직 패턴을 구비하되, 상기 수평 패턴들 및 상기 수직 패턴들은 메모리 트랜지스터를 구성하고, 상기 수평 박막들 중의 적어도 두 층들은 서로 다른 두께를 갖는다.
일 실시예에 따르면, 상기 수평 박막의 두께는 상기 기판과 해당 수평 박막 사이의 거리에 비례하고, 상기 수직 패턴의 폭은 상기 기판으로부터 멀어질수록 넓어질 수 있다. 또한, 상기 수평 패턴들 각각은, 서로 이격되면서 2차원적으로 배열된 홀들을 정의하는, 플레이트 모양이고, 상기 적어도 하나의 수직 패턴은 상기 홀 을 관통할 수 있다.
다른 실시예에 따르면, 상기 수평 박막의 두께는 상기 기판과 해당 수평 박막 사이의 거리에 반비례하고, 상기 수직 패턴의 폭은 상기 기판으로부터 멀어질수록 좁아질 수 있다. 이때, 상기 수평 패턴들은 라인 모양의 개구부를 정의하는 라인 모양이고, 상기 수직 패턴은 상기 개구부 내에서 상기 수평 패턴의 측벽을 마주보도록 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 수평 패턴들 및 상기 적어도 하나의 수직 패턴은 상기 기판 상에 3차원적으로 배열되는 트랜지스터들을 구성하되, 상기 수평 패턴은 도전성 물질을 포함함으로써 상기 트랜지스터의 게이트 전극으로 사용되고, 상기 수직 패턴은 상기 기판으로부터 연장되는 반도체 물질로 형성되어 상기 트랜지스터의 채널 영역으로 사용될 수 있다. 이 경우, 상기 수평 박막들의 두께들은, 상기 채널 영역의 폭 및 상기 채널 영역의 길이 사이의 비율이 해당 트랜지스터와 상기 기판 사이의 거리에 상관없이 실질적으로 동일하도록, 구성될 수 있다.
이에 더하여, 상기 수평 박막과 상기 수직 패턴 사이에는 게이트 절연막이 개재되고, 상기 수직 패턴의 상부 및 하부 영역들에는 각각 이들에 접속하는 상부 배선 및 하부 배선이 배치될 수 있다. 이 경우, 상기 게이트 절연막은 전하 저장을 위한 박막을 포함함으로써, 상기 트랜지스터들은 비휘발성 메모리 셀 트랜지스터들로 사용될 수 있다.
또한, 상기 수평 박막들의 최상부 층과 상기 상부 배선 사이에는, 상부 선택 라인을 구성하는 상부 도전층이 배치되고, 상기 수평 박막들의 최하부 층과 상 기 기판 사이에는 하부 선택 라인을 구성하는 하부 도전층이 배치될 수 있다. 상기 하부 및 상부 도전층들과 상기 수직 패턴 사이에는, 상기 게이트 절연막과 다른 박막 구조를 갖는, 선택 게이트 절연막이 더 배치될 수 있다.
또다른 실시예에 따르면, 상기 수평 패턴들 및 상기 적어도 하나의 수직 패턴은 상기 기판 상에 3차원적으로 배열되는 트랜지스터들을 구성하되, 상기 수평 패턴은 반도체 물질로 형성되어 상기 트랜지스터의 채널 영역으로 사용되고, 상기 수직 패턴은 도전성 물질을 포함함으로써 상기 트랜지스터의 게이트 전극으로 사용될 수 있다. 유사하게, 상기 수평 박막들의 두께들은, 상기 채널 영역의 폭 및 상기 채널 영역의 길이 사이의 비율이 해당 트랜지스터와 상기 기판 사이의 거리에 상관없이 실질적으로 동일하도록, 구성될 수 있다.
본 발명의 실시예들의 일부에 따르면, 상기 수평 패턴들에 의해 구성되는 트랜지스터들은 메모리 트랜지스터들일 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 수평 박막들을 서로 다른 두께로 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 서로 이격된 수평 박막들을 차례로 적층하고, 상기 수평 박막들을 패터닝하여 개구부의 측벽을 정의하는 수평 패턴들을 형성한 후, 상기 개구부 내에 상기 수평 패턴들 사이에 배치되어 상기 수평 패턴들의 측벽을 마주보는 수직 패턴들을 형성하는 단계를 포함한다. 이때, 상기 수평 박막들 중의 적어도 두 층들은 서로 다른 두께로 형성된다.
본 발명의 실시예들에 따르면, 상기 수평 박막들은, 상기 개구부 측벽의 곡 률 또는 상기 기판의 상부면에 대한 상기 개구부 측벽의 경사에 따른, 상기 수평 패턴과 상기 수직 패턴의 대향 영역(facing area)의 종횡비(aspect ratio)에서의 층간 변동률을 20%의 범위 이내로 줄이는 두께로 형성될 수 있다. 예를 들면, 상기 개구부의 폭이 상기 기판으로부터 멀어질수록 증가할 경우, 상기 수평 박막들은 상기 기판으로부터 멀어질수록 증가하는 두께로 형성될 수 있다. 또는, 상기 개구부의 폭이 상기 기판으로부터 멀어질수록 감소하는 경우, 상기 수평 박막들은 상기 기판으로부터 멀어질수록 감소하는 두께로 형성될 수 있다.
일 실시예에 따르면, 상기 수평 박막들은 도전성 물질로 형성되고, 상기 수직 패턴들은 반도체 물질로 형성될 수 있다. 다른 실시예에 따르면, 상기 수평 박막들은 반도체 물질로 형성되고, 상기 수직 패턴들은 도전성 물질로 형성될 수 있다.
한편, 상기 수직 패턴들을 형성하기 전에, 상기 수평 패턴들의 측벽을 덮는 게이트 절연막을 더 형성할 수 있다. 이 경우, 상기 게이트 절연막은 전하 저장을 위한 박막을 포함하고, 상기 수평 패턴 및 상기 수직 패턴들 중의 하나는 비휘발성 메모리 셀 트랜지스터의 게이트 전극으로 사용되고 다른 하나는 비휘발성 메모리 셀 트랜지스터의 채널 영역으로 사용될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 수평 패턴은 메모리 셀 트랜지스터의 게이트 전극 또는 채널 영역으로 사용될 수 있다.
본 발명의 실시예들에 따르면, 수평 패턴들은 3차원적으로 배열되는 트랜지 스터들의 게이트 전극 또는 채널 영역으로 사용되며, 상기 수평 패턴들은 트랜지스터들의 전기적 특성에서의 층간 차이를 줄이는 두께로 형성될 수 있다. 이에 따라, 본 발명에 따른 3차원 반도체 장치는 평면적 반도체 장치들에 비해 증가된 집적도를 가질 수 있을 뿐만 아니라 증가된 신뢰성 및 균일성을 가질 수 있다. 특히, 상기 수평 패턴들의 두께가 상기 채널 영역의 종횡비에서의 층간 차이를 줄이도록 선택될 경우, 트랜지스터들의 드레인 전류 특성에서의 층간 차이를 줄일 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별 시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 상에 절연막들(31, 32, 33, 34, 35) 및 수평 박막들(41, 42, 43, 44)을 교대로 그리고 반복적으로 증착한다. 상기 수평 박막들(41~44)은 4개의 층들을 구비하는 경우가 예시적으로 도시되었지만, 상기 수평 박막들(41~44)의 층 수는 4보다 크거나 또는 4보다 작을 수 있다. 이어서, 도 2에 도시된 것처럼, 상기 절연막들(31~35) 및 상기 수평 박막들(41~44)을 패터닝하여 상기 기판(10)의 상부면을 노출시키는 개구부(50)를 형성하고, 도 3에 도시된 것처럼, 상기 개구부(50) 내에 게이트 절연막(60) 및 수직 패턴(VP)을 형성한다. 본 발명의 실시예들에 따르면, 상기 개구부(50)는 홀 형태 또는 라인 형태일 수 있다.
상기 개구부(50) 형성을 위한 패터닝 단계는 이방성 식각 레서피를 사용하여 상기 절연막들(31~35) 및 상기 박막들(41~44)을 식각하는 단계를 포함할 수 있다. 하지만, 상기 절연막들(31~35) 및 상기 수평 박막들(41~44)이 교대로 그리고 반복적으로 적층될 경우, 상기 개구부(50)의 측벽은 상기 기판(10)의 상부면에 수직하게 형성되기 어려울 수 있다. 예를 들면, 상기 개구부(50)의 하부 폭(WL)은 그 상부 폭(WU)보다 좁을 수 있다. 상기 절연막과 상기 수평 박막이 서로 다른 종류의 물질이거나 이들의 두께의 합이 통상적인 패터닝 공정에서의 그것보다 클 경우, 상기 개구부(50) 폭에서의 차이는 더욱 커질 수 있다.
한편, 상기 개구부(50)의 경사진 측벽 때문에, 상기 수평 박막들(41~44)과 상기 수직 패턴들(VP) 사이의 대향 면적(facing area)은 해당 수평 박막(41~44)이 형성되는 높이에 의존적일 수 있다. 예를 들면, 도 4에 도시된 것처럼, 상기 개구부(50)가 상기 기판(10) 상부면의 법선에 대해 θ의 각도로 기울어진 측벽을 갖는 원통형인 경우, 상기 개구부(50)의 둘레 길이는 상기 기판(10)으로부터의 거리 및 상기 경사각(θ)에 따라 달라질 수 있다. 구체적으로, 도 5에 도시된 것처럼, 상기 개구부(50)와 교차하는 두개의 평면들 사이의 높이 차이가 h이고, 하부 평면과 교차하는 개구부(50)의 반지름이 a인 경우, 상부 평면과 교차하는 개구부(50)의 반지름(c)은 a+h tan θ이다. 또한, 상기 하부 및 상부 평면들과 교차하는, 상기 개구부(50)의 둘레 길이들(CL1, CL2)은 각각 아래와 같이 주어질 수 있다.
CL1=2πa
CL2=2πc= CL1+2π h tan θ.
이처럼, 상기 개구부(50)의 둘레가 상기 기판(10)으로부터의 거리에 따라 달라지기 때문에, 상기 수평 박막들(41~44)이 동일한 두께로 형성되고 상기 수직 패턴(VP)이 상기 개구부(50)를 채우도록 형성되는 경우, 상기 수평 박막들(41~44)과 상기 수직 패턴들(VP) 사이의 대향 면적(facing area)은 높이에 따라 달라질 수 있다.
한편, 본 발명의 일 실시예들에 따르면, 상기 수평 박막들(41~44)은 메모리 트랜지스터들의 게이트 전극들로 사용되고, 상기 수직 패턴들(VP)은 메모리 트랜지스터들의 채널 영역으로 사용될 수 있다. 다른 실시예들에 따르면, 상기 수평 박막들(41~44)이 메모리 트랜지스터들의 채널 영역으로 사용되고, 상기 수직 패턴들(VP)은 메모리 트랜지스터들의 게이트 전극들로 사용될 수 있다. 이러한 실시예들 모두에서, 상기 수평 박막들(41~44)의 두께 및 상기 수직 패턴들(VP)의 폭은 메모리 트랜지스터의 채널 영역의 종횡비를 정의한다. 이때, 잘 알려진 것처럼, MOSFET의 드레인 전류(Id)는 아래 수학식 2에 의해 주어지는 것처럼 채널 폭(W)에 비례하고 채널 길이(L)에 반비례한다.
Figure 112008068558598-pat00001
(여기서, α는 비례 계수이고, VG 및 VD는 각각 게이트 전극 및 드레인 전극에 인가되는 전압이고, VT는 MOSFET의 문턱 전압이다.)
따라서, 상술한 개구부(50)의 경사진 측벽 및 이에 따른 수직 패턴(VP)의 폭 변화에 의해, 서로 다른 높이에 형성되는 메모리 트랜지스터들은 서로 다른 전류 특성을 가질 수 있다. 즉, 상기 수평 박막들(41~44)이 동일한 두께로 형성되는 통상적인 기술의 경우, 메모리 트랜지스터의 전류 특성의 층간 불균함이 나타날 수 있다.
본 발명의 실시예들에 따르면, 통상적인 기술에서와 달리, 상기 수평 박막들(41~44) 중의 적어도 두 층들은 서로 다른 두께로 형성될 수 있으며, 상기 수평 박막들(41~44)의 두께들(t1, t2, t3, t4) 각각은 상기 메모리 트랜지스터의 전류 특성에서의 층간 불균일함을 방지하도록 선택될 수 있다. 이러한 기술적 사상은 크게 두가지 방식들을 통해 구현될 수 있다.
[ 둘러싸여진 게이트 구조( Surround Gate Structure )]
예를 들면, 도 4 및 도 5에 도시된 실시예의 경우, 상기 수평 박막들(41~44)의 두께는, 상기 수평 박막들(41~44)의 두께에서의 층간 비율(즉, ti +1/ti)과 상술한 개구부의 둘레 길이에서의 층간 비율(즉, CLi +1/CLi)이 같아지도록, 선택될 수 있다. (이때, CLi 및 CLi + 1는 i 및 i+1번째 층들에서의 개구부의 둘레 길이들이고, ti 및 ti + 1는 i 및 i+1번째 층들에 각각 형성되는 수평 박막들의 두께들이다. 개구부의 단면이 원형인 경우, 개구부의 둘레 길이(CLi)는 도시된 개구부의 폭(Wi) 사이에는 다음과 같은 관계가 성립한다: CLi= π Wi.) 즉, 상기 수평 박막들(41~44)의 두께는 아래의 조건을 실질적으로 충족시키도록 선택될 수 있다.
Figure 112008068558598-pat00002
한편, 도 4 및 도 5에 도시된 실시예의 경우, i번째 층에 형성되는 메모리 트랜지스터의 채널 폭(WCH ,i)은 상기 개구부(50)의 둘레 길이(CLi)에 비례하고, 그 채널 길이(LCH ,i)는 해당 수평 박막의 두께(ti)에 비례한다. 따라서, 이 실시예에 따른 메모리 트랜지스터의 경우, 아래 수학식 4에서와 같이 상기 수학식 3을 만족하도록 수평박막의 두께(ti)를 조절하면, 해당 메모리 트랜지스터가 형성되는 높이에 상관없이, 그 채널 영역의 종횡비(WCH ,i/LCH ,i)는 각 층마다 실질적으로 동일할 수 있다.
Figure 112008068558598-pat00003
그 결과, 위 수학식 2에 의해, 메모리 트랜지스터의 전류 특성은 메모리 트랜지스터가 형성되는 높이에 무관하게 동일할 수 있다.
한편, 변형된 실시예에 따르면, 도 4 및 도 5에 도시된 것과 달리, 상기 개구부(50)의 폭은 기판으로부터 멀어질수록 좁아질 수도 있다. 하지만, 이러한 경우에서도 동일하게, 상기 수평 박막들(41~44)의 두께가 위 수학식 3의 조건을 실질적으로 충족시키도록 선택될 경우, 상기 메모리 트랜지스터의 전류 특성에서의 층간 불균일함은 완화될 수 있다. 예를 들면, 본 발명의 실시예들에 따르면, 상기 수평 박막들(41~44)의 두께는 상기 채널 영역의 종횡비 또는 상기 메모리 트랜지스터의 전류 특성이 대략 20%의 범위 이내(바람직하게는 5%의 범위 이내)로 제어된 층간 변동률을 갖도록 선택될 수 있다.
다른 변형된 실시예에 따르면, 이후 도 21, 도 22 및 도 23을 참조하여 보다 상세하게 설명될 것처럼, 상기 수평 박막들(41~44)은 메모리 트랜지스터의 채널 영역으로 사용되고, 상기 수직 패턴들(VP)은 메모리 트랜지스터의 게이트 전극들로 사용될 수 있다. 이 경우, 상기 수평 박막들(41~44)은 반도체 물질들 중의 한가지로 형성되고, 상기 수직 패턴들(VP)은 도전성 물질들 중의 적어도 한가지를 포함할 수 있다. 이러한 다른 변형된 실시예에 따르면, 상기 개구부(50)의 폭 또는 원주길이의 반은 트랜지스터의 채널 길이를 정의한다. 따라서, 도 4에 도시된 것처럼, 상기 기판(10)으로부터 멀어질수록 상기 개구부(50)의 폭이 넓어질 경우, 메모리 트랜지스터들의 채널 길이들 역시 상기 기판(10)으로부터 멀어질수록 증가한다. 이때, 상기 수평 박막들(41~44)을 채널 영역으로 사용하는 트랜지스터들이 위 수학식 4의 조건을 충족시키도록, 상기 수평 박막들(41~44)은 위 수학식 3의 조건을 실질적으로 충족시키는 두께로 형성될 수 있다. 마찬가지로, 상기 수평 박막들(41~44)의 두께는 상기 채널 영역의 종횡비 또는 상기 메모리 트랜지스터의 전류 특성이 대략 20%의 범위 이내(바람직하게는 5%의 범위 이내)로 제어된 층간 변동률을 갖도록 선택될 수 있다.
[ 라인형 게이트 구조( Line - type Gate Structure )]
도 6a 및 도 6b에 도시된 것처럼, 상기 개구부(50)는, 그 폭보다 그 길이가 상대적으로 긴, 라인 모양으로 형성될 수 있다. 이 경우, 상기 개구부(50)에 의해 그 모양이 정의되는, 상기 수평 박막들(41~44) 역시 라인 모양으로 형성될 수 있 다. 상술한 것처럼, 상기 수평 박막들(41~44)을 식각하는 공정에서의 어려움 때문에, 상기 수평 박막들(41~44)의 측벽들 또는 상기 개구부(50)의 측벽은 기판 상부면의 법선에 대해 제 1 경사각(θ1)으로 기울어질 수 있다.
이 실시예에 따르면, 하나의 개구부(50) 내에는 상기 수평 박막들(41~44)의 측벽에 대향하는 복수개의 수직 패턴들(VP)이 배치된다. 이때, 상기 수직 패턴들(VP)은 그 각각이 활성영역으로 사용되기 때문에, 소자들의 전기적 분리를 위해 수평적으로 분리될 수 있다. 상기 수직 패턴들(VP)을 형성하는 단계는 상기 라인 모양으로 패터닝된 수평 박막들(41~44)을 덮는 소정의 물질막(예를 들면, 반도체막)을 형성한 후, 상기 개구부(50)를 가로지르는 방향으로 상기 물질막을 패터닝하는 단계(이하, 소자분리단계)를 포함한다. 이에 따라, 하나의 개구부(50) 내에는 전기적으로 분리된 수직 패턴들(VP)이 형성될 수 있다.
한편, 상기 소자분리단계 동안, 상기 수평 박막(41~44)에 대향하는 상기 수직 패턴들(VP)의 일 측벽의 폭(wi)은 도 6a 및 도 6b에 도시된 것처럼 그 하부에서보다 그 상부에서 더 좁을 수 있다. 즉, 상기 수직 패턴들(VP)의 일 측벽은 기판 상부면의 법선에 대해 제 2 경사각(θ2)으로 기울어질 수 있다.
이 실시예에 따르면, 상기 수직 패턴들(VP)의 측벽 전체가 상기 수평 박막(41~44)과 대향하지는 않기 때문에, 상기 제 1 경사각(θ1)은 메모리 트랜지스터의 채널 영역의 종횡비에 실질적으로 영향을 주지 않을 수 있다. 오히려, 상기 수평 박막(41~44)에 대향하는 상기 수직 패턴들(VP)의 폭(wi)은 상기 제 2 경사각(θ 2)에 의해 결정되기 때문에, 메모리 트랜지스터의 채널 영역의 종횡비는 상기 제 2 경사각(θ2)에 의해 결정될 수 있다. 즉, 상기 제 2 경사각(θ)이 기판 상부면의 법선과 평행하지 않으면서 상기 수평 박막들(41~44)이 동일한 두께로 형성될 경우, 상술한 메모리 트랜지스터의 전류 특성에서의 층간 불균일함이 나타날 수 있다.
이 실시예에 따르면, 상기 수평 박막들(41~44)의 두께(ti)는 아래의 조건을 실질적으로 충족시키도록 선택될 수 있으며, 이 경우 전류 특성에서의 층간 불균일함은 완화될 수 있다.
Figure 112008068558598-pat00004
여기서, i번째층에 형성되는 메모리 트랜지스터의 채널 폭(Wch,i)는 상기 수직 패턴들(VP)의 폭(Wi)에 비례하고 그 채널 길이 (Lch ,i)는 해당 수평박막의 두께(ti)에 비례한다.
한편, 본 발명의 다른 실시예들에 따르면, 비록 도시하지는 않았지만, 상기 개구부(50) 측벽의 적어도 일부는 유한한 곡률 반경을 가질 수 있다. 예를 들면, 상기 개구부(50)는 배흘림(entasis) 모양 또는 유선형으로 형성될 수 있다. 이러한 경우들에서도, 상기 수평 박막(41~44)에 대향하는 상기 수직 패턴(VP)의 폭은 상기 기판(10)으로부터의 거리에 따라 달라질 수 있지만, 상기 수평 박막들(41~44)의 두께는 전류 특성에서의 층간 불균일함의 완화를 위해 위 수학식 3 또는 5의 관계를 실질적으로 충족시키도록 선택될 수 있다.
설명의 간략함을 위해, 아래에서는 본 발명의 기술적 사상이 적용될 수 있는 몇가지 실시예들을 예시적으로 설명하고, 다른 다양한 변형된 실시예들에 대한 설명은 생략한다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자는, 상술한 설명 및 예시될 실시예들에 기초하여, 본 발명의 기술적 사상을 다양한 경우들(예를 들면, 상기 개구부(50)가 굴곡진 측벽을 갖는 경우 등)에 대해 변형하여 적용할 수 있을 것이다.
[제 1 실시예 ]
도 7는 본 발명의 제 1 실시예에 따른 3차원 메모리 반도체 장치를 도시하는 회로도이다.
도 7을 참조하면, 이 실시예에 따른 3차원 메모리 반도체 장치(1000)는 복수개의 수평 패턴들(HP)(또는 국소 워드라인) 및 복수개의 수직 패턴들(VP)(또는 활성 기둥들)을 포함한다. 구체적으로, 상기 수평 패턴들(HP)은 전기적으로 분리된 복수개의 워드라인 평면들(wordline plates)(WL_PT)을 구성하고, 상기 워드라인 평면(WL_PT) 각각은, 공면(coplanar) 상에서 전기적으로 연결되어 등전위(equipotential)를 갖는, 소정의 수평 패턴들(HP)로 구성된다. 상기 수직 패턴들(VP)은 상기 워드라인 평면(WL_PT)을 관통하는 방향의 장축들을 갖는다. 이에 따라, 상기 워드라인 평면들(WL_PT)과 상기 수직 패턴들(VP) 사이의 교점들은 3차원적으로 분포된다. 이 실시예에 따른 메모리 반도체 장치(1000)의 메모리 셀들(MCs) 각각은 이러한 3차원적으로 분포된 교점들에 형성된다. 결과적으로, 하나의 메모리 셀(MC)은 하나의 수직 패턴(VP)과 하나의 수평 패턴들(HP) 또는 워드라인 평면(WL_PT)에 의해 정의된다.
상기 워드라인 평면(WL_PT)과 상기 수직 패턴(VP) 사이에는 게이트 절연막이 배치될 수 있으며, 일 실시예에 따르면, 상기 게이트 절연막은 전하저장막을 포함할 수 있다. 이 경우, 하나의 수직 패턴(VP)에 형성되는 복수개의 메모리 셀들(MCs)이 하나의 셀 스트링(CSTR)을 구성한다. 이 실시예에 따른 3차원 메모리 반도체 장치(1000)는 이러한 셀 스트링들을 구비하는 낸드형 플래시 메모리 소자일 수 있다.
상기 수직 패턴들(VP)의 일단들은 웰 영역(Well)에 공통적으로 연결되고, 이들의 타단들은 복수개의 비트라인들(BL)에 연결된다. 하나의 비트라인(BL)은 복수개의 수직 패턴들(VP)이 연결되지만, 하나의 수직 패턴(VP)은 하나의 비트라인(BL)에 연결된다. 결과적으로 하나의 비트라인(BL)에는 복수개의 셀 스트링들(CSTR)이 연결된다.
알려진 것처럼, 하나의 메모리 셀(MC)을 선택적으로 쓰고/읽기 위해서는 하나의 셀 스트링(CSTR)(즉, 하나의 수직 패턴(VP))을 독립적으로 선택할 수 있어야 한다. 이를 위해, 상기 비트라인들(BL) 및 이에 인접하는 워드라인 평면(WL_PT) 사이에는, 상기 비트라인들(BL)을 가로지르는 상부 선택 라인들(USL)(upper selection lines)이 배치된다. 상기 상부 선택 라인들(USL) 각각은 상기 수직 패턴(VP)과 상기 비트 라인(BL) 사이의 전기적 연결을 제어하도록 구성되며, 이에 따라, 하나의 수직 패턴(VP)은 하나의 비트라인(BL)과 하나의 상부 선택 라인(USL)에 의해 독립적으로 선택될 수 있다. 이러한 전기적 연결의 제어를 위해, 상기 상부 선택 라인(USL)과 상기 수직 패턴(VP)은 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
상기 웰 영역(Well) 내에는, 상기 비트라인(BL)으로부터의 전류 경로 또는 상기 비트라인(BL)을 향한 전류 경로를 형성하는 소오스 영역(S)이 형성될 수 있다. 이에 더하여, 이러한 전류 경로를 제어하기 위해, 상기 웰 영역(Well) 및 이에 인접하는 워드라인 평면(WL_PT) 사이에는, 상기 수직 패턴들(VP)과 상기 웰 영역(Well) 사이의 전기적 연결을 제어하는 하부 선택 라인들(LSL)(lower selection lines)이 배치된다. 일 실시예에 따르면, 상기 하부 선택 라인들(LSL)은 도시된 것처럼 서로 전기적으로 연결되어 등전위를 갖는 하부 선택 평면(LS_PT)(lower selection plate)을 구성할 수 있다. 일 실시예에 따르면, 상기 하부 선택 라인들 또는 하부 선택 평면(LSL or LS_PT)과 상기 웰 영역(Well)은 모오스 커패시터를 구성할 수 있다.
이 경우, 상기 비트라인(BL)과 상기 소오스 영역(S) 사이의 전류 경로는 두가지 방법들을 통해 제어될 수 있다. 그 하나는, 상술한 것처럼, 상기 비트라인(BL) 및 상기 상부 선택 라인(USL)에 의해 제어되고, 다른 하나는 상기 하부 선택 라인들(LSL) 또는 상기 하부 선택 평면(LS_PT)에 의해 제어될 수 있다. 본 발명의 일 실시예에 따르면, 상기 소오스 영역(Well)과 상기 수직 패턴들(VP) 사이의 전기적 연결을 제어하기 위해, 상기 하부 선택 라인들(LSL)은 상기 웰 영역(Well)의 전위를 직접 제어할 수 있도록 구성될 수 있다.
본 발명의 일 측면에 따르면, 상기 수직 패턴(VP) 및 상기 웰 영역(Well)은 연속적인 단결정 구조의 반도체일 수 있다. 이에 더하여, 이들(VP 및 Well)이 연결되는 영역에서, 이들은 동일한 도전형을 갖도록 형성됨으로써 전기적으로 서로 연결될 수 있다. 한편, 변형된 실시예에 따르면, 상기 수직 패턴(VP) 및 상기 웰 영역(Well)은 상기 연결 영역에서 같은 도전형을 갖되, 상기 수직 패턴(VP)은 다결정 또는 비정질 구조의 반도체를 포함할 수 있다.
또다른 변형된 실시예에 따르면, 상기 수직 패턴(VP) 및 상기 웰 영역(Well)은 상기 연결 영역에서 서로 다른 도전형을 가질 수 있다. 이 실시예와 관련된 기술은 "Nonvolatile semiconductor memory device and manufacturing method thereof"이라는 제목의 미국특허공개번호 US 2007/0252201에 개시되고 있으며, 거기에 개시된 내용들은 이 출원의 내용으로 포함된다. 즉, 미국특허공개번호 US 2007/0252201에 개시된 기술적 특징들과 상술한 본원의 기술적 특징들의 조합은 본원의 내용으로 포함될 수 있다.
한편, 상기 수직 패턴(VP)은, 상기 비트라인(BL)과 연결되는 영역에서, 상기 웰 영역(Well)과 다른 도전형을 갖는 불순물 영역(이하, 드레인 영역(D))을 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 하부 선택 라인(LSL)과 유사하게, 상기 수평 패턴들(WL) 및 상기 상부 선택 라인(USL)은 상기 수직 패턴(VP)과 모오스 커패시터를 구성할 수 있다. 이에 따라, 상기 수평 패턴들(HP) 및 상기 상부 선택 라인(USL)에 인가되는 전압들은 상기 비트라인(BL)에 인가되는 전압이 상기 웰 영역(Well) 또는 상기 소오스 영역(S) 전달되는 과정을 제어할 수 있으며, 이 실시예에 따른 메모리 장치는 메모리 셀들의 프로그램 또는 읽기 동작을 위해 이러한 제어 방법을 사용할 수 있다.
도 8a 및 도 8b은 도 7을 참조하여 설명된 3차원 메모리 반도체 장치를 구현하기 위한 일 실시예를 도시하는 사시도로서, 도 7을 참조하여 앞서 설명된 본 발명의 기술적 특징들은 설명의 간결함을 위해 아래에서 생략될 수 있다. 또한, 도 도 8b는 도 8a의 일부분을 확대하여 도시하는 도면으로, 도시된 박막의 두께 및 경사 각도 등은 본 발명의 기술적 사상을 보다 명확하게 설명하기 위해 과장되게 도시될 수 있다.
도 7, 도 8a 및 도 8b을 참조하면, 반도체기판(100) 상에는 서로 이격되면서 차례로 적층된 게이트 도전막들이 배치된다. 상기 반도체기판(100)에 가장 인접하는 게이트 도전막은 상기 하부 선택 라인(LSL) 또는 상기 하부 선택 평면(LS_PT)으로 사용되고, 상기 반도체기판(100)으로부터 가장 이격된 게이트 도전막은 상기 상부 선택 라인들(USL)로 사용된다. 상기 최하부 및 최상부 게이트 도전막들(LS_PT 및 USL) 사이에 배치되는 다른 게이트 도전막들은 상기 수평 패턴들(HP) 또는 워드라인 평면들(WL_PT)로 사용된다. 변형된 실시예에 따르면, 상기 상부 선택 라인(USL) 또는 상기 하부 선택 라인(LSL)에 더하여, 상기 최하부 및 최상부 게이트 도전막들(LS_PT 및 USL)에 인접하는 적어도 하나의 게이트 도전막들은 더미 상부 선택 라인 또는 더미 하부 선택 라인으로 사용될 수 있다. 각각의 게이트 도전막들은 2차원적으로 배열되는 개구부들(50)을 갖도록 형성된다.
상기 반도체기판(100)은 웰 영역(Well) 및 소오스 영역(S)을 포함할 수 있 다. 상기 소오스 영역(S)은 상기 웰 영역(Well)과 다른 도전형을 갖도록 형성됨으로써, 상기 웰 영역(Well) 및 상기 소오스 영역(S)은 다이오드를 구성한다. 예를 들면, 상기 웰 영역(Well)은 p-형 실리콘이고, 상기 소오스 영역(S)은 n-형 실리콘일 수 있다. 일 실시예에 따르면, 상기 웰 영역(Well)은 이와 다른 도전형을 갖는 적어도 하나의 또다른 웰 영역(도시하지 않음)에 의해 둘러싸임으로써, 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)를 구성할 수 있다.
상기 상부 선택 라인들(USL)은 상기 비트라인(BL)을 가로지르도록 형성되며, 이를 위해 상기 상부 선택 라인들(USL)로 사용되는 게이트 도전막은 도시된 것처럼 라인(line) 또는 스트라이프(stripe) 모양으로 패터닝되어 전기적으로 분리된 도전선들을 형성한다. 이와 달리, 상기 수평 패턴들(HP) 및 상기 하부 선택 라인들(LSL)로 사용되는 게이트 도전막들은, 상기 워드라인 평면(WL_PT) 및 상기 하부 선택 평면(LS_PT)을 구성하도록, 도시된 것처럼 플레이트 모양일 수 있다. 이 경우, 상기 반도체기판(100)으로부터의 거리가 동일한 평면 상에 놓여지는 수평 패턴들(HP)은 분리되지 않고 등전위를 가질 수 있다.
상기 게이트 도전막들에 의해 정의되는 상기 개구부들(50) 내에는, 상기 반도체기판(100)으로부터 연장되는 수직 패턴들(VP)이 배치된다. 상기 수직 패턴들(VP) 각각은 상기 웰 영역(Well)에 인접하는 몸체부 및 상기 상부 선택 라인(USL)에 인접하는 드레인 영역(D)을 포함할 수 있다. 이때, 상기 몸체부는 상기 웰 영역(Well)과 같은 도전형이고, 상기 드레인 영역(D)은 상기 웰 영역(Well)과 다른 도전형일 수 있다. 이에 따라, 상기 몸체부와 상기 드레인 영역(D)은 다이오드를 구성한다. 또한, 상기 수직 패턴(VP)은 상기 반도체기판(100)으로부터 연속적으로 성장된 단결정 구조의 반도체일 수 있다. 변형된 실시예에 따르면, 상기 수직 패턴(VP)은 증착 공정을 통해 형성됨으로써, 상기 반도체기판(100)과 불연속적인 경계면을 갖는 다결정 또는 비정질 구조의 반도체일 수 있다. 또다른 변형된 실시예에 따르면, 상기 수직 패턴(VP)은 상기 반도체기판(100)과 불연속적인 경계면을 갖는 단결정 구조의 반도체일 수도 있다.
이 실시예에 따르면, 상기 수직 패턴들(VP) 또는 상기 개구부(50)는 상기 반도체기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 예를 들면, 상기 개구부(50)은 도시된 것처럼 그 하부 폭(예를 들면, w1)보다 그 상부 폭(예를 들면, w4)이 더 넓을 수 있다. 이 경우, 상기 게이트 도전막들 중의 일부(예를 들면, 메모리 트랜지스터의 게이트 전극으로 사용되는 상기 수평 박막들(HP))는 메모리 트랜지스터의 전류 특성의 층간 불균일함을 완화할 수 있도록 위 수학식 3의 조건을 실질적으로 충족시키는 두께들로 형성될 수 있다. (예를 들면, t1<t2<t3<t4).
한편, 접지 또는 스트링 선택 트랜지스터들은 상기 메모리 트랜지스터와 다른 전류 특성을 가질 수 있으며, 이 경우 상기 상부 및 하부 선택 라인들(USL, LSL)은 전류 특성의 층간 불균일함과는 무관하게 상기 수평 박막들(HP)과 다른 두께로 형성될 수 있다. 예를 들면, 낸드 플래시 메모리의 프로그램 동작에서의 부스팅 효율의 증대를 위해, 상기 접지 또는 스트링 선택 트랜지스터들은 개선된 단채 널 효과 또는 개선된 누설 전류 특성을 갖는 것이 요구될 수 있다. 이 경우, 상기 상부 및 하부 선택 라인들(USL, LSL)은 상기 메모리 트랜지스터의 게이트 전극으로 사용되는 수평 박막들(HP)의 최소 두께보다 두꺼울 수 있다.
상기 수직 패턴들(VP)과 상기 워드라인 평면들(WL_PT) 사이에는 게이트 절연막(GI)이 배치된다. 일 실시예에 따르면, 상기 게이트 절연막(GI)은 정보 저장을 위한 박막으로 사용될 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 전하 저장막을 포함할 수 있으며, 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이 실시예에 따른 3차원 메모리 반도체 장치는 전하 트랩형 비휘발성 메모리 장치로 사용될 수 있다.
이에 더하여, 본 발명의 일 실시예에 따르면, 상기 게이트 절연막들(GI)은 상기 수직 패턴들(VP)과 상기 워드라인 평면들(WL_PT) 사이로부터, 상기 하부선택 평면(LS_PT) 또는 상기 상부 선택 라인(USL)과 상기 수직 패턴(VP) 사이로 연장될 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 수직 패턴들(VP)과 상기 게이트 도전막들 사이에 형성될 수 있다.
상술한 것처럼, 상기 하부 선택 라인(LSL), 상기 수평 패턴들(WL) 및 상기 상부 선택 라인(USL)은 상기 수직 패턴(VP)과 모오스 커패시터를 구성할 수 있다. 이 경우, 상기 하부 선택 라인(LSL), 상기 수평 패턴들(WL) 및 상기 상부 선택 라인(USL)에 인가되는 전압에 의해 이와 마주보는 상기 수직 패턴(VP)의 표면에는 반전 영역들이 형성될 수 있다. 본 발명의 일 실시예에 따르면, 이러한 반전 영역들이 서로 중첩되어 전기적 연결 경로를 형성할 수 있도록, 상기 게이트 도전막들 사 이의 간격은 상기 반전 영역의 최대 폭보다 짧을 수 있다. 또는, 상기 게이트 도전막들 사이에 인접하는 상기 수직 패턴(VP)의 일부 영역들은 상기 게이트 도전막들에 인가되는 전압에 의한 기생 전기장(fringe field; FF)에 의해 반전될 수 있다.
한편, 상기 게이트 도전막들 사이에 형성되는 상기 반전 영역들의 일부분들은 인접하는 모오스 커패시터들을 직렬로 연결하는 전극으로 기능한다. 즉, 이 실시예에 따른 메모리 반도체 장치(1000)의 셀 스트링(CSTR)은 직렬로 연결된 메모리 셀 트랜지스터들로 구성될 수 있다. 이때, 상기 게이트 도전막들은 상기 메모리 셀 트랜지스터의 게이트 전극으로 기능하고, 상기 반전 영역들은 소오스 및 드레인 전극으로 기능한다.
상기 비트라인들(BL)은 상기 상부 선택 라인들(USL)과 교차하도록 배치되며, 소정의 플러그를 통해 상기 드레인 영역(D)에 전기적으로 연결될 수 있다. 또는, 상기 비트라인들(BL)은 직접 상기 드레인 영역(D)에 접촉할 수 있다. 상기 워드라인 평면들(WL_PT) 각각은 상술한 것처럼 전기적으로 분리되는 것이 요구된다. 이를 위해, 이들 각각은 워드라인 콘택들(WL_CT)을 통해 전기적으로 분리된 전역워드라인들(global word line; GWL) 각각에 연결된다. 상기 워드라인 콘택들(WL_CT)은 메모리 셀 어레이 또는 어레이 블록들의 가장자리에 형성될 수 있으며, 그 각각이 서로 다른 워드라인 평면들(WL_PT)에 접속할 수 있도록, 상기 워드라인 평면들(WL_PT)은 서로 다른 넓이를 갖도록 형성된다. 예를 들면, 상기 워드라인 평면들(WL_PT)은 계단형 구조를 갖도록 형성될 수 있다.
상기 소오스 영역(S)은 공통 소오스 라인(CSL)에 전기적으로 연결된다. 이 를 위해, 상기 공통 소오스 라인(CSL)과 상기 소오스 영역(S) 사이에는 상기 워드라인 평면들(WL_PT)을 관통하는 소오스 콘택 플러그(S_CT)가 개재될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인들(BL)의 상부에 배치될 수 있으며, 금속성 물질로 형성될 수 있다. 일 실시예에 따르면, 상기 소오스 콘택 플러그(S_CT)는 금속성 물질로 형성될 수 있다. 이 경우, 상기 소오스 콘택 플러그(S_CT)는 상기 워드라인 콘택 플러그(WL_CT)를 형성하기 위한 공정을 이용하여 형성될 수 있으며, 그 결과 상기 소오스 콘택 플러그(S_CT)와 상기 워드라인 콘택 플러그(WL_CT)는 동일한 물질로 형성될 수 있다. 다른 실시예에 따르면, 상기 소오스 콘택 플러그(S_CT)는 상기 수직 패턴(VP)과 동일한 반도체 물질로 형성될 수 있으며, 이 경우, 상기 소오스 콘택 플러그(S_CT)는 상기 소오스 영역(S)과 같은 도전형을 갖도록 형성될 수 있다.
이에 더하여, 상기 전역 워드라인(GWL), 상기 비트라인(BL), 상기 전역 하부 선택 라인(GLSL), 상기 상부 선택 라인(USL), 상기 웰 영역(Well), 상기 공통 소오스 라인(CSL)은 주변 회로 영역에 배치되어 기능 회로들을 구성하는 주변 트랜지스터들에 전기적으로 연결될 수 있다. 이러한 연결을 위해 요구되는 콘택 플러그들 중의 적어도 하나는 상기 워드라인 콘택 플러그(WL_CT) 형성을 위한 공정을 이용하여 형성될 수 있다.
[제 2 실시예 ]
도 9 내지 도 13은 본 발명의 제 2 실시예에 따른 3차원 메모리 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 메모리 셀 어레이들을 형성하 는 방법에서의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다. 또한, 도 13은 도 12의 일부분을 확대하여 도시하는 사시도로서, 여기에 도시된 박막의 두께 및 경사 각도 등은 본 발명의 기술적 사상을 보다 명확하게 설명하기 위해 과장되게 도시될 수 있다.
도 9를 참조하면, 반도체기판(100) 상에 희생막들(SC1, SC2, SC3, SC4, SC5, SC6) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 형성한다. 즉, 희생막 구조체(SC)를 구성하는 상기 희생막들(SC1~SC6)은 게이트 층간절연막들(211~216)에 의해 서로 이격되면서 적층된다. 상기 희생막들(SC1~SC6) 사이에 개재되는 상기 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다. 상기 반도체기판(100)과 상기 희생막들(SC1~SC6) 또는 상기 게이트 층간절연막들(211~216) 사이에는 버퍼막 (110)이 형성될 수 있다.
상기 게이트 층간절연막(211~216)은 공지된 절연성 물질들 중의 적어도 한가지가 사용될 수 있다. 예를 들면, 상기 게이트 층간절연막(211~216)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 상기 희생막들(SC1~SC6)은 상기 게이트 층간절연막들(211~216)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질들로 형성된다.
상기 게이트 층간절연 구조체(210) 및 상기 희생막 구조체(SC)를 패터닝하여 상기 반도체기판(100)의 상부면을 노출시키는 개구부들(50)을 형성한다. 이 실시예에 따르면, 상기 개구부들(50) 각각은 홀 형태가 아니라 라인 또는 스트라이프 형태로 형성될 수 있다. 또한, 상기 개구부들(50)은 상기 반도체기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
상기 개구부(50)의 내측벽을 덮는 반도체막(300)을 형성한다. 이 실시예에 따르면, 상기 반도체막(300)은 화학적 기상 증착 기술을 사용하여 상기 개구부(50)의 내측벽을 콘포말하게 덮도록 형성될 수 있으며, 도시된 것처럼, 개구부 내부의 나머지 공간은 절연성 물질(310)(예를 들면, 실리콘 산화막, 실리콘 질화막 또는 공기)로 채워질 수 있다. 한편, 변형된 실시예에 따르면, 상기 반도체막(300)은 에피택시얼 기술을 사용하여 형성됨으로써 상기 개구부들(50)을 채울 수 있다. 상기 개구부(50)은 상기 반도체막(300)으로 채워질 수 있다.
도 10을 참조하면, 상기 게이트 층간절연 구조체(210) 및 상기 희생막 구조체(SC)를 다시 패터닝하여, 상기 개구부들(50) 사이에서 상기 반도체기판(100) 또는 상기 버퍼막(110)의 상부면을 노출시키는 예비 게이트 분리 영역(225)을 형성한다. 즉, 상기 예비 게이트 분리 영역(225)은 상기 인접하는 반도체막들(300) 사이에 형성되며, 바람직하게는 이들의 중앙에 형성된다. 그 결과, 상기 게이트 층간절연막(211~216) 및 상기 희생막들(SC1~SC6)의 측벽들이 상기 예비 게이트 분리 영역(225)에 의해 노출된다.
상기 예비 게이트 분리 영역(225)에 의해 노출된 상기 희생막들(SC1~SC6)을 제거한다. 그 결과, 상기 게이트 층간절연막들(211~216) 사이에는 상기 반도체막(300)의 측벽을 부분적으로 노출시키는 게이트 영역들(226)이 형성된다. 상기 희생막들(SC1~SC6)을 제거하는 동안 상기 버퍼막(110)이 제거됨으로써, 상기 반도체 기판(100)의 상부면이 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)에서 노출될 수 있다.
상기 희생막들(SC1~SC6)을 제거하는 단계는 상기 게이트 층간절연막들(211~216), 상기 반도체기판(100), 상기 반도체막(300) 및 상기 절연성 물질(310)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 또한, 상기 희생막들(SC1~SC6)을 제거하는 단계는 건식 또는 습식의 방법으로 실시될 수 있지만, 등방성 식각의 방법을 사용하는 것이 바람직하다.
상기 게이트 영역들(226)이 형성된 결과물 상에 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230)은 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이 실시예에 따르면, 상기 터널 절연막은 적어도 상기 게이트 영역을 통해 노출되는 상기 반도체막(300)의 측벽을 덮도록 형성되고, 상기 전하저장막 및 상기 블록킹 절연막은 상기 터널 절연막이 형성된 결과물을 콘포말하게 덮도록 형성될 수 있다.
도 11을 참조하면, 상기 게이트 절연막(230)이 형성된 결과물 상에, 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)을 채우는 도전성 갭필막을 형성한다. 상기 도전성 갭필막은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있으며, 다결정 실리콘막, 실리사이드막들 및 금속막들 중의 적어도 한가지일 수 있다.
이어서, 최상부 게이트 층간절연막(216) 또는 상기 게이트 절연막(230)을 식각 마스크로 사용하여 상기 도전성 갭필막을 이방성 식각한다. 이에 따라, 상기 예비 게이트 분리 영역(225)에는, 수직적으로 분리된 도전성 갭필막들의 측벽을 노출시키는 게이트 분리 영역(225')이 형성된다. 상기 수직적으로 분리된 도전성 갭픽막들은 상기 게이트 영역들(226) 내에 형성되며, 전기적으로 분리된 게이트막들(201, 202, 203, 204, 205, 206)을 형성한다. 상기 전기적으로 분리된 게이트막들(201~206)은 게이트 구조체(200)을 구성할 수 있으며 상술한 수평 패턴들(HP)으로 사용될 수 있다.
이후, 상기 게이트 분리 영역(225')을 채우는 갭필 절연막(gapfill insulating layer, 180)을 형성한다. 상기 갭필 절연막(180)은 실리콘 산화막인 것이 바람직하지만, 이에 한정되는 것은 아니며, 다른 다양한 절연성 물질들 중의 적어도 한가지로 형성될 수도 있다.
도 12를 참조하면, 상기 반도체막들(300)을 패터닝하여 수직 패턴들(VP)을 형성한다. 이 실시예에 따르면, 상기 수직 패턴들(VP)은 메모리 셀 스트링을 구성하는 활성 영역으로 사용되기 때문에, 앞서 도 6a 및 도 6b를 참조하여 설명된 것처럼, 상기 수직 패턴들(VP)은 수평적으로 분리되는 것이 필요하다. 이를 위해, 상기 수직 패턴들(VP)을 형성하는 단계는 상기 개구부들(50) 또는 상기 게이트 분리 영역(225')을 가로지르는 마스크 패턴(도시하지 않음)을 형성하는 단계 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체막(300)을 식각하는 단계를 포함할 수 있다.
이에 더하여, 이러한 식각 단계에서, 상기 최상부 게이트 층간절연막(216)은 식각 마스크로 사용될 수 있다. 이에 따라, 상기 게이트 분리 영역(225') 내의 상기 마스크 패턴들 사이인 영역들에는, 상기 게이트 구조체(200)의 측벽을 노출시키는, 홀들이 형성될 수 있다. 상기 홀들을 절연성 물질(305)로 채운 후, 상기 분리된 상기 수직 패턴들(VP)을 전기적으로 연결하는 상부 배선들(270)을 형성한다. 상기 상부 배선들(270)은 비트 라인들로 사용될 수 있다. 한편, 도시된 것처럼, 상기 상부 배선들(270)을 형성하기 전에, 상기 반도체기판(100)과는 다른 도전형을 갖는 불순물들을 상기 수직 패턴(VP)의 상부 영역에 주입하여 드레인 영역들(D)을 형성할 수 있다.
이 실시예에 따르면, 도 13에 도시된 것처럼, 상기 수평 패턴들(HP)에 대향하는 상기 수직 패턴(VP)의 측벽은 상기 반도체기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 예를 들면, 상기 수평 패턴들(HP)에 대향하는 상기 수직 패턴(VP)의 폭은, 앞서 설명된 제 1 실시예에서와 달리, 그 하부에서보다 그 상부에서 더 좁을 수 있다. 즉, w4<w3<w2<w1.
보다 구체적으로, 상술한 제 1 실시예의 경우, 상기 수직 패턴은 다마신 공정을 통해 형성되기 때문에, 상기 수직 패턴(VP)의 모양은 상기 개구부(50)의 모양에 의존적이다. 이와 달리, 이 실시예에 따르면, 상기 수직 패턴들(VP)의 최종 모양은 상기 반도체막(300)을 패터닝하는 단계를 통해 결정된다. 따라서, 상기 수직 패턴들(VP)과 수평 패턴(HP) 사이의 대향 면적은 상기 수평 패턴(HP)의 두께들(t1, t2, t3, t4) 및 상기 반도체막(300)을 패터닝하는 단계에서의 식각 프로파일(예를 들면, 경사각 θ)에 의존적이다. 따라서, 상기 수직 패턴(VP)의 폭은 그 하부에서 보다 그 상부에서 더 좁을 수 있다. 이 경우, 상기 수평 패턴들(HP)은 위 수학식 5의 조건을 실질적으로 충족시키는 두께로 형성될 수 있다. 예를 들면, t1>t2>t3>t4.
또한, 앞서 제 1 실시예에서 설명한 것처럼, 상기 상부 및 하부 선택 라인들(USL, LSL)은 전류 특성의 층간 불균일함과는 무관하게 상기 수평 박막들(HP)과 다른 두께로 형성될 수 있다. 예를 들면, 상기 상부 및 하부 선택 라인들(USL, LSL)은 상기 메모리 트랜지스터의 게이트 전극으로 사용되는 수평 박막들(HP)의 최소 두께보다 두꺼울 수 있다.
[변형된 제 2 실시예 ]
도 14 내지 도 18는 본 발명의 변형된 제 2 실시예에 따른 3차원 메모리 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 이 실시예에 따른 반도체 장치는 개구부(50) 및 수직 패턴(VP)의 모양에서의 차이를 제외하면, 앞선 제 2 실시예와 유사한 제조 방법을 통해 제조될 수 있다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 14 내지 도 17을 참조하면, 이 실시예 따른 개구부(50)는 도 4를 참조하여 설명된 것처럼 홀 형태로 형성되며, 이런 점에서, 상술한 제 2 실시예와 구별된다. 이에 따라, 도 18에 도시된 것처럼, 상기 개구부(50) 및 수직 패턴(VP)은 상기 기판(100)으로부터 멀어질수록 넓어지는 폭을 가질 수 있다. 그 결과, 메모리 트랜지스터들의 채널 폭은 해당 메모리 트랜지스터가 상기 기판(100)으로부터 멀어질수록 증가할 수 있다.
한편, 이 실시예에 따르면, 상기 수직 패턴들(VP)은 서로 분리된 개구부들(50)을 채우도록 형성된다. 따라서, 도 12를 참조하여 설명된 제 2 실시예에서의 반도체막들(300)을 패터닝하는 단계는 본 변형된 제 2 실시예에서는 불필요하다. 결과적으로, 앞선 제 2 실시예에서의 수직 패턴의 최종 모양은 반도체막들(300)을 패터닝하는 단계에서 결정되지만, 이 실시예에서의 수직 패턴의 최종 모양은 상기 홀 형태의 개구부(50)에 의해 정의된다. 이런 점에서, 이 실시예에서, 상술한 개구부 폭의 층간 불균일함으로부터 발생하는 기술적 문제들을 해결하기 위해서는, 상기 수평 패턴들(HP) 또는 상기 전기적으로 분리된 게이트막들(201~206)의 두께들은 상술한 둘러싸여진 게이트 구조(Surround Gate Structure)를 위한 수학식 3을 충족시키는 것이 바람직하다.
상술한 제 2 실시예의 제조 방법이 적용될 경우, 상기 수평 패턴들(HP) 또는 상기 전기적으로 분리된 게이트막들(201~206)은 상기 희생막들(SC1~SC6)에 의해 그 두께가 정의된다. 따라서, 상기 수평 패턴들(HP)이 수학식 3의 조건을 충족시키기 위해서는, 상기 희생막들(SC1~SC6)의 두께들이 위 수학식 3의 조건을 실질적으로 충족시키는 두께로 형성될 수 있다. 예를 들면, 도 18에 도시된 것처럼, t1<t2<t3<t4의 관계가 성립될 수 있다. 이때, 상기 희생막들(SC1~SC6)의 두께와 수평 패턴(HP)의 두께 사이에는 상기 게이트 절연막(230)의 두께의 두배에 상응하는 차이가 있을 수 있으며, 상기 희생막들(SC1~SC6)의 두께는 이러한 두께의 차이를 고려하여 형성될 수 있다.
한편, 앞서 설명된 제 2 실시예에서와 동일하게, 상기 상부 및 하부 선택 라인들(USL, LSL)은 하부 선택 라인들(LSL)으로 사용될 수 있다. 이 경우, 최하부의 게이트막(201)과 다른 게이트막들(202~205)의 두께들은 위 수학식 3의 관계를 충족시킬 필요가 없을 수 있다.
[제 3 실시예 ]
도 19 및 도 20는 본 발명의 제 3 실시예에 따른 3차원 메모리 반도체 장치를 도시하는 사시도들이다. 도 20는 도 19의 일부분을 확대하여 도시하는 사시도로서, 여기에 도시된 박막의 두께 및 경사 각도 등은 본 발명의 기술적 사상을 보다 명확하게 설명하기 위해 과장되게 도시될 수 있다.
도 19 및 도 20을 참조하면, 이 실시예에 따른 메모리 반도체 장치는 기판(100) 상에 배치되는 복수개의 게이트 구조체(200)들을 구비한다. 상기 게이트 구조체들(200)은 서로 평행하게 배치될 수 있으며, 그 각각은 차례로 그리고 반복적으로 적층된 절연막 패턴들(131~135) 및 게이트 패턴들(141~144)을 포함할 수 있다. 상기 게이트 패턴들(141~144)은 도전성 물질들 중의 적어도 하나일 수 있다. 예를 들면, 상기 게이트 패턴들(141~144)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
상기 게이트 구조체들(200)의 양 측면에는 상기 게이트 구조체들(200)을 가로지르는 복수개의 수직 패턴들(VP)이 배치된다. 상기 수직 패턴(VP)은 반도체 물질들 중의 적어도 한가지로 형성될 수 있으며, 단결정 또는 다결정의 결정 구조를 가질 수 있다. 일 실시예에 따르면, 상기 수직 패턴들(VP)은, 상기 게이트 구조체 들(200)의 측벽으로부터 연장되어, 상기 게이트 구조체들(200)의 상부면 및 이들 사이의 개구부(50) 바닥에서 서로 연결될 수 있다. 이 경우, 도시된 것처럼, 상기 수직 패턴들(VP)은 상기 게이트 구조체들(200)을 가로지르면서 상기 게이트 구조체들(200)의 측면을 덮는 라인 모양으로 형성될 수 있다.
상기 수직 패턴(VP)과 상기 게이트 구조체(200) 사이에는 게이트 절연막(GI)이 배치될 수 있다. 이 실시예에 따르면, 상기 게이트 절연막(GI)은 전하 저장막을 포함할 수 있으며, 상기 게이트 절연막(GI)에 저장되는 전하량은 상기 수직 패턴(VP)과 상기 게이트 패턴(141~144) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 본 발명의 일 측면에 따르면, 상기 게이트 절연막(GI), 상기 수직 패턴(VP) 및 상기 게이트 패턴(141~144)은 모오스 트랜지스터를 구성할 수 있다. 이 경우, 상기 수직 패턴(VP)은 채널 영역으로 사용되고, 상기 게이트 패턴(141~144)은 게이트 전극으로 사용될 수 있다.
상기 게이트 구조체들(200) 아래의 기판(100) 내에는 공통 소오스 영역(S)(또는 하부 불순물 영역)이 형성될 수 있다. 상기 공통 소오스 영역(S)은 도시된 것처럼 상기 게이트 구조체들(200)의 아래뿐만이 아니라 이들 사이의 기판(100) 내에도 형성되어, 복수개의 수직 패턴들(VP)을 전기적으로 연결할 수 있다. 상기 게이트 구조체(200)의 상부에는 상기 수직 패턴들(VP)에 접속하면서 상기 게이트 패턴들(141~144)을 가로지르는 복수개의 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인(BL)은 소정의 플러그(70)를 통해, 상기 게이트 구조체(200)의 상부면 상에 형성되는 상기 수직 패턴(VP)에 접속될 수 있다.
이 실시예에 따르면, 상기 기판(100)은 반도체, 도전성 물질 및 절연성 물질 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 기판(100)은 단결정 구조의 실리콘막일 수 있으며, 상기 공통 소오스 영역(S)은 상기 기판(100) 내에 형성되는 불순물 확산 영역일 수 있다. 이 경우, 상기 기판(100)과 상기 공통 소오스 영역(S)으로 사용되는 불순물 확산 영역은 서로 다른 도전형을 가질 수 있다. 또한, 상기 수직 패턴(VP)은 상기 공통 소오스 영역(S)과 다이오드를 구성하도록 상기 공통 소오스 영역(S)과 다른 도전형을 가질 수 있다. 변형된 실시예에 따르면, 상기 수직 패턴(VP)은 도핑되지 않은 상태의 반도체(intrinsic semiconductor)일 수도 있다.
한편, 최상부 게이트 패턴(144)은 상기 수직 패턴(VP)과 상기 비트 라인(BL) 사이의 전기적 연결을 제어하는 상부 선택 라인(USL)으로 사용될 수 있으며, 최하부 게이트 패턴(141)은 상기 수직 패턴(VP)과 상기 공통 소오스 영역(S) 사이의 전기적 연결을 제어하는 하부 선택 라인(LSL)으로 사용될 수 있다. 또한, 상기 최상부 및 최하부 게이트 패턴들(141, 144) 사이의 게이트 패턴들(142, 143)(또는, 수평 패턴(HP))은 메모리 트랜지스터들의 게이트 전극으로 사용될 수 있다.
이 실시예에 따르면, 상기 수직 패턴들(VP)을 형성하는 단계는 상기 게이트 구조체(200)를 덮는 게이트 절연막 및 반도체막을 형성한 후, 상기 게이트 구조체(200)를 가로지르는 방향을 따라 상기 반도체막을 패터닝하는 단계를 포함할 수 있다. 그 결과, 상술한 제 2 실시예에서 설명한, 상기 반도체막(300)의 패터닝 단 계에서와 동일하게, 상기 수직 패턴(VP)의 폭은 상기 기판(100)으로부터의 거리에 따라 달라질 수 있다. 즉, 상기 수직 패턴(VP)과 상기 게이트 패턴들(141~144) 사이의 대향 면적은 상기 기판(100)으로부터의 거리에 따라 달라질 수 있다. 예를 들면, 도 20에 도시된 것처럼, 상기 수직 패턴(VP)의 하부 폭은 그 상부 폭보다 넓을 수 있다. 즉, w4<w3<w2<w1.
이 실시예에 따르면, 상기 게이트 패턴들(141~144) 중의 적어도 일부(예를 들면, 상기 수평 패턴들(HP))는 위 수학식 5의 조건을 실질적으로 충족시키는 두께로 형성될 수 있다. 예를 들면, t1>t2>t3>t4.
또한, 앞서 제 1 및 제 2 실시예들에서 설명한 것처럼, 상기 상부 및 하부 선택 라인들(USL, LSL)은 전류 특성의 층간 불균일함과는 무관하게 상기 수평 박막들(HP)과 다른 두께로 형성될 수 있다. 예를 들면, 상기 상부 및 하부 선택 라인들(USL, LSL)은 상기 메모리 트랜지스터의 게이트 전극으로 사용되는 수평 박막들(HP)의 최소 두께보다 두꺼울 수 있다.
[제 4 실시예 ]
도 21는 본 발명의 제 4 실시예에 따른 3차원 반도체 장치를 도시하는 회로도이다.
도 21를 참조하면, 이 실시예에 따른 반도체 장치는 복수의 비트라인들(BL) 및 상기 비트라인들(BL)을 가로지르는 복수의 워드라인들(WL), 복수의 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 및 적어도 하나의 공통 소오스 라인(CSL)을 포함할 수 있다.
상기 비트라인(BL)에는, 상기 비트라인(BL)과 상기 워드라인(WL)에 의해 정의되는 평면을 관통하는 방향의 비트라인 플러그(BLP)가 연결되고, 상기 공통 소오스 라인(CSL)에는 상기 비트라인 플러그(BLP)에 평행한 공통 소오스 플러그(CSP)가 연결될 수 있다. 즉, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)는 상기 비트라인(BL) 및 상기 워드라인(WL)의 장축들과 교차하는 장축을 갖도록 형성된다.
상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP) 사이에는 복수의 셀 스트링들(STR)이 병렬로 연결될 수 있다. 이때, 상기 셀 스트링들(STR) 각각은 복수의 메모리 셀 트랜지스터들(MCT), 적어도 하나의 스트링 선택 트랜지스터들(SST) 및 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있으며, 상기 셀 스트링(STR)을 구성하는 트랜지스터들(SST, MCT, GST)은 직렬로 연결된다. 보다 구체적으로, 상기 스트링 선택 트랜지스터들(SST)은 상기 비트라인 플러그(BLP)와 상기 메모리 셀 트랜지스터(MCT)를 직렬로 연결하고, 상기 접지 선택 트랜지스터(GST)는 상기 공통 소오스 플러그(CSP)와 상기 메모리 셀 트랜지스터(MCT) 사이에 직렬로 연결된다.
상기 메모리 셀 트랜지스터(MCT)는 게이트 절연막을 포함할 수 있으며, 상기 게이트 절연막은 전하저장막을 포함할 수 있다. 또한, 하나의 셀 스트링(STR) 내에 포함되는 스트링 선택 트랜지스터들(SST)의 수는 하나의 비트라인 플러그(BLP)에 병렬로 접속하는 셀 스트링들(STR)의 수와 같거나 그 이상일 수 있다. 이에 더하여, 하나의 셀 스트링(STR)을 가로지르는, 스트링 선택 라인들(SSL)의 수는 하나의 셀 스트링(STR) 내에 포함되는 스트링 선택 트랜지스터들(SST)의 수와 동일할 수 있다.
이 실시예에 따르면, 상기 스트링 선택 라인들(SSL), 상기 워드라인들(WL) 및 상기 접지 선택 라인(GSL)에는, 각각, 상기 비트라인 플러그(BLP)에 평행한, 스트링 선택 플러그들(SSP), 워드라인 플러그들(WLP) 및 접지 선택 플러그들(GSP)이 연결된다. 상기 스트링 선택 플러그(SSP)는 복수의 스트링 선택 트랜지스터들(SST)의 게이트 전극들을 상기 스트링 선택 라인(SSL)에 전기적으로 연결시키고, 상기 워드라인 플러그(WLP)는 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들을 상기 워드라인(WL)에 전기적으로 연결시키고, 상기 접지 선택 플러그(GSP)는 복수의 접지 선택 트랜지스터들(GST)의 게이트 전극들을 상기 접지 선택 라인(GSL)에 전기적으로 연결시킨다.
결과적으로, 상기 비트라인(BL)과 교차하는 평면 상에 2차원적으로 배열되는 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 하나의 워드라인(WL)에 공통으로 연결된다. 유사하게, 상기 비트라인(BL)과 교차하는 평면 상에 2차원적으로 배열되는 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은, 각각, 하나의 스트링 선택 라인(SSL) 및 하나의 접지 선택 라인(GSL)에 공통으로 연결된다.
한편, 상기 셀 스트링들(STR)은 상기 비트라인 플러그(BLP)와 상기 공통 소오스 플러그(CSP) 사이에 병렬로 연결되기 때문에, 이들에 포함되는 메모리 셀 트 랜지스터들(MCT)은 하나의 비트라인 플러그(BLP)에 의해 제어된다. 따라서, 하나의 워드라인(WL)과 하나의 비트라인(BL)을 선택할 경우, 이들의 교차점에 위치하는 워드라인 플러그(WLP)에 접속하는 복수의 메모리 셀 트랜지스터들(MCT)이 선택된다. 이 실시예에 따르면, 상기 스트링 선택 트랜지스터들(SST)은 이러한 선택에서 하나의 메모리 셀이 유일하게(uniquely) 선택될 수 있도록 구성된다. 예를 들면, 도시된 것처럼, 하나의 셀 스트링(STR)을 구성하는 스트링 선택 트랜지스터들(SST)은 적어도 하나의 활성형 트랜지스터 및 적어도 하나의 공핍형 트랜지스터를 포함할 수 있다. 잘 알려진 것처럼, 상기 활성형 트랜지스터는 노멀리 오프 상태에 있는 트랜지스터이고, 상기 공핍형 트랜지스터는 노멀리 온 상태에 있는 트랜지스터일 수 있다. 예를 들면, 상기 활성형 트랜지스터는 그것에 게이트 전극에 접지 전압이 인가될 때 채널이 형성되지 않는 트랜지스터이고, 상기 공핍형 트랜지스터는 접지 전압보다 낮은 문턱 전압을 갖는 트랜지스터일 수 있다.
이 실시예에 따르면, 상기 스트링 선택 트랜지스터들(SST) 중의 하나는 활성형 트랜지스터이고, 그 나머지는 공핍형 트랜지스터일 수 있다. 이에 더하여, 소정의 셀 스트링(STR)에서 상기 활성형 트랜지스터와 상기 비트라인 플러그 사이의 거리는, 해당 셀 스트링(STR)과 상기 비트라인(BL) 사이의 거리에 따라 달라질 수 있다. 즉, 하나의 비트라인 플러그(BLP)에 접속하는 셀 스트링들(STR) 각각의 활성형 트랜지스터들은 서로 다른 스트링 선택 플러그들(SSP)에 연결된다.
본 발명의 변형된 실시예에 따르면, 상기 활성형 트랜지스터의 수는 2이상일 수도 있다. 본 발명의 또다른 변형된 실시예에 따르면, 상기 활성형 트랜지스터 는 메모리 셀 트랜지스터로도 사용될 수 있다.
도 22 및 도 23는 본 발명의 제 4 실시예에 따른 3차원 메모리 반도체 장치를 도시하는 사시도들이다. 이때, 도 23는 도 22의 일부분을 확대하여 도시하는 사시도로서, 여기에 도시된 박막의 두께 및 경사 각도 등은 본 발명의 기술적 사상을 보다 명확하게 설명하기 위해 과장되게 도시될 수 있다.
도 22 및 도 23를 참조하면, 기판 상에, 반도체 물질들 중의 한가지로 형성되는, 수평 패턴들(HP)이 3차원적으로 배열된다. 상기 수평 패턴들(HP) 각각은 절연막들(dielectric)을 통해 수평적으로 또는 수직적으로 분리되어 셀 스트링을 구성한다. 즉, 상기 수평 패턴들(HP) 각각에는, 상기 메모리 셀 트랜지스터들(MCT), 상기 스트링 선택 트랜지스터들(SST) 및 상기 접지 선택 트랜지스터(GST)이 형성될 수 있다.
상기 수평 패턴들(HP)을 관통하는 수직 패턴들(VP)이 배치된다. 상기 수직 패턴들(VP)은 상기 비트라인 플러그(BLP), 상기 공통 소오스 플러그(CSP), 상기 워드라인 플러그(WLP), 상기 스트링 선택 플러그(SSP) 및 상기 접지 선택 플러그(GSP)로 사용될 수 있다. 상기 수평 박막들(41~44?)은 반도체 물질들 중의 한가지로 형성되고, 상기 수직 패턴들(VP)은 도전성 물질들 중의 적어도 한가지를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)는 상기 수평 패턴들(HP)과 직접 접촉하도록 형성되며, 도전성 물질들 중의 적어도 한가지로 형성될 수 있다. 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)는 상기 수평 패턴들(HP)과의 오믹 접촉을 위한 도전막을 포함할 수 있다. 일 실시예에 따르면, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)는 도핑된 실리콘막, 금속막들, 실리사이드막들 및 금속 질화막들 중의 적어도 하나를 포함할 수 있다.
상기 워드라인 플러그(WLP), 상기 스트링 선택 플러그(SSP) 및 상기 접지 선택 플러그(GSP)과 상기 수평 패턴들(HP) 사이에는 게이트 절연막이 개재될 수 있으며, 이에 따라 이들은 모오스 트랜지스터의 게이트 전극으로 사용될 수 있다. 보다 구체적으로, 상기 워드라인 플러그(WLP), 상기 스트링 선택 플러그(SSP) 및 상기 접지 선택 플러그(GSP)는 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP) 사이를 직렬로 연결하는 메모리 셀 트랜지스터들(MCT), 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터(GST)의 게이트 전극들로 사용될 수 있다. 상기 게이트 절연막(GI)은 전하 저장막을 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 터널 절연막, 전하저장막 및 블록킹 절연막을 포함할 수 있다.
이 실시예에 따르면, 상기 수평 패턴들(HP)은 서로 다른 도전형을 갖는 영역들을 포함할 수 있다. 예를 들면, 상기 워드라인 플러그들(WLP)에 인접하는 부분은 제 1 도전형이고, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)에 인접하는 부분은 상기 제 1 도전형과 다른 제 2 도전형일 수 있다. 상기 접지 선택 플러그(GSP)에 인접하는 상기 수평 패턴(HP)의 부분은 상기 제 1 도전형일 수 있다. 일 실시예에 따르면, 상기 제 1 및 제 2 도전형들은 각각 n형 및 p형일 수 있다.
이에 더하여, 상기 스트링 선택 라인(SSL)에 인접하는 상기 수평 패턴(HP)의 부분은 상기 제 1 도전형의 영역 및 제 2 도전형의 영역을 함께 갖는다. 이때, 상기 스트링 선택 라인(SSL)에 인접하는 상기 제 1 도전형의 영역은 상기 수평 패턴들(HP)의 적층 순서에 따라 달라질 수 있다. 그 결과, 하나의 스트링 선택 플러그(SSP)에는 하나의 활성형 트랜지스터가 연결될 수 있다. 또한, 상기 스트링 선택 라인(SSL)에 인접하는 소정의 영역이 상기 제 2 도전형일 경우, 해당 스트링 선택 플러그(SSP)에 접지 전압이 인가되는 경우에도 채널이 형성되기 때문에, 해당 스트링 선택 트랜지스터는 공핍형 트랜지스터를 구성한다.
이 실시예에 따르면, 앞서 설명된 제 1 내지 제 3 실시예들에서와 반대로, 상기 수직 패턴들(VP)은 트랜지스터들의 게이트 전극으로 사용되고, 상기 수평 패턴들(HP)은 트랜지스터의 채널 영역으로 사용된다. 이러한 차이에도 불구하고, 도 23에 도시된 것처럼, 상기 수직 패턴들(VP)은 높이에 따라 다른 폭을 가질 수 있으며(예를 들면, w4>w3>w2>w1), 이러한 수직 패턴들(VP)의 폭에서의 층간 변화는 트랜지스터들의 전류 특성에서의 층간 불균일함을 가져올 수 있다. 이 실시예에 따르면, 상기 수평 패턴들(HP)의 두께는 이러한 층간 불균일함을 줄일 수 있도록 선택될 수 있다. 보다 구체적으로, 상기 수직 패턴(VP)이 도 4를 참조하여 설명된 기둥 모양으로 형성되기 때문에, 상기 수평 패턴들(HP)의 두께는 위 수학식 3의 조건을 실질적으로 충족시키는 두께로 형성될 수 있다. 예를 들면, t1<t2<t3<t4.
[변형 가능한 실시예들 ]
도 24 및 도 25는 본 발명의 변형된 실시예들에 따른 3차원 메모리 반도체 장치를 설명하기 위한 사시도들이다.
도 24를 참조하면, 이 실시예에 따른 반도체 장치는 기판 상에 차례로 적층된 복수개의 수평 패턴들(HP) 및 상기 수평 패턴들(HP)을 관통하는 개구부(50) 내에 배치되는 수직 패턴(VP)을 포함할 수 있다. 상기 수평 패턴들(VP)의 상부 및 하부에는 각각 상부 선택 라인(USL) 및 하부 선택 라인(LSL)이 배치될 수 있다. 상기 수평 패턴들(HP)은 복수개의 그룹들(Group I/II/III)을 구성할 수 있으며, 각각의 그룹은 적어도 하나의 수평 패턴(HP)을 포함할 수 있다.
이 실시예에 따르면, 동일한 그룹 내에 포함되는 수평 패턴들(HP)은 도시된 것처럼 실질적으로 동일한 두께(t1, t2 or t3)로 형성되고, 서로 다른 그룹들 내에 포함되는 수평 패턴들(HP)은 서로 다른 두께로 형성될 수 있다: t1?t2, t1?t3 및 t2?t3. 즉, 상기 그룹들은 실질적으로 동일한 두께로 형성되는 수평 패턴들(HP)로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 패턴들(HP)이 둘러싸여진 게이트 구조를 형성하는 경우, 도시된 것처럼, 상기 수평 패턴들(HP)은 t1<t2<t3의 관계를 충족시키는 두께들로 형성될 수 있다.
상기 개구부(50)의 측벽 경사가 급격하지 않을 경우, 상기 수평 패턴들(HP)의 이러한 그룹화는 제조 공정에서의 기술적 어려움을 해결하는데 기여할 수 있다. 즉, 각각의 수평 패턴들(HP)이 수학식 3 또는 5를 충족시키기 위해 요구되는 두께에서의 차이가 미세할 경우, 그 제조 공정은 요구된 두께 조건을 완전하게 충족시 키기 어려울 수 있다. 이러한 기술적 어려움은 상기 수평 패턴들(HP)의 그룹화를 통해 용이하게 극복될 수 있다. 그럼에도 불구하고, 상기 수평 패턴들(HP)의 그룹화가 이러한 목적에 국한하여 사용되는 것은 아니며 다른 다양한 기술적 필요를 충족시키기 위해 선택될 수도 있다.
한편, 도시된 것처럼, 하나의 그룹은 인접하는 수평 패턴들(HP)로 구성될 수 있다. 하지만, 상기 개구부(50)의 측벽이 배흘림 모양을 갖는 경우 등에서는, 서로 이격된 수평 패턴들(HP)이 하나의 그룹을 구성할 수 있다.
도 25를 참조하면, 이 실시예에 따른 반도체 장치는 기판 상에 차례로 적층된 n+1 개의 수평 패턴들(WL0~WLn; HP) 및 상기 수평 패턴들(HP)을 관통하는 개구부(50) 내에 배치되는 수직 패턴(VP)을 포함할 수 있다. 상기 수평 패턴들(VP)의 상부 및 하부에는 각각 상부 선택 라인(USL) 및 하부 선택 라인(LSL)이 배치될 수 있다.
이 실시예에 따르면, 상술한 수평 패턴들(HP)의 두께를 위해 부여된 조건들(즉, 수학식 3 또는 5)은 상기 상부 선택 라인(USL) 또는 상기 하부 선택 라인(LSL)에 인접하는 적어도 하나의 수평 패턴들(HP)에는 변형되어 적용될 수 있다. 예를 들면, 최하부 수평 패턴(WL0) 및 최상부 수평 패턴(WLn) 사이의 수평 패턴들(HP)은 수학식 3 또는 5의 조건을 실질적으로 충족시키는 두께로 형성될 수 있지만, 이러한 조건은 최하부 및 최상부 수평 패턴들(WL0, WLn) 중의 적어도 하나에는 적용되지 않을 수 있다. 이러한 변형된 실시예는 셀 스트링의 최외곽 워드라인들 (즉, 최하부 및 최상부 수평 패턴들(WL0, WLn))에서 발생할 수 있는 부스팅 효율, 누설 전류 특성 또는 가장자리 효과 등을 극복하기 위해 적용될 수 있다. 즉, 상기 최하부 및 최상부 수평 패턴들(WL0, WLn)은 상술한 수직 패턴(VP)의 폭에서의 층간 불균일성 및 최외곽 워드라인들에서 발생하는 기술적 문제들을 함께 해결할 수 있는 두께로 형성될 수 있다.
상술한 것처럼, 상기 상부 선택 라인(USL) 및 하부 선택 라인(LSL)의 두께들(tUSL, tLSL)은 메모리 셀 트랜지스터들을 구성하는 상기 수평 패턴들(HP)과 다른 두께로 형성될 수 있다. 이에 더하여, 다른 변형된 실시예에 따르면, 상기 상부 및 하부 선택 라인들(USL, LSL)은 서로 다른 두께로 형성될 수 있다. 예를 들면, 상기 하부 선택 라인(LSL)이 상기 상부 선택 라인(USL)보다 얇은 두께로 형성될 수 있다: 즉, tUSL>tLSL.
낸드 플래시 메모리의 경우, 프로그램 동작에서의 부스팅 효율은 스트링 선택 라인과 비트 라인 사이의 누설 전류에 크게 의존적이기 때문에, 스트링 선택 트랜지스터의 누설 전류를 줄이는 것이 특히 요구될 수 있다. 낸드 플래시 메모리에서의 이러한 기술적 요구는 상기 상부 및 하부 선택 라인들(USL, LSL)을 서로 다른 두께로 형성하는 실시예를 통해 충족될 수 있다. 하지만, 상기 상부 및 하부 선택 라인들(USL, LSL) 사이의 두께 차이가 이러한 목적에 국한하여 적용되는 것은 아니며 다른 다양한 기술적 필요를 충족시키기 위해 적용될 수 있음은 자명하다.
지금까지, 상기 수평 패턴들(HP)의 두께에서의 층간 차이는 트랜지스터들의 전류 특성에서의 층간 차이를 감소시키도록 선택될 수 있음이 설명되었다. 하지만, 상기 메모리 트랜지스터들의 전기적 특성에서의 층간 차이는 다양한 이유에서 나타날 수 있다. 예를 들면, 상술한 제 4 실시예의 경우, 상기 수평 패턴들(HP)의 두께에서의 층간 차이는 수평 패턴의 단면적의 변화를 가져올 수 있으며, 이 경우 직렬로 연결된 트랜지스터들 사이의 저항과 같은 부수적인 특성에서의 층간 차이가 나타날 수 있다.
본 발명의 변형 가능한 실시예들에 따르면, 상기 수평 패턴들(HP)의 두께에서의 층간 차이는 상기 트랜지스터의 전류 특성에서의 층간 차이 및 다양한 부수적인 특성에서의 층간 차이를 함께 줄일 수 있도록 선택될 수 있다. 비록 트랜지스터 및 셀 스트링과 관련된 전기적 특성들은 다양하지만, 이러한 기술적 특성들은 이론적 또는 경험적인 방법을 통해 정량화될 수 있다는 점에서, 이 분야에 종사하는 통상의 지식을 가진 자는 상술한 본 발명의 기술적 사상에 기초하여 복수의 전기적 특성들에서의 층간 차이들을 함께 줄일 수 있는 수평 패턴들(HP)의 두께들을 선택할 수 있을 것이다.
도 26은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)를 개략적으로 도시한 블록도이다. 도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명의 실시예들에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명의 실시예들에 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명의 실시예들에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 27은 본 발명의 실시예들에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모 리 시스템(1310)이 장착된다. 본 발명의 실시예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 실시예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 실시예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, "Nonvolatile semiconductor memory device and manufacturing method thereof"이라는 제목의 미국특허공개번호 US20070252201, "semiconductor memory device and method of fabricating the same"이라는 제목의 미국특허공개번호 US 2007/0158736, Y. Fukuzumi 등이 쓴 "Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory"라는 제목의 논문 (Electron Devices Meeting, 2007. IEDM 2007. IEEE International, pp. 449-452), 그리고 H.　Tanaka 등이 쓴 "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory"라는 제목의 논문(VLSI Technology, 2007 IEEE Symposium on, pp. 14-15) 등은 수직 패턴들을 채널 영역으로 사용하고, 수평 패턴들을 게이트 전극으로 사용하는 3차원 메모리 반도체 장치들 및 그 제조 방법들이 개시하였다. 설명의 간결함을 위해, 상기 공개 특허들 및 논문들 각각에 개시된 내용들은 여기에서 중복적으로 설명하지 않는다. 하지만, 본 발명의 기술적 사상은 상기 공개 특허 및 논문들 각각에 개시된 3차원 메모리 반도체 장치에 적용될 수 있다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 수직 패턴의 모양 및 수평 패턴의 두께 사이의 관계를 설명하기 위한 사시도이다.
도 5는 개구부의 둘레 길이와 개구부 측벽의 경사 사이의 관계를 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 수직 패턴의 모양 및 수평 패턴의 두께 사이의 관계를 설명하기 위한 사시도들이다.
도 7는 본 발명의 제 1 실시예에 따른 3차원 메모리 반도체 장치를 도시하는 회로도이다.
도 8a 및 도 8b는 본 발명의 제 1 실시예에 따른 3차원 메모리 반도체 장치를 설명하기 위한 사시도들이다.
도 9 내지 도 13는 본 발명의 제 2 실시예에 따른 3차원 메모리 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 14 내지 도 18는 본 발명의 변형된 제 2 실시예에 따른 3차원 메모리 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 19 및 도 20는 본 발명의 제 3 실시예에 따른 3차원 메모리 반도체 장치를 설명하기 위한 사시도들이다.
도 21는 본 발명의 제 4 실시예에 따른 3차원 반도체 장치를 도시하는 회로 도이다.
도 22 및 도 23는 본 발명의 제 4 실시예에 따른 3차원 메모리 반도체 장치를 설명하기 위한 사시도들이다.
도 24 및 도 25는 본 발명의 변형된 실시예들에 따른 3차원 메모리 반도체 장치를 설명하기 위한 사시도들이다.
도 26은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 개략적으로 도시한 블록도이다.
도 27은 본 발명의 실시예들에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 기판;
    상기 기판 상에 차례로 적층된 수평 패턴들; 및
    상기 수평 패턴들의 측면에 배치되는 수직 패턴을 구비하되,
    상기 수평 패턴들 및 상기 수직 패턴은 3차원적으로 배열되는 메모리 트랜지스터들을 구성하고,
    상기 수평 패턴의 두께는 상기 기판으로부터 멀어질수록 두꺼워지고, 상기 수직 패턴의 폭은 상기 기판으로부터 멀어질수록 넓어지는 것을 특징으로 하는 3차원 반도체 장치.
  9. 제 8 항에 있어서,
    상기 수평 패턴들은 상기 메모리 트랜지스터의 채널 영역의 종횡비(aspect ratio)에서의 층간 차이를 줄이는 두께로 형성되는 것을 특징으로 하는 3차원 반도체 장치.
  10. 삭제
  11. 제 8 항에 있어서,
    상기 수평 패턴들은 반도체 물질로 형성되어 상기 메모리 트랜지스터들의 채널 영역으로 사용되고,
    상기 수직 패턴은 도전성 물질을 포함함으로써 상기 메모리 트랜지스터들의 게이트 전극으로 사용되는 것을 특징으로 하는 3차원 반도체 장치.
  12. 제 8 항에 있어서,
    상기 수평 패턴들은 도전성 물질을 포함함으로써 상기 메모리 트랜지스터들의 게이트 전극들로 사용되고,
    상기 수직 패턴은 상기 기판으로부터 연장되는 반도체 물질로 형성되어 상기 메모리 트랜지스터들의 채널 영역으로 사용되는 것을 특징으로 하는 3차원 반도체 장치.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 수평 패턴들과 상기 수직 패턴 사이에 개재되며, 전하 저장을 위한 박막을 포함하는 게이트 절연막;
    상기 수직 패턴의 상부 영역에 접속하는 상부 배선; 및
    상기 수직 패턴의 하부 영역에 접속하는 하부 배선을 더 포함하는 3차원 반도체 장치.
  15. 기판;
    상기 기판 상에 차례로 적층된 제 1 내지 제 3 수평 패턴들; 및
    상기 제 1 내지 제 3 수평 패턴들의 측면에 배치되는 수직 패턴을 구비하되,
    상기 제 1 내지 제 3 수평 패턴들 및 상기 수직 패턴은 3차원적으로 배열되는 메모리 트랜지스터들을 구성하고,
    상기 제 1 수평 패턴은 제 1 두께를 가지며, 상기 제 2 수평 패턴은 상기 제 1 두께와 다른 제 2 두께를 갖고, 상기 제 3 수평 패턴은 상기 제 1 두께 및 상기 제 2 두께와 다른 제 3 두께를 갖는 것을 특징으로 하는 3차원 반도체 장치.
  16. 제 15 항에 있어서,
    상기 수직 패턴은 상기 제 1 내지 제 3 수평 패턴들을 관통하며, 상기 기판에 대해 경사진 측벽을 갖는 3차원 반도체 장치.
  17. 삭제
  18. 제 1 선택 트랜지스터와 제 2 선택 트랜지스터 사이에 연결된 셀 스트링으로서, 상기 셀 스트링은 직렬 연결된 메모리 셀 트랜지스터들을 포함하되,
    상기 셀 스트링은,
    기판 상에 수직적으로 적층된 제 1 도전 패턴들을 포함하는 제 1 구조체,
    상기 제 1 구조체 상에 수직적으로 적층된 제 2 도전 패턴들을 포함하는 제 2 구조체; 및
    상기 제 1 및 제 2 구조체들을 관통하는 필라를 포함하며,
    상기 제 1 도전 패턴들 각각은 제 1 두께를 가지며, 상기 제 2 도전 패턴들 각각은 상기 제 1 두께보다 큰 제 2 두께를 갖는 3차원 반도체 장치.
  19. 제 18 항에 있어서,
    상기 셀 스트링은 상기 제 2 구조체 상에 수직적으로 적층된 제 3 도전 패턴들을 포함하는 제 3 구조체를 더 포함하되, 상기 제 3 구조체들 각각은 상기 제 2 두께보다 큰 제 3 두께를 갖는 3차원 반도체 장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 기판; 및
    직렬 연결된 플래시 메모리 셀들을 포함하는 스트링을 포함하되,
    상기 스트링은 상기 기판의 상부면에 적층된 반복층 패턴들 및 상기 반복층 패턴들을 관통하며 경사진 측벽을 갖는 필라를 포함하는 것;
    상기 반복층 패턴들 중 적어도 두 층들은 서로 다른 두께를 갖는 것;
    상기 기판의 상부면과 인접한 하부 부분에서 상기 필라의 폭보다 상기 기판의 상부면과 이격된 상부 부분에서 상기 필라의 폭이 넓은 것;
    상기 반복층 패턴들은 상기 기판으로부터 멀어질수록 얇아지는 것을 특징으로 하는 3차원 반도체 장치.
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