KR102078597B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 개시된다. 반도체 장치는 기판 상에서 제1 방향으로 연장된 수평 전극을 포함하고 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들, 상기 게이트 구조체들 사이에 채워진 분리 절연막, 및 상기 수평 전극을 관통하여 상기 기판과 연결되는 복수개의 셀 기둥들을 포함한다. 상기 수평 전극의 두께는 상기 분리 절연막의 일측에 가장 가깝고 바로 인접한 셀 기둥들의 간격보다 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 수직형 반도체 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 메모리 장치들이 제안되고 있다. 하지만, 상기 3차원 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 데 있다.
본 발명은 반도체 장치를 제공한다. 상기 반도체 장치는 기판 상에서 제1 방향으로 연장된 수평 전극을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들; 상기 게이트 구조체들 사이에 채워진 분리 절연막; 및 상기 수평 전극을 관통하여, 상기 기판과 연결되는 복수개의 셀 기둥들을 포함하고, 상기 수평 전극의 두께는, 바로 인접한 셀 기둥들 사이의 간격들의 최소보다 크다.
상기 수평 전극의 두께는, 상기 분리 절연막의 일측에 가장 가깝고 바로 인접한 셀 기둥들의 간격보다 클 수 있다.
상기 제1 분리 절연막의 일측에 가장 가깝고 서로 인접한 셀 기둥들 사이의 간격은 다른 셀 기둥들 사이의 간격들보다 클 수 있다.
상기 셀 기둥들은 상기 제1 분리 절연막의 일측으로부터 가장 가까운 제1 셀 기둥들 및 상기 제1 분리 절연막의 일측으로부터 다음으로 가까운 제2 셀 기둥들을 포함할 수 있다.
상기 제1 셀 기둥들 및 상기 제2 셀 기둥들은 지그재그로 배치될 수 있다.
바로 인접한 제1 셀 기둥들 사이의 간격은 바로 인접한 제2 셀 기둥들 사이의 간격보다 크거나 같을 수 있다.
상기 제1 셀 기둥들의 직경은 상기 제2 셀 기둥들의 직경보다 작을 수 있다.
바로 인접한 제1 셀 기둥들 사이의 간격은, 상기 제1 셀 기둥들의 하나와 그것에 가장 가까운 제2 셀 기둥들의 하나 사이의 간격보다 클 수 있다.
상기 셀 기둥들은 상기 제1 분리 절연막의 일측으로부터 그 다음으로 가까운 제3 셀 기둥들을 더 포함하고, 상기 제1 내지 제3 셀 기둥들은 지그재그로 배치될 수 있다.
상기 제2 셀 기둥들의 하나와 그것에 가장 가까운 제1 셀 기둥들의 하나 사이의 간격은, 상기 제2 셀 기둥들의 하나와 그것에 가장 가까운 제3 셀 기둥들의 하나 사이의 간격보다 클 수 있다.
상기 반도체 장치는 기판 상에 수직적으로 적층되고 제1 방향으로 연장된 수평 전극들 및 상기 수평 전극들 사이의 절연 패턴들을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들; 상기 게이트 구조체들 사이에 채워진 제1 분리 절연막; 및 상기 게이트 구조체들을 관통하여, 상기 기판과 연결되는 복수개의 셀 기둥들을 포함하고, 상기 수평 전극들의 두께들은, 상기 수평 전극들 각각의 높이에서의 바로 인접한 셀 기둥들 사이의 간격들보다 크다.
최상부의 수평 전극은 상기 제2 방향으로 분리된 복수개의 상부 선택 게이트들을 포함할 수 있다.
상기 상부 선택 게이트들 사이에서 상기 수평 전극들 및 상기 게이트 구조체들을 관통하여 상기 기판을 노출하고, 상기 제1 방향으로 연장하는 트렌치를 채우는 제2 분리 절연막을 더 포함할 수 있다.
상기 트렌치는 상기 게이트 구조체들 중앙의 셀 기둥들 사이에서 제공되고,
상기 바로 인접한 셀 기둥들 사이의 간격들은 상기 제2 분리 절연막과 가장 가까운 셀 기둥과 상기 제2 분리 절연막 사이의 간격보다 클 수 있다.
상기 반도체 장치는 상기 상부 선택 게이트들 사이에서 상기 게이트 구조체들을 관통하여 상기 기판을 노출하고, 상기 제1 방향을 따라 배치되는 더미 기둥들을 더 포함할 수 있다.
상기 더미 기둥들은 상기 게이트 구조체들 중앙의 셀 기둥들 사이에서 제공되고, 상기 더미 기둥들에 바로 인접한 셀 기둥들과 지그 재그로 배치될 수 있다.
상기 바로 인접한 셀 기둥들 사이의 간격들은, 상기 더미 기둥들의 하나와 그것에 가장 가까운 셀 기둥들의 하나 사이의 간격보다 클 수 있다.
상기 반도체 장치는 상기 반도체 기둥들과 상기 수평 전극들 사이의 전하저장 요소를 더 포함할 수 있다.
상기 전하저장 요소는 전하저장막, 상기 전하저장막과 상기 수평 전극들 사이의 블로킹 절연막, 및 상기 전하저장막과 상기 반도체 기둥들 사이의 터널 절연막을 포함할 수 있다.
상기 반도체 장치는 상기 제1 분리 절연막과 중첩되는 상기 기판에 제공된 공통 소오스 라인; 및 상기 제2 방향으로 연장되고, 상기 셀 기둥들과 결합되는 비트라인을 더 포함할 수 있다.
상기 셀 기둥들은 도전 기둥들이고, 상기 반도체 장치는 상기 도전 기둥들과 상기 수평 전극들 사이에 제공된 전하저장 요소를 더 포함하고, 상기 전하저장 요소는 가변저항 패턴일 수 있다.
본 발명의 개념에 따르면, 교체 공정(replacement process)으로 형성된 수평 전극들 내부의 공동들의 크기가 줄어들 수 있다. 이러한 공동들이 서로 연결되어 일 방향으로 연장하는 것을 줄일 수 있다. 이에 따라, 수평 전극들의 저항이 증가하는 문제가 줄어들 수 있다. 나아가, 공동들에 스며들거나 갇혀 있는 화학물질들(chemicals)에 의해 절연패턴들, 정보저장 요소 및/또는 셀 기둥들이 손상받는 것을 줄일 수 있다. 이에 따라, 수평 전극들 사이 및/또는 셀 기둥들과 수평 전극들 사이의 전기 절연성 및 셀 특성이 향상될 수 있다. 정보저장 요소의 데이터 저장 특성의 저하가 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 블록의 사시도이다.
도 4a 및 도 4b는 도 3의 A의 확대도들이다.
도 5a 내지 도 5d는 도 3의 A의 확대도들이다.
도 6a 내지 도 6d는 도 3의 A의 확대도들이다.
도 7a는 도 3의 메모리 블록의 셀 기둥들의 배열을 도시하는 평면도이고, 도 7b는 도 3의 메모리 블록의 수평 전극들의 형상을 도시하는 평면도이고, 도 7c는 도 7b의 I-I'선에 따른 단면도이다.
도 8a 내지 도 13a 및 도 16a는 도 7b에 대응하는 평면도들, 도 8b 내지 도 13b 및 도 16b는 도 7c에 대응하는 단면도들이다.
도 14는 도 13a의 B 부분의 확대도로서, 수평전극들을 위한 도전막이 채워지는 것을 도시한다.
도 15a는 일반적인 기술에 따른 것으로, 도 14의 단면도에 대응한다.
도 15b는 본 발명의 개념에 따른 것으로, 도 14의 단면도에 대응한다.
도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 메모리 블록의 사시도이다.
도 18a는 도 17의 메모리 블록의 셀 기둥들의 배열을 도시하는 평면도이고, 도 18b는 도 17의 메모리 블록의 수평 전극들의 형상을 도시하는 평면도이고, 도 18c는 도 18b의 I-I'선에 따른 단면도이다.
도 19a 내지 도 24a는 도 18b에 대응하는 평면도들, 도 19b 내지 도 24b는 도 18c에 대응하는 단면도들이다.
도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치의 메모리 블록의 사시도이다.
도 26a는 도 25의 메모리 블록의 셀 기둥들의 배열의 일 예를 도시하는 평면도이고, 도 26b는 도 25의 메모리 블록의 수평 전극들의 형상을 도시하는 평면도이고, 도 26c는 도 26b의 I-I'선에 따른 단면도이다.
도 27a 내지 도 32a는 도 26b에 대응하는 평면도들, 도 27b 내지 도 32b는 도 26c에 대응하는 단면도들이다.
도 33은 본 발명의 다른 실시예에 따른 반도체 장치의 메모리 블록의 사시도이다.
도 34a는 도 33의 메모리 블록의 셀 기둥들의 배열의 일 예를 도시하는 평면도이고, 도 34b는 도 33의 메모리 블록의 수평 전극들의 형상을 도시하는 평면도이고, 도 34c는 도 34b의 I-I'선에 따른 단면도이다.
도 35a 내지 도 38a는 도 34b에 대응하는 평면도들, 도 35b 내지 도 38b는 도 34c에 대응하는 단면도들이다.
도 39는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 40은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 41은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서, 셀 기둥들 사이의 간격은 서로 인접한 한 쌍의 셀 기둥들의 외측면들 사이의 최단 거리로 정의된다. 본 명세서에서, 수평 전극들의 두께와 바로 인접한 셀 기둥들 사이의 간격의 비교는 실질적으로 동일한 높이에서 제공된다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40) 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30) 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 수직 방향으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 블록의 사시도이다. 도 3을 참조하면, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(121)이 제공될 수 있다. 버퍼 유전막(121)은 실리콘 산화막일 수 있다. 버퍼 유전막(121) 상에, 절연 패턴들(125) 및 절연 패턴들을 개재하여 서로 이격된 수평 전극들이 제공될 수 있다.
수평 전극들은 제1 내지 제7 수평 전극들(G1 ~ G7)을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(121)은 절연 패턴들(125)에 비하여 얇을 수 있다. 수평 전극들(G1 ~ G7)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 도 4a는 수평 전극들(G1 ~ G7)이 도핑된 실리콘, 금속(예를 들어, 텅스텐) 또는 금속 질화물을 포함하는 구조의 예를 도시한다. 도 4b는 수평 전극들(G1 ~ G7)이 도핑된 폴리실리콘(P)과 금속 실리사이드(M)를 포함하는 구조의 예를 도시한다. 수평 전극들 내에 공동들(S)이 제공될 수 있다. 공동들(S)은 수평 전극들을 구성하는 물질이 채워지지 않은 공간으로, 그의 단면은 슬릿 모양일 수 있다. 절연 패턴들(125) 및 수평 전극들(G1 ~ G7)은 수직적으로 적층되고 제1 방향(D1)으로 연장될 수 있다. 게이트 구조체들(G) 각각은 절연 패턴들(125) 및 수평 전극들(G1 ~ G7)을 포함하고, 제1 방향에 교차하는 제2 방향(D2)으로 서로 마주볼 수 있다.
도면에는, 하나의 게이트 구조체(G)에서, 최상부의 수평 전극이 복수 개이고 최하부의 수평 전극이 1개인 것을 도시하나, 이에 한정되지 않는다. 최상부의 제6 및 제7 수평 전극들(G6, G7)은 제2 방향(D2)으로 서로 분리되고, 제1 방향(D1)으로 연장될 수 있다. 도면에는, 최상부의 수평 전극이 두 개로 도시되지만 이에 한정되는 않는다. 최상부의 수평 전극은 두 개 이상일 수 있다.
게이트 구조체들(G) 사이에, 제1 방향(D1)으로 신장하는 분리 영역(131)이 제공될 수 있다. 분리 영역(131)은 제1 분리 절연막(도 7b의 136 참조)으로 채워질 수 있다. 공통 소오스 라인들(CSL)이 분리 영역(131)의 기판(110)에 제공된다. 공통 소오스 라인들(CSL)은, 서로 이격되어, 기판(110) 내에서 제1 방향(D1)으로 연장할 수 있다. 공통 소오스 라인들(CSL)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 도면에 도시된 것과는 달리, 공통 소오스 라인들(CSL)은 기판(110)과 최하부의 제1 수평 전극(G1) 사이에 제공되고 제1 방향(D1)으로 연장하는 라인 형상의 패턴일 수 있다.
복수 개의 셀 기둥들(PL)이, 수평 전극들(G1 ~ G7)을 관통하여 기판(110)에 연결된다. 셀 기둥들(PL)은 기판(110)으로부터 위로 연장되는(즉, 제3 방향(D3)으로 연장되는 장축을 가질 수 있다. 복수 개의 셀 기둥들(PL)은 지그 재그로 배치될 수 있다. 즉, 복수 개의 셀 기둥들(PL)은 바로 인접하여 교대로 오프셋되도록 배열된다. 셀 기둥들(PL)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 제2 방향(D2)으로 연장하는 상부 배선들에 연결될 수 있다. 상부 배선들은 서로 인접하여 제2 방향(D2)으로 연장하는 제1 상부 배선(BL1) 및 제2 상부 배선(BL2)을 포함할 수 있다.
제1 내지 제7 수평 전극들(G1 ~ G7)과 셀 기둥들(PL) 사이에, 정보저장 요소(135)가 제공될 수 있다. 이와는 달리, 최상부 및 최하부의 수평 전극들(G1, G6, G7)과 셀 기둥들(PL) 사이에는, 정보저장 요소(135) 대신 게이트 절연막이 제공될 수 있다.
일 측면에서, 셀 기둥들(PL)은 반도체 물질을 포함할 수 있다. 셀 기둥들(PL)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형일 수 있다. 마카로니 형의 셀 기둥들의 속은 충진 절연막(127)으로 채워질 수 있다. 충진 절연막은 실리콘 산화막으로 형성될 수 있다. 셀 기둥들(PL) 및 기판(110)은 연속적인 구조의 반도체일 수 있다. 이 경우, 셀 기둥들(PL)은 단결정의 반도체일 수 있다. 이와는 달리, 셀 기둥들(PL)과 기판(110)은 불연속적인 경계면을 가질 수 있다. 이 경우, 셀 기둥들(PL)은 다결정 또는 비정질 구조의 반도체 기둥들일 수 있다. 셀 기둥들(PL)의 일단 상에 도전 패턴(128)이 제공될 수 있다.
상부 배선들(BL1, BL2)과 공통 소오스 라인들(CSL) 사이에 복수 개의 셀 스트링들이 제공된다. 상부 배선들(BL1, BL2)은 플래시 메모리 장치의 비트 라인들일 수 있다. 하나의 셀 스트링은, 상부 배선들(BL1, BL2)에 접속하는 상부 선택 트랜지스터, 공통 소오스 라인들(CSL)에 접속하는 하부 선택 트랜지스터, 및 상부 선택 트랜지스터와 하부 선택 트랜지스터 사이에 제공되는 복수개의 메모리 셀들을 포함할 수 있다. 제1 수평 전극(G1)은 하부 선택 트랜지스터의 하부 선택 게이트, 제2 내지 제 5 수평 전극들(G2 ~ G5)은 복수개의 메모리 셀들의 셀 게이트들, 제6 및 제7 수평 전극들(G6, G7)은 상부 선택 트랜지스터의 상부 선택 게이트들일 수 있다. 복수개의 메모리 셀들(MC)이 하나의 셀 기둥(PL)에 제공된다. 하부 선택 게이트는 플래시 메모리 장치의 접지 선택 게이트일 수 있다. 상부 선택 게이트들은 플래시 메모리 장치의 스트링 선택 게이트들일 수 있다.
도 5a 내지 도 5d는 도 3의 A의 확대도들이다. 도 5a를 참조하여, 정보저장 요소(135)는 수평 전극들(G1 ~ G7)에 인접한 블로킹 절연막(135c), 셀 기둥들(PL)에 인접한 터널 절연막(135a) 및 이들 사이의 전하 저장막(135b)을 포함할 수 있다. 정보저장 요소(135)는 수평 전극들(G1 ~ G7)과 절연 패턴들(125) 사이로 연장할 수 있다. 블로킹 절연막(135c)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(135c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(135c)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함할 수 있으며, 알루미늄 산화막 및 하프늄 산화막의 적층 순서는 다양할 수 있다. 전하 저장막(135b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(135a)은 실리콘 산화막을 포함할 수 있다.
도 5b 내지 도 5d를 참조하여, 도 3에 도시된 것과는 달리 정보저장 요소(135)의 적어도 일부는 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장할 수 있다. 도 5b를 참조하여, 터널 절연막(135a)은 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장하고, 전하 저장막(135b) 및 블로킹 절연막(135c)은 절연 패턴들(125)과 수평 전극들(G1 ~ G7) 사이로 연장할 수 있다. 도 5c를 참조하여, 터널 절연막(135a) 및 전하 저장막(135b)은 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장하고, 블로킹 절연막(135c)은 절연 패턴들(125)과 수평 전극들(G1 ~ G7) 사이로 연장할 수 있다. 도 5d를 참조하여, 터널 절연막(135a), 전하 저장막(135b) 및 블로킹 절연막(135c)은 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장할 수 있다.
다른 측면에서, 셀 기둥들(PL)은 도전 기둥들일 수 있다. 셀 기둥들(PL)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다. 정보저장 요소(135)는 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 도 6a 내지 도 6c는 도 3의 A의 확대도들이다. 도 6a를 참조하여, 도 3에 도시된 것과는 달리 정보저장 요소(135)는 수평 전극들(G1 ~ G7)과 셀 기둥들(PL)의 사이에 한정될 수 있다. 도 6b 및 도 6c를 참조하여, 정보저장 요소(135)는 절연 패턴들(125)과 셀 기둥들(PL)의 사이, 또는 절연 패턴들(125)과 수평 전극들(G1 ~ G7)의 사이로 연장할 수 있다.
정보저장 요소(135)는 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다. 또는, 가변저항 패턴은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
정보저장 요소(135)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보저장 요소(135)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
정보저장 요소(135)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보저장 요소(135)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
본 발명의 일부 예들에 따르면, 도 6d를 참조하여, 정보저장 요소(135)와 수평 전극들(G1 ~ G7)의 사이에는 자기정류 특성(self-rectifying property)을 갖는 물질들 중의 적어도 하나(SW, 예를 들면, PN 접합 다이오드)를 더 포함하도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치를 보다 상세하게 설명한다. 도 7a는 도 3의 메모리 블록의 셀 기둥들(PL)의 배열을 도시한다. 도 7b는 도 3의 메모리 블록의 수평 전극들의 형상을 도시한다. 도 7c는 도 7b의 I-I'선에 따른 단면도이다. 도 7a와 도 7b에서, 도면의 간략함을 위하여 정보저장 요소(135)는 도시되지 않는다.
도 7a 내지 도 7c를 참조하면, 분리 영역(131)은 제1 분리 절연막(136)으로 채워진다. 도시된 바와 같이, 공동들(S)은 셀 기둥들(PL) 사이의 수평 전극들(G1 ~ G7) 내에 제공된다.
셀 기둥들(PL)은 제1 분리 절연막(136)의 일측에 가장 가까운(nearest) 제1 열의 제1 셀 기둥들(PL1), 및 제1 분리 절연막(136)의 일측에 다음으로 가까운(next nearest) 제2 열의 제2 셀 기둥들(PL2)을 갖는 그룹들(PLG1, PLG2)을 포함할 수 있다. 하나의 그룹은 제1 셀 기둥들(PL1) 및 제2 셀 기둥들(PL2)을 포함할 수 있다. 그룹들(PLG1, PLG2)은 제1 그룹(PLG1) 및 제2 그룹(PLG2)일 수 있다. 그룹들(PLG1, PLG2)은 제2 방향(D2)으로 서로 인접할 수 있다. 하나의 그룹(예를 들어, PLG1)에 바로 인접하여 다른 그룹(예를 들어, PLG2)이 나란하게 제공될 수 있다. 제2 셀 기둥들(PL2)은 제1 셀 기둥들(PL1)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 시프트되는 거리는 제1 방향(D1)으로의 셀 기둥들의 피치의 대략 절반일 수 있다. 제1 및 제2 셀 기둥들(PL1, PL2)은 바로 인접하여 교대로 오프셋될 수 있다.
도시된 바와 같이, 서로 인접한 그룹들(PLG1, PLG2)은 동일하게 배열된 셀 기둥들을 가질 수 있다. 이와는 달리, 하나의 그룹(예를 들어, PLG1)은 그에 인접하는 다른 그룹(예를 들어, PLG2)과 미러 대칭으로 배열된 셀 기둥들을 가질 수 있다.(18a 참조) 도면에는, 하나의 그룹이 두 개의 열들을 따라 배치된 셀 기둥들(PL1, PL2)을 갖는 것으로 도시되나 이에 한정되지 않는다. 예를 들면, 하나의 그룹이 두 개 이상의 열들을 따라 배치된 셀 기둥들을 가질 수 있다. 도면에는, 하나의 게이트 구조체에 두 개의 그룹들이 서로 나란하게 배치된 것이 도시되나 이에 한정되지 않는다. 하나의 게이트 구조체에 두 개 이상의 그룹들이 서로 나란하게 배치될 수 있다.
하나의 그룹(PLG1 또는 PLG2)의 셀 기둥들은 하나의 상부 선택 게이트(G6 또는 G7)에 결합(coupled to)될 수 있다.
본 발명의 개념에 따르면, 수평 전극들(G1 ~ G7)의 두께(Lg)는, 제1 분리 절연막(136)에 가장 가깝고 바로 인접한 셀 기둥들(즉, 제1 셀 기둥들(PL1))의 간격(ⓐ)보다 크다. 나아가, 수평 전극들(G1 ~ G7)의 두께(Lg)는, 바로 인접한 셀 기둥들의 간격들(ⓐ, ⓑ, ⓒ, ⓓ)의 최소보다 클 수 있다.
셀 기둥들(PL) 사이의 간격은 불균일할 수 있다. 셀 기둥들 사이의 간격은 서로 인접한 한 쌍의 셀 기둥들의 측면들 사이의 거리이다. 제1 분리 절연막(136)에 가까운(near) 적어도 한 쌍의 서로 인접한(adjacent to each other) 셀 기둥들 사이의 간격은 제1 분리 절연막(136)으로부터 먼(far) 적어도 한 쌍의 서로 인접한 셀 기둥들 사이의 간격보다 크다. 다르게 표현하여, 제1 분리 절연막(136)에 가장 가깝고 서로 인접한 셀 기둥들 사이의 간격은 다른 셀 기둥들 사이의 간격들보다 크다.
셀 기둥들 사이의 간격은 셀 기둥들 사이의 피치 및/또는 셀 기둥들의 직경에 의해 결정될 수 있다. 예를 들어, 제1 분리 절연막(136)에 가장 가까운 제1 셀 기둥들(PL1)의 직경(R1)은 제1 분리 절연막(136)으로부터 먼 제2 셀 기둥들(PL2)의 직경(R2)보다 작을 수 있다.
바로 인접한 제1 셀 기둥들(PL1) 사이의 간격(ⓐ)은 바로 인접한 제2 셀 기둥들(PL2) 사이의 간격(ⓒ)보다 클 수 있다. 바로 인접한 제1 셀 기둥들(PL1) 사이의 간격(ⓐ)은 제1 셀 기둥들의 하나와 그것에 가장 가까운 제2 셀 기둥들의 하나 사이의 거리(ⓑ)보다 클 수 있다. 제2 셀 기둥들(PL2) 사이의 간격(ⓒ)은 제1 셀 기둥들의 하나와 그것에 가장 가까운 제2 셀 기둥들의 하나 사이의 거리(ⓑ)보다 작을 수 있다. 바로 인접한 제2 셀 기둥들(PL2) 사이의 간격(ⓒ)은, 게이트 구조체의 중심의 셀 기둥들 사이의 간격(ⓓ)보다 클 수 있다. 즉, 바로 인접한 제2 셀 기둥들(PL2) 사이의 간격(ⓒ)은, 제1 그룹(PLG1)의 제2 셀 기둥들(PL2)의 하나와 그것에 가장 가까운 제2 그룹(PLG2)의 제2 셀 기둥들(PL2)의 하나 사이의 간격(ⓓ)보다 클 수 있다.
상부 배선들은 제1 상부 배선(BL1)과 제2 상부 배선(BL2)을 포함할 수 있다. 하나의 그룹의 제1 셀 기둥들(PL1)과 제2 셀 기둥들(PL2)은 서로 다른 상부 배선들에 연결될 수 있다. 제1 그룹(PLG1)의 제1 셀 기둥들(PL1)과 제2 그룹(PLG2)의 제2 셀 기둥들(PL2)은 제1 상부 배선(BL1)에 연결될 수 있다. 제1 그룹(PLG1)의 제2 셀 기둥들(PL2)과 제2 그룹(PLG2)의 제1 셀 기둥들(PL1)은 제2 상부 배선(BL2)에 연결될 수 있다. 제1 상부 배선(BL1)과 제2 상부 배선(BL2)은 바로 인접할 수 있다.
도 3의 반도체 장치를 형성하는 방법이 설명된다. 도 8a 내지 도 13a 및 도 16a는 도 7b에 대응하는 평면도들, 도 8b 내지 도 13b 및 도 16b는 도 7c에 대응하는 단면도들이다.
도 8a 및 도 8b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 희생막들(123) 및 절연막들(124)이 버퍼 유전막(121) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(121) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 9a 및 도 9b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 셀 홀들(126)이 형성된다. 셀 홀들(126)은 도 7a를 참조하여 설명된 셀 기둥들(PL)과 같은 방법으로 배치될 수 있다.
도 10a 및 도 10b를 참조하여, 셀 홀들(126) 내에 셀 기둥들(PL)이 형성된다. 일 측면에서, 셀 기둥들(PL)은 제1 도전형의 반도체막일 수 있다. 반도체막은 셀 홀들(126)을 완전히 채우지 않도록 형성되고, 반도체막 상에 절연 물질이 형성되어 셀 홀들(126)을 완전하게 채울 수 있다. 반도체막 및 절연 물질은 평탄화되어, 최상층의 절연막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(127)으로 채워진, 실린더 형의 셀 기둥들(PL)이 형성될 수 있다. 반도체막은 셀 홀들(126)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다. 셀 기둥들(PL)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 셀 기둥들(PL)이 리세스된 셀 홀들(126) 내에 도전 패턴들(128)이 형성될 수 있다. 도전 패턴들(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(128) 및 셀 기둥들(PL)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
다른 측면에서, 셀 기둥들(PL)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
도 11a 및 도 11b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리영역들(131)이 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다.
도 12a 및 도 12b를 참조하여, 분리영역들(131)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(133)을 형성한다. 리세스 영역(133)은 희생막들(123)이 제거된 영역에 해당되고, 셀 기둥들(PL) 및 절연 패턴들(125)에 의하여 정의된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 리세스 영역(133)에 의하여 셀 기둥들(PL)의 측벽의 일부분들이 노출된다.
도 13a 및 도 13b를 참조하여, 리세스 영역(133)에 정보저장 요소(135)를 형성한다.
일 측면에서, 정보저장 요소(135)는 셀 기둥들(PL)에 접촉하는 터널 절연막, 터널 절연막 상의 전하 저장막, 및 전하 저장막 상의 블로킹 절연막을 포함할 수 있다.(도 5a 참조) 이 경우, 셀 기둥들(PL)은 반도체 기둥일 수 있다. 터널 절연막은, 실리콘 산화막을 포함할 수 있다. 터널 절연막은, 리세스 영역(133)에 노출된 셀 기둥들(PL)을 열산화하여 형성될 수 있다. 이와는 달리, 터널 절연막은 원자층 적층법으로 형성될 수 있다. 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 전하 저장막 및 블로킹 유전막은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다. 이와는 달리, 정보저장 요소(135)가 도 5b 내지 도 5d의 구조를 갖는 경우, 정보저장 요소(135)를 구성하는 터널 절연막, 전하 저장막 및/또는 블로킹 절연막의 적어도 하나는 셀 기둥들(PL)을 형성하기 전에 셀 홀들(126) 내에 형성될 수 있다.
다른 측면에서, 정보저장 요소(135)는 가변저항 패턴일 수 있다. (도 6a 내지 도 6c 참조) 가변저항 패턴은 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 이 경우, 셀 기둥들(PL)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함하는 도전 기둥들일 수 있다. 정보저장 요소(135)가 도 6b의 구조를 갖는 경우, 정보저장 요소(135)는 셀 기둥들(PL)을 형성하기 전에 셀 홀들(126) 내에 형성될 수 있다.
리세스 영역(133)의 정보저장 요소(135) 상에 도전막(134)이 형성된다. 도전막(134)은 도핑된 실리콘막, 금속막(예를 들면, 텅스텐), 금속 질화막 및 금속 실리사이드막 중의 적어도 하나로 형성될 수 있다. 도전막은 CVD 또는 ALD 방법에 의하여 형성될 수 있다. 도전막(134)이 금속 실리사이드막인 경우, 도전막(134)을 형성하는 것은 폴리실리콘막을 형성하고, 제1 분리 절연막(136)에 인접한 폴리실리콘막의 일부를 제거하여 폴리실리콘막을 리세스하고, 리세스된 폴리실리콘막 상에 금속막을 형성하고, 금속막을 열처리하고, 그리고 미반응 금속막을 제거하는 것을 포함할 수 있다. 금속 실리사이드막을 위한 금속막은 텅스텐, 티타늄, 코발트, 또는 니켈을 포함할 수 있다.
도 14는 도 13a의 B 부분의 확대도로서, 수평전극들을 위한 도전막이 채워지는 것을 도시한다. 15a는 일반적인 기술에 따른 것으로, 도 14의 단면도에 대응한다. 도 15b는 본 발명의 개념에에 따른 것으로, 도 14의 단면도에 대응한다.
도 14를 참조하여, 도전막(134)이 리세스 영역(133)을 채우는 과정이 보다 상세하게 설명된다. 도전막(134)은 분리 영역(131)으로부터 리세스 영역(133)으로 공급된다. (화살표 방향 참조) 여기서, 셀 기둥들(PL) 사이의 공간들 ①, ②, ③, ④에서의 간격들은 도 7a의 ⓐ, ⓑ, ⓒ, ⓓ에 각각 대응된다.
도 15a를 참조하면, 리세스 영역(133)의 높이(즉, 수평 전극들의 두께) Lg가 분리 영역(131)에 가장 가깝고 바로 인접한 셀 기둥들(PL) 사이의 간격 ⓐ보다 작다. 때문에, 시간이 경과함(t1 → t2)에 따라, 분리 영역(131)으로부터 먼 셀 기둥들 사이의 공간 ④가 도전막(134)으로 완전히 채워지기 전에, 분리 영역(131)에 가장 가까운 셀 기둥들 사이의 공간 ①이 도전막(134)으로 막힌다. 이에 따라, 도전막(134) 내에 큰 공동(S)이 생성된다. 분리 영역(131)으로부터 멀 수록, 도전막(134)의 수평적 두께가 감소할 것이다. 이러한 공동(S)은 서로 연결되어 일 방향(예를 들면, 제1 방향(D1))으로 연장할 수 있다.
이러한 경우, 여러 가지 문제점들이 발생할 수 있다. 첫째, 수평 전극들의 저항이 증가하는 문제가 발생할 수 있다. 특히, 분리영역들(131)에서 먼 제2 셀 기둥들(PL2)에 인접하여 형성된 수평 전극들에서의 저항이 매우 클 수 있다. 때문에, 제2 셀 기둥들(PL2)에 인접한 정보저장 요소에 인가되는 전압 또는 전류가 제1 셀 기둥들(PL1)에 인가되는 것보다 작을 수 있다. 둘째, 공동(S)에 스며들거나 갇혀 있는 화학물질들(chemicals)에 의하여 후속 공정 동안 절연 패턴들(125), 정보저장 요소(135) 및/또는 셀 기둥들(PL)이 손상받을 수 있다. 이에 따라, 수평 전극들 사이 및/또는 셀 기둥들과 수평 전극들 사이의 전기적 절연성이 저하될 수 있다. 정보저장 요소(135)의 데이터 저장 특성이 저하될 수 있다.
도 15b를 참조하면, 리세스 영역(133)의 높이(즉, 수평 전극들의 두께) Lg가 셀 기둥들 사이의 간격들(ⓐ, ⓑ, ⓒ, ⓓ)보다 크다. 때문에, 초기 시간(t1)에서, 분리 영역(131)으로부터 먼 셀 기둥들 사이의 공간 ④는 도전막(134)으로 완전히 채워지는 반면, 분리 영역(131)에 가까운 셀 기둥들 사이의 공간들(①, ②, ③)은 완전히 채워지지 않는다. 시간이 경과함(t1 → t2)에 따라, 분리 영역(131)으로부터 가까운 셀 기둥들 사이의 공간들이 순차적으로 채워진다. 즉, 도전막(134)은 공간들을 ④, ③, ②, ①의 순서로 채운다. 이에 따라, 도전막(134) 내의 공동(S)이 생성되지 않거나 그의 크기가 최소화될 수 있다.
나아가, 셀 기둥들(PL)은 도 7a를 참조하여 설명된 배치를 갖기 때문에, 도전막(134)이 셀 기둥들(PL) 사이의 리세스 영역(133)으로 보다 용이하게 공급되어 공동(S)의 크기를 더욱 줄이거나 공동(S)을 제거할 수 있다.
도 16a 및 도 16b를 참조하여, 리세스 영역(133)의 외부에 형성된 도전막(134)이 제거된다. 이에 따라, 리세스 영역(133)의 내에 수평 전극들(G1 ~ G7)이 형성된다. 도 7a를 참조하여 설명된 그룹들에 대응하여, 최상부 수평 전극은 제6 수평 전극(G6)과 제7 수평 전극(G7)으로 분리된다. 제6 및 제7 수평 전극들(G6, G7)은 제1 방향으로 연장한다.
분리영역들(131)에 형성된 도전막이 제거되어 기판(110)이 노출될 수 있다. 노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다.
도 7b 및 도 7c를 재차 참조하여, 분리영역들(131)을 채우는 제1 분리 절연막(136)이 형성된다. 제2 방향으로 정렬된 셀 기둥들(PL)은 하나의 상부 배선(BL1 또는 BL2)에 공통으로 연결될 수 있다.
본 발명의 개념에 따른 수평 전극들(G1 ~ G7) 두께 및 셀 기둥들(PL) 배치의 조절에 의하여, 수평 전극들의 전도성, 전기적 절연성 및/또는 데이터 저장특성이 향상될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 메모리 블록의 사시도이다. 도 18a는 도 17의 메모리 블록의 셀 기둥들(PL)의 배열을 도시한다. 도 18b는 도 17의 메모리 블록의 수평 전극들의 형상을 도시한다. 도 18c는 도 18b의 I-I'선에 따른 단면도이다. 도 18b에서, 도면의 간략함을 위하여 정보저장 요소(135)는 도시되지 않는다.
본 발명의 다른 실시예에 따른 반도체 장치가 설명된다. 도 3, 및 도 7a 내지 도 7c를 참조하여 설명된 본 발명의 일 실시예에 따른 반도체 장치를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17, 및 도 18a 내지 도 18c를 참조하면, 하나의 그룹(예를 들어, PLG1)은 그에 인접하는 다른 그룹(예를 들어, PLG2)과 미러 대칭으로 배열된 셀 기둥들을 가질 수 있다. 이와는 달리, 서로 인접한 그룹들(PLG1, PLG2)은 동일하게 배열된 셀 기둥들을 가질 수 있다. (7a 참조)
상부 배선들은 제1 상부 배선(BL1)과 제2 상부 배선(BL2)을 포함할 수 있다. 하나의 그룹의 제1 셀 기둥들(PL1)과 제2 셀 기둥들(PL2)은 서로 다른 상부 배선들에 연결될 수 있다. 제1 그룹(PLG1)의 제1 셀 기둥들(PL1)과 제2 그룹(PLG2)의 제1 셀 기둥들(PL1)은 제1 상부 배선(BL1)에 연결될 수 있다. 제1 그룹(PLG1)의 제2 셀 기둥들(PL2)과 제2 그룹(PLG2)의 제2 셀 기둥들(PL2)은 제2 상부 배선(BL2)에 연결될 수 있다. 제1 상부 배선(BL1)과 제2 상부 배선(BL2)은 바로 인접할 수 있다.
게이트 구조체들(G)의 각각은 트렌치(132)에 의하여 제2 방향(D2)으로 분리된다. 트렌치(132)는 게이트 구조체들(G)을 관통하여 기판을 노출하고, 제1 방향(D1)으로 연장한다. 트렌치(132)는 게이트 구조체들(G) 중심의 셀 기둥들(PL) 사이에 제공될 수 있다. 트렌치(132)는 최상부의 수평 전극들(G6, G7) 사이에 제공될 수 있다. 제2 분리 절연막(137)이 트렌치(132)를 채운다. 제2 분리 절연막(137)의 폭은 제1 분리 절연막(136)의 폭 보다 작을 수 있다.
본 발명의 개념에 따르면, 수평 전극들(G1 ~ G7)의 두께(Lg)는, 제1 분리 절연막(136)에 가장 가깝고 바로 인접한 셀 기둥들(즉, 제1 셀 기둥들(PL1))의 간격(ⓐ)보다 크다. 나아가, 수평 전극들(G1 ~ G7)의 두께는, 바로 인접한 셀 기둥들의 간격들(ⓐ, ⓑ, ⓒ, ⓓ)의 최소보다 클 수 있다. 셀 기둥들(PL) 사이의 간격(ⓐ, ⓑ, ⓒ)은 제2 분리 절연막(137)과 가장 가까운 셀 기둥과 제2 분리 절연막(137) 사이의 거리(ⓓ) 보다 클 수 있다.
도 17의 반도체 장치를 형성하는 방법이 설명된다. 도 19a 내지 도 24a는 도 18b에 대응하는 평면도들, 도 19b 내지 도 24b는 도 18c에 대응하는 단면도들이다.
도 19a 내지 도 21a 및 도 19b 내지 도 21b를 참조하여, 도 8a 내지 도 10a 및 도 8b 내지 도 10b를 참조하여 설명된 방법으로, 기판(110) 상에 적층된 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도 18a를 참조하여 설명된 셀 기둥들(PL)과 같이 배치될 수 있다.
도 22a 및 도 22b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 패터닝하여, 기판(110)을 노출하고 제1 방향으로 연장하는 트렌치(132)가 형성된다. 트렌치(132)를 채우는 제2 분리 절연막(137)이 형성된다. 제2 분리 절연막(137)은 실리콘 산화막일 수 있다. 분리 영역(131)이 형성된다. 트렌치(132)는 제1 분리영역들(131) 사이에 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다.
도 23a 및 도 23b를 참조하여, 도 12a 및 도 12b를 참조하여 설명된 것과 같이, 제1 분리영역들(131)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(133)을 형성한다.
도 24a 및 도 24b를 참조하여, 도 14, 도 15a, 도 15b, 도 16a 및 도 16b를 참조하여 설명된 방법으로, 수평 전극들이 형성될 수 있다. 제2 분리 절연막(137)은 교체 공정(replacement process)에 의한 수평 전극들 내의 공동들(S)의 크기를 더욱 줄이거나 공동들(S)을 제거할 수 있다.
노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다. 도 18b 및 도 18c를 재차 참조하여, 분리영역들(131)을 채우는 제1 분리 절연막(136)이 형성된다. 제2 방향(D2)으로 정렬된 셀 기둥들(PL)은 하나의 상부 배선(BL1 또는 BL2)에 공통으로 연결될 수 있다.
도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치의 메모리 블록의 사시도이다. 도 26a는 도 25의 메모리 블록의 셀 기둥들(PL)의 배열을 도시한다. 도 26b는 도 25의 메모리 블록의 수평 전극들의 형상을 도시한다. 도 26c는 도 26b의 I-I'선에 따른 단면도이다.
본 발명의 또 다른 실시예에 따른 반도체 장치가 설명된다. 도 17, 및 도 18a 내지 도 18c를 참조하여 설명된 본 발명의 다른 실시예에 따른 반도체 장치를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 25, 및 도 26a 내지 도 26c를 참조하면, 최상부의 수평 전극들(G6, G7) 사이에서 게이트 구조체들(G)을 관통하여 기판(110)을 노출하는 더미 홀들(138) 내에 더미 기둥들(DL)이 제공된다. 더미 기둥들(DL)은 제1 방향(D1)을 따라 배열된다.
더미 기둥들(DL)은 게이트 구조체들(G) 중심의 셀 기둥들(PL) 사이에서 제공될 수 있다. 더미 기둥들(DL)은 절연 기둥들일 수 있다. 더미 기둥들(DL)의 상부면은 셀 기둥(PL)의 상부면 보다 낮을 수 있다. 더미 기둥들(DL)은 그것에 바로 인접한 셀 기둥들(PL), 예를 들면 제2 셀 기둥들(PL2)과 지그 재그로 배치될 수 있다. 더미 기둥들(DL)의 직경은 셀 기둥들(PL)의 직경과 다를 수 있다. 예를 들어, 더미 기둥들(DL)의 직경은 셀 기둥들(PL)의 직경보다 작거나 같을 수 있다.
본 발명의 개념에 따르면, 수평 전극들(G1 ~ G7)의 두께(Lg)는, 제1 분리 절연막(136)에 가장 가깝고 바로 인접한 셀 기둥들(즉, 제1 셀 기둥들(PL1))의 간격(ⓐ) 보다 크다. 나아가, 수평 전극들(G1 ~ G7)의 두께는, 바로 인접한 기둥들(PL, DL)의 간격들(ⓐ, ⓑ, ⓒ, ⓓ)의 최소보다 클 수 있다. 셀 기둥들(PL) 사이의 간격(ⓐ, ⓑ, ⓒ)은 더미 기둥(DL)과 그것에 가장 가까운 셀 기둥 사이의 거리(ⓓ) 보다 클 수 있다. 제1 셀 기둥들(PL1)에 인접한 공동들의 크기는 더미 기둥들(DL)에 인접한 것보다 작거나 없을 수 있다. 더미 기둥들(DL)은 더미 기둥들(DL)에 인접한 공동들(S)을 제1 및 제2 방향들(D1, D2)로 분리할 수 있다.
도 25의 반도체 장치를 형성하는 방법이 설명된다. 도 27a 내지 도 32a는 도 26b에 대응하는 평면도들, 도 27b 내지 도 32b는 도 26c에 대응하는 단면도들이다.
도 27a 내지 도 29a 및 도 27b 내지 도 29b를 참조하여, 도 8a 내지 도 10a 및 도 8b 내지 도 10b를 참조하여 설명된 방법으로, 기판(110) 상에 적층된 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도 26a를 참조하여 설명된 셀 기둥들(PL)과 같이 배치될 수 있다.
도 30a 및 도 30b를 참조하여, 게이트 구조체들(G)을 관통하여 기판(110)을 노출하는 더미 홀들(138)이 형성된다. 더미 홀들(138)은 게이트 구조체들(G) 중심의 셀 기둥들(PL) 사이에서 제공될 수 있다. 더미 홀들(138)은 제1 방향을 따라 배열된다. 더미 홀들(138)은 그것에 바로 인접한 셀 기둥들(PL), 예를 들면 제2 셀 기둥들(PL2)과 지그 재그로 배치될 수 있다. 더미 홀들(138)의 직경은 셀 기둥들(PL)의 직경보다 작을 수 있다.
더미 기둥들(DL)이 더미 홀들(138) 내에 형성된다. 더미 기둥들(DL)은 절연물질(예를 들면, 실리콘 산화막)로 형성될 수 있다.
도 31a 내지 도 32a 및 도 31b 내지 도 32b를 참조하여, 도 14, 도 15a, 도 15b, 도 16a 및 도 16b를 참조하여 설명된 방법으로, 수평 전극들이 형성될 수 있다. 제2 분리 절연막(137)은 교체 공정(replacement process)에 의한 수평 전극들 내의 공동들(S)의 크기를 더욱 줄이거나 공동들(S)을 제거할 수 있다. 특히, 더미 기둥들(DL)은 분리영역들(131)로부터 가장 먼 셀 기둥들(PL) 사이에 형성되므로, 분리영역들(131)로부터 가장 먼 셀 기둥들(PL) 사이의 공동들(S)의 크기를 더욱 효과적으로 줄이거나 공동들(S)을 제거할 수 있다.
최상부의 수평전극은 더미 기둥들(DL)을 따라 절단되어 제6 수평전극(G6) 및 제7 수평전극(G7)으로 분리될 수 있다. 이때, 더미 기둥들(DL)도 리세스될 수 있다.
노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다. 도 26b 및 도 26c를 재차 참조하여, 분리영역들(131)을 채우는 제1 분리 절연막(136)이 형성된다. 제2 방향으로 정렬된 셀 기둥들(PL)은 하나의 상부 배선(BL1 또는 BL2)에 공통으로 연결될 수 있다.
도 33은 본 발명의 또 다른 실시예에 따른 반도체 장치의 메모리 블록의 사시도이다. 도 34a는 도 32의 메모리 블록의 셀 기둥들(PL)의 배열을 도시한다. 도 34b는 도 33의 메모리 블록의 수평 전극들의 형상을 도시한다. 도 34c는 도 34b의 I-I'선에 따른 단면도이다. 도 34b에서, 도면의 간략함을 위하여 정보저장 요소(135)는 도시되지 않는다.
도 33 및 도 34a 내지 도 34c를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치가 설명된다. 도 17 및 도 18a 내지 도 18c를 참조하여 설명된 본 발명의 다른 실시예에 따른 반도체 장치를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 25 및 도 26a 내지 도 26c를 참조하여 설명된 실시예와는 달리, 더미 기둥들(DL)은 셀 기둥들(PL)과 동일한 구조를 가질 수 있다. 이하의 도면들에서, 구분을 위하여 더미 기둥들(DL)과 셀 기둥들(PL)의 해칭은 다르게 표기된다. 더미 기둥들(DL)의 직경은 셀 기둥들(PL)의 것과 다를 수 있다. 예를 들어, 더미 기둥들(DL)의 직경은 셀 기둥들(PL)의 것보다 클 수 있다. 더미 기둥들(DL)의 상부를 서로 연결하는 더미 절연 패턴(129)이 추가적으로 제공될 수 있다. 더미 절연 패턴(129)은 제1 방향(D1)으로 연장할 수 있다.
본 발명의 개념에 따르면, 수평 전극들(G1 ~ G7)의 두께(Lg)는, 제1 분리 절연막(136)에 가장 가깝고 바로 인접한 셀 기둥들(즉, 제1 셀 기둥들(PL1))의 간격(ⓐ)보다 크다. 나아가, 수평 전극들(G1 ~ G7)의 두께는, 바로 인접한 기둥들(PL, DL)의 간격들(ⓐ, ⓑ, ⓒ, ⓓ)의 최소보다 클 수 있다. 셀 기둥들(PL) 사이의 간격(ⓐ, ⓑ, ⓒ)은 더미 기둥(DL)과 그것에 가장 가까운 셀 기둥 사이의 거리(ⓓ) 보다 클 수 있다. 제1 셀 기둥들(PL1)에 인접한 공동들의 크기는 더미 기둥들(DL)에 인접한 것보다 작거나 없을 수 있다. 더미 기둥들(DL)은 더미 기둥들(DL)에 인접한 공동들(S)을 제1 및 제2 방향들로 분리할 수 있다.
도 33의 반도체 장치를 형성하는 방법이 설명된다.
도 35a 및 도 35b를 참조하여, 도 27a, 도 28a, 도 27b, 및 도 28b를 참조하여 설명된 방법으로, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 홀들이 형성된다. 홀들은 셀 홀들(126) 및 더미 홀들(138)을 포함할 수 있다. 더미 홀들(138)은 게이트 구조체들(G) 중심의 셀 홀들(126) 사이에서 제공될 수 있다. 더미 홀들(138)은 제1 방향(D1)을 따라 배열된다. 더미 홀들(138)은 그것에 바로 인접한 셀 홀들(126)과 지그 재그로 배치될 수 있다. 더미 홀들(138)의 직경은 셀 홀들(126)의 직경과 같거나 클 수 있다. 셀 홀들(126) 및 더미 홀들(138)은 도 34a를 참조하여 설명된 셀 기둥들(PL) 및 더미 기둥들(DL)과 같이 배치될 수 있다.
도 36a 및 도 36b를 참조하여, 셀 홀들(126) 및 더미 홀들(138) 내에 각각 셀 기둥들(PL) 및 더미 기둥들(DL)이 형성된다. 셀 홀들(126) 및 더미 홀들(138)의 직경은 다를 수 있으나, 그의 구조는 동일할 수 있다. 셀 기둥들(PL) 및 더미 기둥들(DL)은, 전술한 일 실시예와 같이, 반도체 기둥들 또는 도전 기둥들일 수 있다.
도 37a 및 도 37b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리영역들(131)이 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다.
분리영역들(131)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(133)을 형성한다. 리세스 영역(133)은 희생막들(123)이 제거된 영역에 해당되고, 셀 기둥들(PL), 더미 기둥들(DL) 및 절연 패턴들(125)에 의하여 정의된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산화질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 리세스 영역(133)에 의하여 셀 기둥들(PL) 및 더미 기둥들(DL)의 측벽의 일부분들이 노출된다.
도 38a 및 도 38b를 참조하여, 도 14, 도 15a, 도 15b, 도 16a 및 도 16b를 참조하여 설명된 방법으로, 수평 전극들이 형성될 수 있다. 제2 분리 절연막(137)은 교체 공정(replacement process)에 의한 수평 전극들 내의 공동들(S)의 크기를 더욱 줄이거나 공동들(S)을 제거할 수 있다.
최상부의 수평전극은 더미 기둥들(DL)을 따라 절단되어 제6 수평전극(G6) 및 제7 수평전극(G7)으로 분리될 수 있다.
노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다.
이후, 34b 및 도 34c를 재차 참조하여, 분리영역들(131)을 채우는 제1 분리 절연막(136)이 형성된다. 제2 방향으로 정렬된 셀 기둥들(PL)은 하나의 상부 배선(BL1 또는 BL2)에 공통으로 연결될 수 있다. 제6 수평전극(G6) 및 제7 수평전극(G7) 사이에 더미 절연 패턴(129)이 추가적으로 제공될 수 있다. 더미 절연 패턴(129)은 더미 기둥들(DL)의 상부를 서로 연결하고, 제1 방향으로 연장할 수 있다.
전술한 실시예들은 본 발명의 개념을 벗어나지 않는 범위 내에서 결합될 수 있을 것이다.
도 39는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 39를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 40은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 40을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 41은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 41을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (21)

  1. 기판 상에서 제1 방향으로 연장된 수평 전극을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들;
    상기 게이트 구조체들 사이에 채워진 분리 절연막; 및
    상기 수평 전극을 관통하여, 상기 기판과 연결되는 복수개의 셀 기둥들을 포함하고,
    상기 수평 전극은 상기 셀 기둥들 각각을 둘러싸되,
    상기 수평 전극의 수직적 두께는, 바로 인접한 셀 기둥들 사이의 수평적 간격들의 최소보다 큰 반도체 장치.
  2. 청구항 1에 있어서,
    상기 수평 전극의 수직적 두께는, 상기 분리 절연막의 일측에 가장 가깝고 바로 인접한 셀 기둥들의 간격보다 큰 반도체 장치.
  3. 청구항 1에 있어서,
    상기 분리 절연막의 일측에 가장 가깝고 서로 인접한 셀 기둥들 사이의 수평적 간격은 다른 셀 기둥들 사이의 수평적 간격들보다 큰 반도체 장치.
  4. 청구항 1에 있어서,
    상기 셀 기둥들은 상기 분리 절연막의 일측으로부터 가장 가까운 제1 셀 기둥들 및 상기 분리 절연막의 일측으로부터 다음으로 가까운 제2 셀 기둥들을 포함하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 제1 셀 기둥들 및 상기 제2 셀 기둥들은 지그재그로 배치된 반도체 장치.
  6. 청구항 5에 있어서,
    바로 인접한 제1 셀 기둥들 사이의 수평적 간격은 바로 인접한 제2 셀 기둥들 사이의 수평적 간격보다 크거나 같은 반도체 장치.
  7. 청구항 5에 있어서,
    상기 제1 셀 기둥들의 직경은 상기 제2 셀 기둥들의 직경보다 작은 반도체 장치.
  8. 청구항 6에 있어서,
    바로 인접한 제1 셀 기둥들 사이의 수평적 간격은, 상기 제1 셀 기둥들의 하나와 그것에 가장 가까운 제2 셀 기둥들의 하나 사이의 수평적 간격보다 큰 반도체 장치.
  9. 청구항 4에 있어서,
    상기 셀 기둥들은 상기 분리 절연막의 일측으로부터 그 다음으로 가까운 제3 셀 기둥들을 더 포함하고, 상기 제1 내지 제3 셀 기둥들은 지그재그로 배치된 반도체 장치.
  10. 청구항 9에 있어서,
    상기 제2 셀 기둥들의 하나와 그것에 가장 가까운 제1 셀 기둥들의 하나 사이의 수평적 간격은, 상기 제2 셀 기둥들의 하나와 그것에 가장 가까운 제3 셀 기둥들의 하나 사이의 수평적 간격보다 큰 반도체 장치.
  11. 기판 상에 수직적으로 적층되고 제1 방향으로 연장된 수평 전극들 및 상기 수평 전극들 사이의 절연 패턴들을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들;
    상기 게이트 구조체들 사이에 채워진 제1 분리 절연막; 및
    상기 게이트 구조체들을 관통하여, 상기 기판과 연결되는 복수개의 셀 기둥들을 포함하고,
    상기 수평 전극들은 상기 셀 기둥들 각각을 둘러싸되,
    상기 수평 전극들의 수직적 두께들은, 상기 수평 전극들 각각의 높이에서의 바로 인접한 셀 기둥들 사이의 수평적 간격들보다 큰 반도체 장치.
  12. 청구항 11에 있어서,
    최상부의 수평 전극은 상기 제2 방향으로 분리된 복수개의 상부 선택 게이트들을 포함하는 반도체 장치.
  13. 청구항 12에 있어서,
    상기 상부 선택 게이트들 사이에서 상기 수평 전극들 및 상기 게이트 구조체들을 관통하여 상기 기판을 노출하고, 상기 제1 방향으로 연장하는 트렌치를 채우는 제2 분리 절연막을 더 포함하는 반도체 장치.
  14. 청구항 13에 있어서,
    상기 트렌치는 상기 게이트 구조체들 중앙의 셀 기둥들 사이에서 제공되고,
    상기 바로 인접한 셀 기둥들 사이의 수평적 간격들은 상기 제2 분리 절연막과 가장 가까운 셀 기둥과 상기 제2 분리 절연막 사이의 수평적 간격보다 큰 반도체 장치.
  15. 청구항 12에 있어서,
    상기 상부 선택 게이트들 사이에서 상기 게이트 구조체들을 관통하여 상기 기판을 노출하고, 상기 제1 방향을 따라 배치되는 더미 기둥들을 더 포함하는 반도체 장치.
  16. 청구항 15에 있어서,
    상기 더미 기둥들은 상기 게이트 구조체들 중앙의 셀 기둥들 사이에서 제공되고, 상기 더미 기둥들에 바로 인접한 셀 기둥들과 지그 재그로 배치되는 반도체 장치.
  17. 청구항 16에 있어서,
    상기 바로 인접한 셀 기둥들 사이의 수평적 간격들은, 상기 더미 기둥들의 하나와 그것에 가장 가까운 셀 기둥들의 하나 사이의 수평적 간격보다 큰 반도체 장치.
  18. 청구항 11에 있어서,
    상기 셀 기둥들은 반도체 기둥들이고,
    상기 반도체 기둥들과 상기 수평 전극들 사이의 전하저장 요소를 더 포함하는 반도체 장치.
  19. 청구항 18에 있어서,
    상기 전하저장 요소는 전하저장막, 상기 전하저장막과 상기 수평 전극들 사이의 블로킹 절연막, 및 상기 전하저장막과 상기 반도체 기둥들 사이의 터널 절연막을 포함하는 반도체 장치.
  20. 청구항 19에 있어서,
    상기 제1 분리 절연막과 중첩되는 상기 기판에 제공된 공통 소오스 라인; 및
    상기 제2 방향으로 연장되고, 상기 셀 기둥들과 결합되는 비트라인을 더 포함하는 반도체 장치.



  21. 삭제
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