KR20110107985A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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KR20110107985A
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Abstract

본 기술은 3차워 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판상에 복수의 층간절연막과 교대로 적층되되, 상부에 적층된 층에 비해 하부에 적층된 층이 상대적으로 두꺼운 두께를 갖는 복수의 워드라인; 상기 복수의 층간절연막 및 복수의 워드라인을 관통하면서 상기 기판으로부터 돌출된 복수의 채널; 및 상기 채널을 따라 적층된 복수의 메모리 셀을 갖는다.
본 기술에 따르면, 채널(CH)의 지름 폭 불균일에 따른 전하트랩 양 차이를 보상할 수 있다. 즉, 복수의 메모리 셀이 균일한 양의 전하를 트랩하도록 할 수 있으며, 이를 통해, 메모리 소자의 셀 분포 특성을 개선하여 메모리 소자의 특성을 향상시킬 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1a는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 내에 불순물 이온을 주입하여 소스 영역(S)을 형성한다.
이어서, 소스 영역(S)이 형성된 기판(10)상에 복수의 층간절연막(11) 및 도전막(12)을 형성한 후, 이를 식각하여 기판(10)의 표면을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 게이트 절연막(13)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 하부 선택 게이트(LSG)가 형성된다.
이어서, 하부 선택 트랜지스트(LSG)가 형성된 결과물 상에 복수의 층간절연막(14) 및 복수의 워드라인용 도전막(15)을 형성한다. 여기서, 적층되는 층간절연막(14) 및 복수의 워드라인용 도전막(15)의 개수는 적층하고자하는 메모리 셀의 개수에 따라 결정되며, 복수의 워드라인용 도전막(15)은 동일한 두께로 적층된다.
이어서, 복수의 층간절연막(14) 및 복수의 워드라인용 도전막(15)을 식각하여 하부 선택 게이트(LSG)의 채널(CH)을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(16)을 차례로 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 복수의 메모리 셀(MC)들이 형성된다. 여기서, 메모리 셀(MC)은 워드라인에 프로그램 전압이 인가되면 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 터널링되어 전하트랩막에 트랩됨으로써, 데이터를 저장하게 된다.
이어서, 복수의 메모리 셀(MC)들이 형성된 결과물 상에 복수의 층간절연막(17) 및 도전막(18)을 형성한 후, 이를 식각하여 메모리 셀(MC)의 채널(CH)을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 게이트 절연막(19)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 상부 선택 게이트(USG)가 형성된다.
여기서, 복수의 메모리 셀(MC)들은 하부 선택 게이트(LSG) 및 상부 선택 게이트(USG) 사이에 직렬로 연결되어 하나의 스트링(ST)을 구성한다.
이어서, 상부 선택 게이트(USG)가 형성된 결과물 상에 층간절연막(30)을 형성한 후, 층간절연막(30)을 식각하여 상부 선택 게이트를 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내에 도전막을 매립하여 상부 선택 게이트(USG)와 연결되는 비트라인(BL)을 형성한다.
전술한 바와 같은 종래기술에 따르면, 복수의 층간절연막(14) 및 복수의 워드라인용 도전막(15)을 적층한 후에 식각 공정을 수행하여 채널(CH)용 트렌치를 형성한다. 그러나, 식각 공정상의 한계로 인하여 트렌치의 하부로 갈수록 폭이 좁아지게 되며, 이로 인하여 채널(CH)의 하부 폭이 상부 폭에 비해 상대적으로 작은 값을 갖게 된다. 즉, 하부에 적층된 메모리 셀(MC)에 비해 상부에 적층된 메모리 셀(MC)이 상대적으로 넓은 폭의 채널(CH)을 갖게 된다.
결국, 채널(CH) 폭의 불균일로 인하여 메모리 소자의 셀 분포 특성이 저하되는 문제점이 발생된다. 이하, 도 1b를 참조하여 채널(CH) 폭의 불균일에 따른 문제점을 보다 상세히 살펴보도록 한다.
도 1b는 메모리 셀(MC)의 채널(CH) 폭에 따른 전하트랩 양 차이를 설명하기 위한 도면이다. 단, 설명의 편의를 위하여 메모리 셀(MC)의 채널(CH) 및 워드라인(WL_0~WL_N)을 중심으로 도시하였으며 그 외의 막들은 생략하였다.
메모리 셀(MC)은 F-N 터널링에 의해 채널(CH)로부터 전하가 트랩되는데, 전하트랩막의 유효 면적에 따라 메모리 셀(MC)에 트랩되는 전하의 양이 결정된다. 여기서, 전하트랩막의 유효 면적은 각 메모리 셀(MC)에서 실질적으로 전하가 트랩되는 전하트랩막의 면적을 의미한다.
Figure pat00001
Figure pat00002
Figure pat00003
수학식 1은 프로그램 동작시 메모리 셀(MC)의 전하트랩막에 트랩되는 전하의 양을 산출하는 식이고, 수학식 2는 전하트랩막의 평균 캐패시터를 산출하는 식이다. 또한, 수학식 3은 전하트랩막의 유효 면적을 산출하는 식이다.
Q는 프로그램 동작시 메모리 셀(MC)의 전하트랩막에 트랩된 전하의 총 양을 나타내며, I는 단위 시간당 메모리 셀(MC)의 전하트랩막에 트랩되는 전하의 양을 나타낸다. T는 프로그램 동작시 워드라인에 프로그램 전압이 인가되는 시간을 나타내며, C는 전하트랩막의 평균 캐패시턴스를 나타낸다. V는 메모리 셀(MC)의 문턱 전압을 나타내고, 유전율은 전하트랩막의 유전율을 나타내며, 면적은 전하트랩막의 유효 면적을 나타낸다. W는 각 메모리 셀(MC)에서의 채널(CH)의 지름 폭을 나타내고, D는 각 워드라인(WL)의 두께를 나타낸다.
수학식 1 및 2를 통해, 프로그램 동작시 메모리 셀(MC)에 트랩되는 전하의 양이 전하트랩막의 유효 면적에 따라 변동됨을 알 수 있다. 또한, 수학식 2에 따르면, 전하트랩막의 유효 면적은 각 메모리 셀(MC)의 채널(CH) 지름 폭(W) 및 워드라인(WL)의 두께(D)에 따라 변동됨을 알 수 있다.
그런데, 앞서 설명한 바와 같이, 채널(CH)을 형성하기 위한 트렌치의 식각 공정시 공정상의 한계로 인하여 복수의 메모리 셀(MC)들의 채널(CH) 지름 폭이 불균일하다는 문제점이 있다. 특히, 하부에 적층된 메모리 셀(MC)의 채널(CH)의 지름 폭(W_0)은 상부에 적층된 메모리 셀(MC)의 지름 폭(W_N)에 비해 작은 값을 갖게 된다. 반면에, 복수의 워드라인(WL)은 동일한 두께(D_0 = D_1 = D_N-1 = D_N)를 갖는다.
결국, 하부에 적층된 메모리 셀(MC_0)의 전하트랩막 유효 면적이 상부에 적층된 메모리 셀(MC_0)의 전하트랩막 유효 면적에 비해 적은 값을 갖게 되며, 그에 따라, 프로그램 동작시 하부에 적층된 메모리 세(MC_0)에 상대적으로 적은 양의 전하가 트랩된다. 즉, 채널(CH) 지름 폭의 불균형으로 인하여 프로그램 동작시 복수의 메모리 셀(MC)들에 트랩되는 전하의 양이 불균일하게 된다. 이는 메모리 소자의 셀 분포를 열화시켜 메모리 소자의 특성을 저하시키는 문제점을 유발하게 된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 하부에 적층된 워드라인에 비해 상부에 적층된 워드라인이 상대적으로 두꺼운 두께를 갖는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막과 교대로 적층되되, 상부에 적층된 층에 비해 하부에 적층된 층이 상대적으로 두꺼운 두께를 갖는 복수의 워드라인; 상기 복수의 층간절연막 및 복수의 워드라인을 관통하면서 상기 기판으로부터 돌출된 복수의 채널; 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 워드라인; 상기 복수의 층간절연막 및 복수의 워드라인을 관통하면서 상기 기판으로부터 돌출된 복수의 채널; 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하되, 상기 복수의 워드라인은 자신을 관통하는 상기 채널의 지름 폭에 반비례하는 두께로 각각 적층되는 것을 다른 특징으로 한다.
또한, 본 발명은 3차워 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 복수의 워드라인용 도전막을 교대로 형성하되, 상기 복수의 워드라인용 도전막은 상부에 적층된 워드라인용 도전막에 비해 하부에 적층된 워드라인용 도전막이 상대적으로 두꺼운 두께를 갖도록 형성되는 단계; 상기 복수의 층간절연막 및 워드라인용 도전막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계; 및 성가 트렌치 내에 채널용 막을 매립하여 채널을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 상부에 적층된 워드라인에 비해 하부에 적층된 워드라인이 상대적으로 두꺼운 두께를 갖도록 함으로써, 채널(CH)의 지름 폭 불균일에 따른 복수의 메모리 셀 간 전하트랩 양 차이를 보상할 수 있다. 즉, 복수의 메모리 셀이 균일한 양의 전하를 트랩하도록 할 수 있으며, 이를 통해, 메모리 소자의 셀 분포 특성을 개선하여 메모리 소자의 특성을 향상시킬 수 있다.
도 1a 및 도 1b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 단면을 나타내는 단면도
도 2a는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 단면을 나타내는 단면도
도 2b는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 단면을 나타내는 단면도
도 3은 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자 단면을 나타내는 단면도
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 단면을 나타내는 단면도이다.
도시된 바와 같이, 3차원 구조의 비휘발성 메모리 소자는 기판(20) 내에 불순물을 이온 주입하여 형성된 소스 영역(S)을 구비하며, 소스 영역(S)이 구비된 기판(20) 상에 차례로 적층된 하부 선택 게이트(LSG), 복수의 메모리 셀(MC) 및 상부 선택 게이트(USG)를 구비한다. 또한, 상부 선택 게이트(USG)와 연결되는 비트라인(BL)을 구비한다. 여기서, 복수의 메모리 셀(MC)은 상부 선택 게이트(USG)와 하부 선택 게이트(LSG) 사이에 직렬로 연결되어 하나의 스트링을 구성한다.
하부 선택 게이트(LSG)의 형성 방법은 다음과 같다. 먼저, 소스 영역(S)이 구비된 기판(20) 상에 복수의 층간절연막(21) 및 도전막(22)을 교대로 형성한 후, 이들을 식각하여 소스 영역(S)을 노출시키는 트렌치를 형성한다. 이어서, 트렌치의 내벽에 게이트 절연막(23)을 형성한 후, 트렌치 내에 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 하부 선택 게이트(LSG)가 형성된다.
메모리 셀(MC)의 형성 방법은 다음과 같다. 먼저, 하부 선택 게이트(LSG)가 형성된 결과물 상에 복수의 층간절연막(24) 및 복수의 워드라인용 도전막(25)을 교대로 형성한다. 이때, 복수의 워드라인용 도전막(25)은 각각 상이한 두께로 형성될 수 있는데, 상부에 적층된 워드라인용 도전막(25)에 비해 하부에 적층된 워드라인용 도전막(25)이 상대적으로 두꺼운 두께를 갖도록 적층되는 것이 바람직하다. 또한, 워드라인용 도전막(25)은 도프드 폴리실리콘(doped poly silicon)막인 것이 바람직하다.
이어서, 복수의 층간절연막(24) 및 복수의 워드라인용 도전막(25)을 식각하여 하부 선태 게이트(LSG)의 채널(CH)을 노출시키는 트렌치를 형성한다. 여기서, 트렌치의 측벽 기울기는 89 내지 90도이고, 트렌치의 지름 폭은 20 내지 50Å이며, 트렌치 간의 간격은 20 내지 100Å인 것이 바람직하다.
이어서, 트렌치의 내벽에 전하차단막, 전하트랩막 및 터널절연막(26)을 형성한 후, 트렌치 내에 채널용 막을 매립함하여 채널(CH)을 형성한다.
이로써, 복수의 메모리 셀(MC)이 형성된다. 여기서, 채널(CH)을 따라 적층된 메모리 셀(MC)의 개수는 4 내지 32개인 것이 바람직하다.
상부 게이트(USG)의 형성 방법은 다음과 같다. 먼저, 복수의 메모리 셀(MC)이 형성된 결과물 상에 복수의 층간절연막(27) 및 도전막(28)을 형성한 후, 이들을 식각하여 트렌치를 형성한다. 이어서, 트렌치의 내벽에 게이트 절연막(29)을 형성한 후, 트렌치 내에 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 상부 선택 게이트(USG)가 형성된다.
전술한 바와 같은 본 발명에 따르면, 기판(20)상에 복수의 층간절연막(24)과 교대로 적층되되, 상부에 적층된 층에 비해 하부에 적층된 층이 상대적으로 두꺼운 두께를 갖는 복수의 워드라인(25), 복수의 층간절연막(24) 및 복수의 워드라인(25)을 관통하면서 기판(20)으로부터 돌출된 복수의 채널(CH) 및 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)을 포함하는 3차원 구조의 비휘발성 메모리 소자를 형성할 수 있다.
특히, 채널(CH)은 상부로 갈수록 지름 폭이 증가하는 형태로 형성될 수 있으며, 복수의 워드라인(25)은 자신을 관통하는 채널(CH)의 지름 폭에 반비례하는 두께를 갖도록 형성되는 것이 바람직하다.
도 2b는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 단면을 나타내는 단면도이다.
앞서 제1 실시예에서는 복수의 메모리 셀(MC)을 동시에 형성하는 경우에 대해 설명하였으나, 이 밖에도 소정 횟수로 나누어 복수의 메모리 셀(MC)을 형성하는 것 또한 가능하다. 특히, 식각 공정 상의 한계를 고려할 때 소정 개수 이상의 메모리 셀(MC)을 적층하고자 하는 경우에는 복수의 메모리 셀(MC)을 소정 횟수로 나누어 형성하는 것이 바람직하다.
따라서, 제2 실시예에서는 총 6개의 메모리 셀(MC)을 적층하되, 한번에 3개의 메모리 셀(MC)을 형성하여 총 2회에 걸쳐 메모리 셀(MC)을 형성하는 경우에 대해 설명하도록 한다. 단, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하고, 메모리 셀(MC) 형성 단계를 중심으로 설명하도록 한다.
도시된 바와 같이, 하부 선택 게이트(LSG)가 형성된 결과물 상에 3층의 1차층간절연막(24A) 및 3층의 1차워드라인용 도전막(25A)을 교대로 형성한 후, 이들을 식각하여 트렌치를 형성한다. 여기서, 3층의 1차워드라인용 도전막(25A)은 상부에 적층된 층에 비해 하부에 적층된 층이 상대적으로 두꺼운 두께를 갖도록 형성되는 것이 바람직하다.
이어서, 트렌치의 내벽에 전하차단막, 전하트랩막 및 터널절연막(26A)을 형성한 후, 트렌치 내에 채널용 막을 매립하여 1차 채널(CH1)을 형성한다. 이로써, 3개의 1차 메모리 셀(MC1)이 형성된다.
이어서, 1차 메모리 셀(MC1)이 형성된 결과물 상에 3층의 2차층간절연막(24B) 및 3층의 2차워드라인용 도전막(25B)을 교대로 형성한 후, 이들을 식각하여 트렌치를 형성한다. 여기서, 3층의 2차워드라인용 도전막(25B)은 상부에 적층된 층에 비해 하부에 적층된 층이 상대적으로 두꺼운 두께를 갖도록 형성되는 것이 바람직하다.
이어서, 트렌치의 내벽에 전하차단막, 전하트랩막 및 터널절연막(26B)을 형성한 후, 트렌치 내에 채널용 막을 매립하여 2차 채널(CH2)을 형성한다. 이로써, 3개의 2차 메모리 셀(MC1)이 형성된다.
도 3은 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자 단면을 나타내는 단면도로서, 특히, 메모리 셀이 형성된 영역만을 확대하여 도시한 것이다. 단, 설명의 편의를 위하여 채널(CH) 및 워드라인(WL)을 중심으로 도시하였으며, 그 외의 막들은 생략하였다.
도시된 바와 같이, 식각 공정상의 한계로 인하여 채널(CH)은 상부로 갈수록 지름 폭(W)이 증가하는 형태로 형성된다. 따라서, 상부에 적층된 층에 비해 하부에 적층된 층이 두꺼운 두께를 갖도록(D_0 > D_1 > D_N-1 > D_N) 복수의 워드라인(WL)을 형성함으로써, 채널(CH)의 지름 폭(W) 불균일에 따른 전하트랩 양의 불균일을 해소할 수 있다. 따라서, 복수의 메모리 셀(MC)들이 균일한 양의 전하를 트랩하게 된다. 여기서, 균일한 양이란 복수의 메모리 셀(MC)들 간의 전하트랩 양 차이가 메모리 소자의 특성상 허용되는 범위 이내인 것을 말한다.
이와 같이, 채널(CH)의 하부 지름 폭(W_0)이 상부 지름 폭(W_N)에 비해 상대적으로 작은 값을 갖는 경우, 하부에 적층된 워드라인(WL_0)의 폭(D_0)이 상부에 적층된 워드라인(WL_N)의 폭(D_N)에 비해 큰 값을 갖도록 형성하는 것이 바람직하다. 특히, 복수의 워드라인(WL)이 자신을 통과하는 채널의 지름 폭(W)에 반비례하는 두께를 갖도록 형성되는 것이 더욱 바람직하다.
이러한 경우, 하부에 적층된 워드라인(WL_0)을 관통하는 채널(CH)의 지름 폭(W_0)이 상부에 적층된 워드라인(WL_N)을 관통하는 채널(CH)의 지름 폭(W_N)에 비해 작은 값을 갖더라도, 하부에 적층된 워드라인(WL_0)의 두께를 증가시킴으로써 상부와 하부에 적층된 메모리 셀(MC)들의 전하트랩막의 유효 면적을 동일하게 할 수 있다. 따라서, 복수의 메모리 셀(MC)들이 균일한 전하트랩 양을 갖도록 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21: 층간절연막
22: 도전막 23: 게이트 절연막
24: 층간절연막 25: 워드라인용 도전막
26: 전하차단막, 전하트랩막 및 터널절연막
27: 층간절연막 28: 도전막
29: 게이트 절연막 30: 층간절연막
BL: 비트라인 CH: 채널
LSG: 하부 선택 게이트 MC: 메모리 셀
USG: 상부 선택 게이트

Claims (12)

  1. 기판상에 복수의 층간절연막과 교대로 적층되되, 상부에 적층된 층에 비해 하부에 적층된 층이 상대적으로 두꺼운 두께를 갖는 복수의 워드라인;
    상기 복수의 층간절연막 및 복수의 워드라인을 관통하면서 상기 기판으로부터 돌출된 복수의 채널; 및
    상기 채널을 따라 적층된 복수의 메모리 셀
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 채널은 상부로 갈수록 지름 폭이 증가하는
    3차원 구조의 비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 채널의 측벽 기울기는 89 내지 90도인
    3차원 구조의 비휘발성 메모리 소자.
  4. 제 2 항에 있어서,
    상기 복수의 워드라인은 자신을 관통하는 상기 채널의 지름 폭에 반비례하는 두께를 갖는
    3차원 구조의 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 셀은 균일한 양의 전하를 트랩하는
    3차원 구조의 비휘발성 메모리 소자.
  6. 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 워드라인;
    상기 복수의 층간절연막 및 복수의 워드라인을 관통하면서 상기 기판으로부터 돌출된 복수의 채널; 및
    상기 채널을 따라 적층된 복수의 메모리 셀
    을 포함하되,
    상기 복수의 워드라인은 자신을 관통하는 상기 채널의 지름 폭에 반비례하는 두께로 각각 적층되는
    3차원 구조의 비휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    상기 채널은 상부로 갈수록 지름 폭이 증가하는
    3차원 구조의 비휘발성 메모리 소자.
  8. 제 6 항에 있어서,
    상기 복수의 메모리 셀은 균일한 양의 전하를 트랩하는
    3차원 구조의 비휘발성 메모리 소자.
  9. 기판상에 복수의 층간절연막 및 복수의 워드라인용 도전막을 교대로 형성하되, 상기 복수의 워드라인용 도전막은 상부에 적층된 워드라인용 도전막에 비해 하부에 적층된 워드라인용 도전막이 상대적으로 두꺼운 두께를 갖도록 형성되는 단계;
    상기 복수의 층간절연막 및 워드라인용 도전막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계; 및
    성가 트렌치 내에 채널용 막을 매립하여 채널을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 채널은 상부로 갈수록 지름 폭이 증가하는
    3차원 구조의 비휘발성 메모리 소자.
  11. 제 10 항에 있어서,
    상기 채널의 측벽 기울기는 89 내지 90도인
    3차원 구조의 비휘발성 메모리 소자.
  12. 제 10 항에 있어서,
    상기 복수의 층간절연막 및 워드라인용 도전막 형성 단계는,
    상기 복수의 워드라인이 자신을 관통하는 상기 채널의 지름 폭에 반비례하는 두께를 갖도록 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
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