KR20120131687A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층된 제1 절연막 및 컨트롤 게이트막을 포함하고, 제1 방향으로 연장되는 게이트 구조물; 상기 게이트 구조물을 따라 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인; 상기 게이트 구조물과 상기 채널 라인 사이에 개재되고 전하 차단막, 전하 트랩막 및 터널 절연막을 포함하는 메모리막; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되는 비트 라인 콘택; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되고 상기 비트 라인 콘택의 상기 제1 방향의 열과 교대로 배치되는 소스 라인; 및 상기 비트 라인 콘택 상에 형성되고 상기 제2 방향으로 연장되는 비트 라인을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
3차원 구조의 비휘발성 메모리 장치에서는 수직 채널 형성을 위해 기판상에 교대로 적층된 복수의 절연막 및 복수의 컨트롤 게이트막을 식각하여 채널용 트렌치를 형성하고, 채널용 트렌치 내벽에 메모리막을 형성한 후, 채널용 트렌치 내에 채널막을 매립한다.
그러나, 수직 채널을 형성하기 위하여 채널용 트렌치를 형성하는 과정에서 고종횡비를 가지는 채널용 트렌치 식각시 트렌치의 하부로 갈수록 그 폭이 좁아지는 현상이 나타나고, 이로 인해 채널 폭이 불균일하게 형성된다. 그 결과, 메모리 셀들의 문턱 전압이 불균일해지므로 문턱 전압을 제어하는데 어려움이 따른다.
특히, 적층되는 메모리 셀의 개수가 증가할수록 상기 문제점이 더욱 심화된다.
본 발명이 해결하려는 과제는, 복수의 메모리 셀이 수직 방향으로 적층되어 집적도가 증가하는 동시에 균일한 폭을 갖는 채널을 형성하여 문턱 전압을 제어할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층된 제1 절연막 및 컨트롤 게이트막을 포함하고, 제1 방향으로 연장되는 게이트 구조물; 상기 게이트 구조물을 따라 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인; 상기 게이트 구조물과 상기 채널 라인 사이에 개재되고 전하 차단막, 전하 트랩막 및 터널 절연막을 포함하는 메모리막; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되는 비트 라인 콘택; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되고 상기 비트 라인 콘택의 상기 제1 방향의 열과 교대로 배치되는 소스 라인; 및 상기 비트 라인 콘택 상에 형성되고 상기 제2 방향으로 연장되는 비트 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 절연막 및 컨트롤 게이트막을 교대로 적층하는 단계;상기 제1 절연막 및 상기 컨트롤 게이트막을 선택적으로 식각하여 제1 방향으로 연장되는 게이트 구조물을 형성하는 단계; 상기 게이트 구조물을 따라 전하 차단막, 전하 트랩막 및 터널 절연막을 순서대로 적층하여 메모리막을 형성하는 단계; 상기 메모리막 상에 채널막을 형성하는 단계; 상기 채널막을 선택적으로 식각하여 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인을 형성하는 단계; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되는 소스 라인을 형성하는 단계; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되고 상기 소스 라인과 교대로 배치되는 비트 라인 콘택을 형성하는 단계; 및 상기 비트 라인 콘택 상에 상기 제2 방향으로 연장되는 비트 라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층된 제1 절연막 및 컨트롤 게이트막을 포함하고, 제1 방향으로 연장되는 한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막; 상기 한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막을 따라 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인; 상기 한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막과 상기 채널 라인 사이에 개재되고 전하 차단막, 전하 트랩막 및 터널 절연막을 포함하는 메모리막; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되는 비트 라인 콘택; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되고 상기 비트 라인 콘택의 상기 제1 방향의 열과 교대로 배치되는 소스 라인; 및 상기 비트 라인 콘택 상에 형성되고 상기 제2 방향으로 연장되는 비트 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 절연막 및 컨트롤 게이트막을 교대로 적층하는 단계; 상기 제1 절연막 및 컨트롤 게이트막을 선택적으로 식각하여 제1 방향으로 연장되는 게이트 구조물을 형성하는 단계; 상기 게이트 구조물 사이에 제2 절연막을 교대로 매립하는 단계; 한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막을 따라 전하 차단막, 전하 트랩막 및 터널 절연막을 순서대로 적층하여 메모리막을 형성하는 단계; 상기 메모리막 상에 채널막을 형성하는 단계; 상기 채널막을 선택적으로 식각하여 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인을 형성하는 단계; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되는 소스 라인을 형성하는 단계; 상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되고 상기 소스 라인과 교대로 배치되는 비트 라인 콘택을 형성하는 단계; 및 상기 비트 라인 콘택 상에 상기 제2 방향으로 연장되는 비트 라인을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 복수의 메모리 셀이 수직 방향으로 적층되어 집적도가 증가하면서 폭이 균일한 채널을 형성하여 문턱 전압을 제어할 수 있다.
도 1 내지 도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 간략히 도시한 사시도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하에서는, 도 1 내지 도 7을 참조하여 본 발명의 실시예에 대하여 상세하게 설명하기로 한다.
도 1 내지 도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그제조 방법을 설명하기 위한 도면이다. 특히, 도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 2 내지 도 6은 도 1의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다.
먼저, 장치를 설명한다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 기판(100), 기판(100) 상에 교대로 적층된 제1 절연막(110) 및 컨트롤 게이트막(115)을 포함하고 제1 방향(Ⅰ-Ⅰ' 참조)으로 연장되는 게이트 구조물(120), 게이트 구조물(120)을 따라 제1 방향과 교차하는 제2 방향(Ⅱ-Ⅱ' 참조)으로 연장되는 채널 라인(CL), 게이트 구조물(120)과 채널 라인(CL) 사이에 개재되고 전하 차단막, 전하 트랩막 및 터널 절연막을 포함하는 메모리막(130), 채널 라인(CL)의 최상면과 접하면서 제1 방향을 따라 배열되는 비트 라인 콘택(BLC), 채널 라인(CL)의 최상면과 접하면서 제1 방향으로 연장되고 비트 라인 콘택(BLC)의 제1 방향의 열과 교대로 배치되는 소스 라인(SL) 및 비트 라인 콘택(BLC)상에 형성되고 제2 방향으로 연장되는 비트 라인(BL)을 포함한다.
이때 하나의 메모리 셀은 한 층의 컨트롤 게이트막(115), 이와 접하는 하나의 채널 라인(CL) 및 이들 사이의 메모리막(130)으로 구성된다. 즉, 한 층의 컨트롤 게이트막(115)과 채널 라인(CL)이 교차하는 지점마다 메모리 셀이 형성된다. 따라서 제1 방향 및 제2 방향으로 배열되고 수직 방향으로 적층된 복수의 메모리 셀이 형성된다. 제1 방향으로 배열된 동일한 층의 컨트롤 게이트막(115)에 연결된 복수의 메모리 셀은 하나의 페이지(Page)를 구성하고, 동일한 채널 라인(CL)에 연결된 복수의 메모리 셀은 하나의 스트링(String)을 구성한다.
기판(100)은 실리콘 기판 등과 같은 반도체 기판일 수 있다.
게이트 구조물(120)에서, 컨트롤 게이트막(115)은 적층하고자 하는 메모리 셀의 수만큼 적층될 수 있다. 컨트롤 게이트막(115)은 P 타입의 폴리실리콘일 수 있다. 제1 절연막(110)은 수직으로 적층되는 복수의 메모리 셀을 전기적으로 분리하는 역할을 수행하며 산화막일 수 있다. 이러한 게이트 구조물(120)은 복수가 서로 이격되어 평행하게 배치될 수 있다.
채널 라인(CL)은 제2 방향으로 연장되면서 복수가 이격되어 평행하게 배치될 수 있다. 채널 라인(CL)은 원하는 스트링의 수만큼 배치할 수 있다. 채널 라인(CL)은 P 타입 또는 N 타입의 불순물이 도핑된 폴리실리콘막일 수 있다.
이와 같이 본 실시예에서는 채널용 트렌치를 형성하고 이에 채널막을 매립하여 기둥 형태의 채널을 형성하는 것이 아니라 막(Film)의 형태로 채널 라인(CL)을 형성하는 것이므로 채널폭을 일정하게 할 수 있고, 그에 따라 문턱 전압의 제어가 용이하다.
메모리막(130)은 게이트 구조물(120)과 채널 라인(CL) 사이에 개재된다. 나아가, 채널 라인(CL)과 기판(100) 사이에 더 배치될 수 있다. 메모리막(130)은 게이트 구조물(120)과 채널 라인(CL)을 전기적으로 절연시키면서 전하를 트랩하여 실질적으로 데이터를 저장하는 역할을 수행할 수 있다.
이러한 메모리막(130)은 전하 차단막(131), 전하 트랩막(132), 터널 절연막(133)의 3중막을 포함할 수 있다(도 4 참조). 전하 차단막(131)은 기판(100) 및 게이트 구조물(120)과 인접한 쪽에 배치되고 예컨대 SiO2막 또는 Al2O3막과 같은 산화막일 수 있다. 터널 절연막(133)은 채널 라인(CL)과 인접한 쪽에 배치되고 예컨대 산화막일 수 있다. 전하 트랩막(132)은 전하 차단막(131)과 터널 절연막(133) 사이에 배치되고 예컨대 질화막일 수 있다.
소스 라인(SL)은 채널 라인(CL)의 최상면과 직접 접촉하면서 제1 방향으로 연장되고 복수가 배치될 수 있다. 여기서 채널 라인(CL)의 최상면은, 게이트 구조물(120)의 최상층에 위치한 컨트롤 게이트막(115)의 상부에 형성된 채널 라인(CL) 부분을 의미한다. 소스 라인(SL)은 제1 방향으로 배열되는 비트 라인 콘택(BLC)의 열(이하, 비트 라인 콘택의 제1 방향의 열)과 교대로 배치된다.
소스 라인(SL)은 저항이 작은 금속으로 형성될 수 있다. 폴리실리콘으로 소스 라인(SL)을 형성하는 것보다 금속, 예컨대 비저항이 작은 텅스텐으로 소스 라인(SL)을 형성하는 것이 저항을 줄일 수 있어 전류의 흐름이 좋아진다.
비트 라인 콘택(BLC)은 소스 라인(SL)이 형성되지 않는 채널 라인(CL)의 최상면마다 배치된다. 전술한 바와 같이 제1 방향을 따라 배열되는 비트 라인 콘택(BLC)을 비트 라인 콘택(BLC)의 제1 방향의 열이라 하고, 이는 소스 라인(SL)과 교대로 배치된다.
비트 라인(BL)은 비트 라인 콘택(BLC) 상에 형성되면서 제2 방향으로 연장되므로 소스 라인(SL)과 교차한다. 복수의 비트 라인(BL)이 평행하게 배치될 수 있다.
다음으로, 제조 방법을 설명한다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 기판(100) 상에 복수의 제1 절연막(110) 및 복수의 컨트롤 게이트막(115)을 교대로 적층한다.
도 3을 참조하면, 기판(100)상에 적층된 복수의 제1 절연막(110) 및 복수의 컨트롤 게이트막(115)을 선택적으로 식각하여, 제1 방향으로 연장되는 게이트 구조물(120)을 형성한다. 복수의 게이트 구조물(120)들이 서로 이격되어 평행하게 배치되도록 형성할 수 있다.
도 4를 참조하면, 도 3의 식각 공정의 결과 노출된 기판(100) 및 게이트 구조물(120)의 전면을 따라 메모리막(130)을 컨포멀하게(Conformally) 형성한다. 메모리막(130)은 기판(100) 및 게이트 구조물(120) 상에 전하 차단막(131), 전하 트랩막(132), 터널 절연막(133)을 순서대로 적층하여 형성할 수 있다.
이후의 도면에서는, 전하 차단막(131), 전하트랩막 (132) 및 터널 절연막(133)의 표시를 생략하고 메모리막(130)으로 표시한다.
도 5를 참조하면, 메모리막(130) 상에 채널막(140)을 컨포멀하게(Conformally) 형성한다.
도 6을 참조하면, 채널막(140)을 선택적으로 식각하여 제2 방향으로 연장되는 채널 라인(CL)을 형성한다. 복수의 채널 라인(CL)이 서로 이격되어 평행하게 배치되도록 형성할 수 있다.
도 1을 다시 참조하면, 채널 라인(CL) 상에 소스 라인(SL), 비트 라인 콘택(BLC) 및 비트 라인(BL)을 형성한다.
보다 구체적으로, 채널 라인(CL)이 형성된 결과물을 덮는 제3 절연막(미도시됨)을 형성한 후, 제3 절연막을 선택적으로 식각하여 소스 라인(SL)이 형성될 영역에 트렌치(미도시됨)를 형성한다. 이어서, 소스 라인(SL)용 트렌치에 소스 라인(SL) 형성을 위한 도전 물질, 예컨대 텅스텐 등의 금속을 매립하여 소스 라인(SL)을 형성한다.
이어서, 소스 라인(SL)이 형성된 결과물을 덮는 제4 절연막(미도시됨)을 형성한 후, 제3 절연막 및 제4 절연막을 선택적으로 식각하여 소스 라인(SL)이 형성되지 않은 채널 라인(CL)의 최상면 즉, 비트 라인 콘택(BLC)이 형성될 영역에 트렌치(미도시됨)를 형성한다. 이어서, 비트 라인 콘택(BLC)용 트렌치에 비트 라인 콘택 형성을 위한 도전 물질을 매립하여 비트 라인 콘택(BLC)을 형성한다.
이어서, 비트 라인 콘택(BLC)이 형성된 결과물을 덮는 제5 절연막(미도시됨)을 형성하고, 제5 절연막을 선택적으로 식각하여 비트 라인(BL)이 형성될 영역에 트렌치(미도시됨)를 형성한다. 이어서, 비트 라인(BL)용 트렌치에 비트 라인(BL) 형성을 위한 도전 물질을 매립하여 비트 라인(BL)을 형성한다.
상기 도 5의 공정 단계 후, 상기 도 6의 공정 단계 후 또는 상기 소스 라인(SL)용 트렌치 및 비트 라인 콘택(BLC)용 트렌치 형성 단계 후에, 채널막(140) 또는 채널 라인(CL)의 최상면에 이온 주입(Ion Implant)을 수행할 수 있다. 불순물 이온을 주입함으로써 소스 라인(SL) 및 비트 라인 콘택(BLC) 각각과 접촉하는 채널 라인(CL)에 접합을 형성할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 간략히 도시한 사시도이다. 도 7을 참조하여 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치와 그 제조 방법에 대하여 설명한다.
먼저, 장치를 설명한다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치는 기판(700), 기판(700) 상에 교대로 적층된 제1 절연막(710) 및 컨트롤 게이트막(715)을 포함하고 제1 방향(Ⅰ-Ⅰ'참조)으로 연장되는 한 쌍의 게이트 구조물(720A, 720B) 및 그 사이에 개재된 제2 절연막(750), 한 쌍의 게이트 구조물(720A,720B) 및 그 사이에 개재된 제2 절연막(750)을 따라 제1 방향과 교차하는 제2 방향(Ⅱ-Ⅱ'참조)으로 연장되는 채널 라인(CL), 한 쌍의 게이트 구조물(720) 및 그 사이에 개재된 제2 절연막(750)과 채널 라인(CL) 사이에 개재되며 전하 차단막, 전하 트랩막 및 터널 절연막의 순서대로 형성된 메모리막(730), 채널 라인(CL)의 최상면과 접하면서 제1 방향을 따라 배열되는 비트 라인 콘택(BLC), 채널 라인(CL)의 최상면과 접하면서 제1 방향으로 연장되고 비트 라인 콘택(BLC)의 제1 방향의 열과 교대로 배치되는 소스 라인(SL) 및 비트 라인 콘택(BLC)상에 형성되고 제2 방향으로 연장되는 비트 라인(BL)을 포함한다.
본 실시예에서는 제1 실시예의 게이트 구조물(120)(도 1 참조)을 대신하여 도 7에서 제1 게이트 구조물(720A) 및 제2 게이트 구조물(720B)로 표시된 한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막(750)을 따라 채널 라인(CL)이 형성된다. 또한 메모리막(730)은 한 쌍의 게이트 구조물(720A, 720B) 및 그 사이에 개재된 제2 절연막(750)과 채널 라인(CL) 사이에 개재된다. 따라서, 제1 실시예에 따른 비휘발성 메모리 장치에 비하여 하나의 소스 라인(SL) 또는 하나의 비트 라인(BL)과 연결되는 메모리 셀의 수가 2배가 된다.
소스 라인(SL) 및 비트 라인 콘택(BLC)이 접하는 채널 라인(CL)의 최상면은 한 쌍의 게이트 구조물(720A, 720B)의 최상층에 적층된 컨트롤 게이트막(715)의 상부에 형성된 채널 라인(CL)의 최상면이 된다.
다음으로, 제조 방법을 설명한다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 기판(700) 상에 제1 절연막(710) 및 컨트롤 게이트막(715)을 교대로 적층하는 단계, 제1 절연막(710) 및 컨트롤 게이트막(715)을 선택적으로 식각하여 제1 방향으로 연장되는 복수의 게이트 구조물을 형성하는 단계, 상기 게이트 구조물 사이에 제2 절연막(750)을 교대로 매립하는 단계, 한 쌍의 게이트 구조물(720A, 720B) 및 그 사이에 개재된 제2 절연막(750)을 따라 전하 차단막, 전하 트랩막 및 터널 절연막(미도시됨)을 순서대로 적층하여 메모리막(730)을 형성하는 단계, 메모리막(730)상에 채널막을 형성하는 단계, 상기 채널막을 선택적으로 식각하여 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인(CL)을 형성하는 단계, 채널 라인(CL)의 최상면과 접하면서 제1 방향으로 연장되는 소스 라인(SL)을 형성하는 단계, 채널 라인(CL)의 최상면과 접하면서 제1 방향을 따라 배열되고 소스 라인(SL)과 교대로 배치되는 비트 라인 콘택(BLC)을 형성하는 단계, 비트 라인 콘택(BLC) 상에 제2 방향으로 연장되는 비트 라인(BL)을 형성하는 단계를 포함한다.
[부호의 설명]
100: 기판 110: 제1 절연막
115: 컨트롤 게이트막 120: 게이트 구조물
130: 메모리막 CL: 채널 라인
BL: 비트 라인 BLC: 비트 라인 콘택
SL: 소스 라인

Claims (8)

  1. 기판 상에 교대로 적층된 제1 절연막 및 컨트롤 게이트막을 포함하고, 제1 방향으로 연장되는 게이트 구조물;
    상기 게이트 구조물을 따라 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인;
    상기 게이트 구조물과 상기 채널 라인 사이에 개재되고 전하 차단막, 전하 트랩막 및 터널 절연막을 포함하는 메모리막;
    상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되는 비트 라인 콘택;
    상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되고 상기 비트 라인 콘택의 상기 제1 방향의 열과 교대로 배치되는 소스 라인; 및
    상기 비트 라인 콘택 상에 형성되고 상기 제2 방향으로 연장되는 비트 라인을 포함하는
    비휘발성 메모리 장치.
  2. 기판 상에 교대로 적층된 제1 절연막 및 컨트롤 게이트막을 포함하고, 제1 방향으로 연장되는 한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막;
    상기 한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막을 따라 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인;
    상기 한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막과 상기 채널 라인 사이에 개재되고 전하 차단막, 전하 트랩막 및 터널 절연막을 포함하는 메모리막;
    상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되는 비트 라인 콘택;
    상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되고 상기 비트 라인 콘택의 상기 제1 방향의 열과 교대로 배치되는 소스 라인; 및
    상기 비트 라인 콘택 상에 형성되고 상기 제2 방향으로 연장되는 비트 라인을 포함하는
    비휘발성 메모리 장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 소스 라인은, 금속으로 형성되는
    비휘발성 메모리 장치.
  4. 기판 상에 제1 절연막 및 컨트롤 게이트막을 교대로 적층하는 단계;
    상기 제1 절연막 및 상기 컨트롤 게이트막을 선택적으로 식각하여 제1 방향으로 연장되는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물을 따라 전하 차단막, 전하 트랩막 및 터널 절연막을 순서대로 적층하여 메모리막을 형성하는 단계;
    상기 메모리막 상에 채널막을 형성하는 단계;
    상기 채널막을 선택적으로 식각하여 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인을 형성하는 단계;
    상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되는 소스 라인을 형성하는 단계;
    상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되고 상기 소스 라인과 교대로 배치되는 비트 라인 콘택을 형성하는 단계; 및
    상기 비트 라인 콘택 상에 상기 제2 방향으로 연장되는 비트 라인을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  5. 기판 상에 제1 절연막 및 컨트롤 게이트막을 교대로 적층하는 단계;
    상기 제1 절연막 및 컨트롤 게이트막을 선택적으로 식각하여 제1 방향으로 연장되는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 사이에 제2 절연막을 교대로 매립하는 단계;
    한 쌍의 게이트 구조물 및 그 사이에 개재된 제2 절연막을 따라 전하 차단막, 전하 트랩막 및 터널 절연막을 순서대로 적층하여 메모리막을 형성하는 단계;
    상기 메모리막 상에 채널막을 형성하는 단계;
    상기 채널막을 선택적으로 식각하여 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 라인을 형성하는 단계;
    상기 채널 라인의 최상면과 접하면서 상기 제1 방향으로 연장되는 소스 라인을 형성하는 단계;
    상기 채널 라인의 최상면과 접하면서 상기 제1 방향을 따라 배열되고 상기 소스 라인과 교대로 배치되는 비트 라인 콘택을 형성하는 단계; 및
    상기 비트 라인 콘택 상에 상기 제2 방향으로 연장되는 비트 라인을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  6. 제4 항 또는 제5 항에 있어서,
    상기 소스 라인을 형성하는 단계는,
    상기 채널 라인이 형성된 결과물을 덮는 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 선택적으로 식각하여 상기 채널 라인의 최상면을 노출시키는 소스 라인용 트렌치를 형성하는 단계; 및
    상기 소스 라인용 트렌치에 금속 물질을 매립하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  7. 제4 항 또는 제5 항에 있어서,
    상기 채널막을 형성하는 단계 후 또는 상기 채널 라인을 형성하는 단계 후 에,
    상기 채널 라인에 이온 주입을 수행하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  8. 제6 항에 있어서,
    상기 소스 라인용 트렌치를 형성하는 단계 후에,
    노출된 상기 채널 라인의 최상면에 이온 주입을 수행하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.

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