TW201733081A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

本發明之半導體記憶裝置包括：連接構件，其包含半導體材料；第1電極膜，其設置於連接構件之至少上方；第1絕緣膜，其設置於第1電極膜上；積層體，其設置於第1絕緣膜上，且係由第2電極膜及第2絕緣膜交替積層而成；3根以上之半導體柱，其等沿互不相同之2個以上之方向排列，且於第2電極膜及第2絕緣膜之積層方向延伸，貫通積層體及第1絕緣膜而連接於連接構件；第3絕緣膜，其設置於半導體柱與積層體之間、以及連接構件與第1電極膜之間；及電荷儲存層，其設置於第3絕緣膜中之至少第2電極膜與半導體柱之間。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
先前以來，半導體記憶裝置之高積體化不斷發展，但藉由提昇微影技術而提高積體度之方法正不斷接近極限。因此，提出有如下積層型記憶裝置：使電極膜與絕緣膜交替積層而形成積層體，於該積層體中一次性地形成貫通孔，於貫通孔之內表面上形成記憶體膜之後，於貫通孔之內部形成矽柱。於積層型記憶裝置中，由於在矽柱與電極膜之每一交叉部分形成以記憶體膜為電荷儲存構件之記憶胞，故而記憶胞呈三維排列。 作為此種積層型記憶裝置之第1例，提出有如下I字柱形記憶裝置，即，於積層體之下設置源極線，於積層體之上設置位元線，並將矽柱之下端連接至源極線，將上端連接至位元線。然而，於製造I字柱形記憶裝置之情形時，為了於在貫通孔之內表面上形成記憶體膜之後將矽柱連接至源極線，而必須藉由蝕刻等將記憶體膜自貫通孔之底部去除，但此時，存在會對已形成於貫通孔之側面上之記憶體膜、即構成記憶胞之記憶體膜造成損傷的問題。 又，作為積層型記憶裝置之第2例，提出有如下U字柱形記憶裝置，即，於積層體之上設置源極線及位元線，並將2根矽柱之上端部分別連接至源極線及位元線，將該2根矽柱之下端部彼此經由連接構件連接。於製造U字柱形記憶裝置之情形時，可藉由使2個貫通孔與供形成連接構件之預定空間連通，而於貫通孔及空腔之內表面上形成記憶體膜，之後一體地形成矽柱及連接構件。因此，無須去除貫通孔之底部之記憶體膜。然而，於U字柱形記憶裝置中，由於串聯連接於源極線與位元線之間的記憶胞之數量增多，故而存在控制電路增大之問題。又，由於源極線與位元線之間的電流路徑較長，故而存在導通電阻較高之問題。
本發明之實施形態提供一種特性良好且容易製造之半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置包括：連接構件，其包含半導體材料；第1電極膜，其設置於上述連接構件之至少上方；第1絕緣膜，其設置於上述第1電極膜上；積層體，其設置於上述第1絕緣膜上，且係由第2電極膜及第2絕緣膜交替積層而成；3根以上之半導體柱，其等沿互不相同之2個以上之方向排列，且於上述第2電極膜及上述第2絕緣膜之積層方向延伸，貫通上述積層體及上述第1絕緣膜而連接於上述連接構件；第3絕緣膜，其設置於上述半導體柱與上述積層體之間、以及上述連接構件與上述第1電極膜之間；及電荷儲存層，其設置於上述第3絕緣膜中之至少上述第2電極膜與上述半導體柱之間。
本申請案享受以日本專利申請案2014-21747號(申請日：2014年2月6日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。 (第1實施形態) 以下，一面參照圖式，一面對本發明之實施形態進行說明。 首先，對第1實施形態進行說明。 圖1A及圖1B係例示本實施形態之半導體記憶裝置之剖視圖，表示相互正交之剖面。 圖2係圖1B所示之區域A之放大剖視圖。 圖3A係例示本實施形態中之網狀連接構件之俯視圖，圖3B係例示矽柱、源極配線構件及控制閘極電極之俯視圖，圖3C係例示位元線及其周邊之俯視圖。 圖1B係沿圖3C所示之B-B'線截取之剖視圖。 如圖1A及圖1B所示，於本實施形態之半導體記憶裝置1中設置有矽基板10。以下，為方便說明，於本說明書中採用XYZ正交座標系統。將平行於矽基板10之上表面且相互正交之方向設為「X方向」及「Y方向」，將垂直於矽基板10之上表面之方向設為「Z方向」。 於矽基板10上設置有驅動電路部11，且於其上設置有層間絕緣膜12。再者，於圖1A及圖1B中，作為驅動電路部11，僅表示有層間絕緣膜，而省略了構成驅動電路部11之電晶體等元件之圖示。於層間絕緣膜12上設置有背閘極電極膜13(第1電極膜)。於背閘極電極膜13上設置有層間絕緣膜14(第1絕緣膜)。於層間絕緣膜14上設置有選擇閘極電極膜16(第3電極膜)，且於其上設置有層間絕緣膜17。於層間絕緣膜17上設置有控制閘極電極膜18(第2電極膜)及層間絕緣膜19(第2絕緣膜)交替積層而成之積層體20。於積層體20之最上層之控制閘極電極膜18上設置有層間絕緣膜21，於層間絕緣膜21上設置有選擇閘極電極膜22，於選擇閘極電極膜22上設置有層間絕緣膜23。上述各層間絕緣膜例如包含矽氧化物，背閘極電極膜13例如包含含有雜質之多晶矽，選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22例如包含金屬、金屬矽化物或多晶矽中之任一者。 於背閘極電極膜13內設置有網狀連接構件25(連接構件)。如圖3A所示，網狀連接構件25之形狀係於平板上週期性地形成有複數個貫通孔26之網狀。貫通孔26於XY平面內呈錯位狀排列。背閘極電極膜13之一部分進入至貫通孔26內。換言之，於背閘極電極膜13中設置有貫通網狀連接構件25之柱部13a。又，如圖2所示，網狀連接構件25亦可被分為上層部分25a及下層部分25b，且於上層部分25a與下層部分25b之間形成有空隙25c。空隙25c可形成於整面，亦可局部地形成。又，網狀連接構件25亦可為連續體而不形成空隙25c。 以貫通選擇閘極電極膜22、層間絕緣膜21、積層體20、層間絕緣膜17、選擇閘極電極膜16、層間絕緣膜14、背閘極電極膜13及網狀連接構件25之方式形成有複數根矽柱28(半導體柱)。各矽柱28包含多晶矽，且沿Z方向、即控制閘極電極膜18及層間絕緣膜19之積層方向延伸。於矽柱28之中心部形成有空隙28c。再者，亦可不形成空隙28c。 如圖3B所示，自Z方向觀察，矽柱28之最密排列方向為相對於X方向傾斜±30°之方向及Y方向該3個方向。矽柱28呈正三角形柵格狀週期性地排列。又，如圖3B所示，3根矽柱28咬入至各柱部13a之外周部。再者，於圖3A中，網狀連接構件25與矽柱28之交叉部分以網狀連接構件25表示。 如圖2所示，矽柱28及網狀連接構件25例如係藉由多晶矽而一體地形成。因此，於網狀連接構件25上連接有3根以上之矽柱28。並且，於包含矽柱28及網狀連接構件25之構造體之外表面上設置有絕緣性記憶體膜(第3絕緣膜)30。藉由記憶體膜30而使矽柱28與選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22絕緣，並使網狀連接構件25與背閘極電極膜13絕緣。 於記憶體膜30中，自矽柱28及網狀連接構件25側依序積層有隧道絕緣層31、電荷儲存層32及阻擋絕緣層33。隧道絕緣層31通常為絕緣性，但若被施加處於半導體記憶裝置1之驅動電壓之範圍內的特定電壓，則為流通穿隧電流之層。電荷儲存層32係具有儲存電荷之能力之層，例如由矽氮化物(SiN)形成。阻擋絕緣層33係即便於半導體記憶裝置1之驅動電壓之範圍內被施加電壓亦實質上不流通電流之層，其係由高介電常數材料例如矽氧化物、鋁氧化物或鉿氧化物形成之氧化層或由該等氧化層積層而成之多層膜。 如圖1B及圖3C所示，於各矽柱28上設置有插栓35，插栓35連接於各矽柱28。於各插栓35上設置有插栓36，插栓36連接於各插栓35。插栓36較插栓35細。插栓35及36例如係由鎢層及鈦氮化層等含金屬層積層而形成。又，連接於在X方向上相鄰之插栓35之2根插栓36的Y方向上之位置互不相同。於插栓36上設置有沿X方向延伸之位元線38。各位元線38經由1根插栓36及1根插栓35而與設置於被分割至某一區塊(後文敍述)之積層體中之1根矽柱28連接。由於連接於在X方向上相鄰之插栓35之2根插栓36的Y方向上之位置互不相同，而使得於X方向上相鄰之插栓35連接於互不相同之位元線38。 又，以貫通選擇閘極電極膜22、層間絕緣膜21、積層體20、層間絕緣膜17、選擇閘極電極膜16、層間絕緣膜14及背閘極電極膜13之上部之方式設置有源極配線構件40(配線構件)。於源極配線構件40設置有複數塊平行於YZ平面之平板狀部分。複數塊平板狀部分亦可藉由未圖示之部分而相互連接。再者，於圖1中示出有2塊源極配線構件40之平板狀部分。源極配線構件40之下部41例如係由導電型為n+ 型之多晶矽形成。源極配線構件40之下部41中之有效雜質濃度高於網狀連接構件25中之有效雜質濃度。再者，於本說明書中，所謂「有效雜質濃度」係指有助於半導體材料之導電之雜質之濃度，例如，於在半導體材料中含有成為供體之雜質及成為受體之雜質之兩者之情形時，係指除供體與受體之相抵部分以外之部分的濃度。 源極配線構件40之上部42例如係由金屬材料形成，例如係由矽化鈦(TiSi)層、鈦(Ti)層、氮化鈦(TiN)層及鎢(W)層依序積層而成之(TiSi/Ti/TiN/W)多層膜形成。於源極配線構件40上設置有插栓43，且於插栓43上設置有沿Y方向延伸之源極線44。插栓43之形狀亦可為配線狀。如圖2所示，源極配線構件40之下端連接於網狀連接構件25之上層部分25a。藉此，源極線44經由源極配線構件40及網狀連接構件25而連接於矽柱28。又，於源極配線構件40與積層體20之間設置有側壁絕緣膜45(第4絕緣膜)。藉此，源極配線構件40與背閘極電極膜13、選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22絕緣。 藉由複數塊源極配線構件40之平板狀部分，選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22被分割為沿Y方向延伸之帶狀部分。下文中，將於X方向上相鄰之2根源極配線構件40之平板狀部分之間的部分稱為「區塊」。於各區塊中配置有4行包含沿Y方向排列之複數根矽柱28之矽柱行。各位元線38跨及複數個區塊地沿X方向延伸，且於每一區塊與1根矽柱28連接。又，背閘極電極膜13及網狀連接構件25亦跨及複數個區塊而連續設置。 另一方面，如圖1A所示，於各區塊之Y方向之一端部，包含選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22之積層體被加工成於每一電極膜形成有台階之階梯狀。並且，以覆蓋該階梯狀部分之方式設置有例如包含矽氮化物之終止膜47。又，於各電極膜之端部上，以貫通終止膜47而連接至各電極膜之方式設置有插栓48。於各插栓48上設置有插栓49，於插栓49上設置有插栓50及51，於插栓51上設置有沿Y方向延伸之字元線52。字元線52與位元線38配置於同一層。於位元線38及字元線52之上方設置有上層配線53。 於半導體記憶裝置1中，於各矽柱28與各控制閘極電極膜18之每一交叉部分構成記憶胞電晶體。又，於各矽柱28與選擇閘極電極膜16之每一交叉部分構成下部選擇電晶體。進而，於各矽柱28與選擇閘極電極膜22之每一交叉部分構成上部選擇電晶體。進而又，網狀連接構件25及背閘極電極膜13構成背閘極電晶體。 因此，於位元線38與源極線44之間構成由上部選擇電晶體、複數個記憶胞電晶體、下部選擇電晶體及背閘極電晶體串聯連接而成之NAND(Not AND，反及)串。並且，源極配線構件40之下部41係作為對該NAND串之各電晶體供給電子之源極擴散層而發揮功能。再者，複數片控制閘極電極膜18中的包括最下層之1至數層控制閘極電極膜18及包括最上層之1至數層控制閘極電極膜18亦可為不構成記憶胞電晶體之虛設控制閘極電極膜。又，下部選擇電晶體之選擇閘極電極膜16及上部選擇電晶體之選擇閘極電極膜22亦可分別為複數層之積層結構。 其次，對本實施形態之半導體記憶裝置之製造方法進行說明。 圖4A～圖4C至圖19A～圖19C係例示本實施形態之半導體記憶裝置之製造方法之圖。圖4A表示相當於圖1A之截面，圖4B表示相當於圖1B之截面，圖4C表示相當於圖3A～圖3C之平面。其他圖式亦相同。 圖20A及圖20B係例示本實施形態之半導體記憶裝置之製造方法之剖視圖。 首先，如圖1A及圖1B所示，於矽基板10上形成驅動電路部11，於驅動電路部11上形成層間絕緣膜12。 其次，如圖4A～圖4C所示，於層間絕緣膜12上形成背閘極電極膜13之下層部分13b。其次，於下層部分13b之上表面形成凹部13c。此時，於凹部13c內殘留柱部13a。其次，於凹部13c內埋入例如包含矽氮化物之犧牲材料60。此時，柱部13a之上表面未被犧牲材料60覆蓋而使其露出。 其次，如圖5A～圖5C所示，以覆蓋犧牲材料60之方式形成背閘極電極膜13之上層部分13d。藉此，下層部分13b、柱部13a及上層部分13d一體化而形成背閘極電極膜13。其次，將背閘極電極膜13圖案化，並利用層間絕緣膜61填埋已被去除背閘極電極膜13之部分。 其次，如圖6A～圖6C所示，依序形成層間絕緣膜14、包含多晶矽之選擇閘極電極膜16、及層間絕緣膜17。其次，於層間絕緣膜17及選擇閘極電極膜16形成沿Y方向延伸之狹縫62。藉此，將選擇閘極電極膜16分割為沿Y方向延伸之帶狀部分。其次，於狹縫62內埋入例如包含矽氮化物之犧牲材料63。 其次，如圖7A～圖7C所示，以覆蓋層間絕緣膜17及犧牲材料63之方式交替積層控制閘極電極膜18及層間絕緣膜19。藉此形成積層體20。此時，控制閘極電極膜18例如係由含有雜質之多晶矽形成。其次，於積層體20上依序形成層間絕緣膜21、選擇閘極電極膜22及層間絕緣膜23。選擇閘極電極膜22例如係由含有雜質之多晶矽形成。 其次，例如藉由微影法及RIE(reactive ion etching：反應性離子蝕刻)法，以貫通層間絕緣膜23、選擇閘極電極膜22、層間絕緣膜21、積層體20、層間絕緣膜17、選擇閘極電極膜16、層間絕緣膜14及背閘極電極膜13之上層部分13d並到達至埋設於背閘極電極膜13內之犧牲材料60之方式形成記憶孔64。藉此，犧牲材料60露出於記憶孔64之內表面。 此時，亦可如圖7B所示般使記憶孔64亦貫通背閘極電極膜13之下層部分13b而到達至層間絕緣膜12之途中。又，於如圖20A及圖20B所示般記憶孔64之預定形成位置與背閘極電極膜13之柱部13a重疊之情形時，使記憶孔64亦貫通柱部13a。 其次，經由記憶孔64對犧牲材料60實施濕式蝕刻，藉此去除犧牲材料60。其結果為，於背閘極電極膜13內之去除犧牲材料60後之部分形成空腔65。空腔65與記憶孔64連通。 其次，如圖8A～圖8C所示，於記憶孔64及空腔65之內表面上依序形成阻擋絕緣層33、電荷儲存層32及隧道絕緣層31(參照圖2)而成膜記憶體膜30。其次，於記憶孔64及空腔65之內部堆積矽而於空腔65內形成網狀連接構件25，並於記憶孔64內一體地形成矽柱28。 此時，如圖2所示，於空腔65之上表面上堆積矽而形成網狀連接構件25之上層部分25a，於空腔65之下表面上堆積矽而形成網狀連接構件25之下層部分25b。並且，根據矽之堆積條件，於上層部分25a與下層部分25b之間形成空隙25c。其次，於層間絕緣膜23上進而成膜層間絕緣膜23而覆蓋矽柱28之上端部。 其次，如圖9A～圖9C所示，將包含選擇閘極電極膜16、層間絕緣膜17、積層體20、層間絕緣膜21、選擇閘極電極膜22及層間絕緣膜23之積層體67的Y方向之端部加工為階梯狀。其次，以覆蓋加工為階梯狀之各台階之方式形成例如包含矽氮化物之終止膜47。 其次，如圖10A～圖10C所示，於被加工為階梯狀之積層體67之側方埋入絕緣膜70，並使層間絕緣膜23及絕緣膜70之上表面平坦化。其次，於積層體67中之犧牲材料63之正上方區域內形成沿Y方向延伸之狹縫71。藉此，控制閘極電極膜18及選擇閘極電極膜22被分割為沿Y方向延伸之帶狀部分。 其次，如圖11A～圖11C所示，例如藉由實施濕式蝕刻而將犧牲材料63自狹縫71之底部去除。藉此，選擇閘極電極膜16露出於狹縫62之內表面。再者，由於未去除層間絕緣膜14，故而背閘極電極膜13未露出於狹縫71之內表面。 其次，如圖12A～圖12C所示，經由狹縫71對選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22實施矽化物化處理。藉此，選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22中之配置於矽柱28周圍之部分被矽化物化。另一方面，選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22中之遠離狹縫71之部分，例如位於加工為階梯狀之積層體67之端部的部分未被矽化物化而保持多晶矽之狀態。 其次，如圖13A～圖13C所示，例如進行各向異性蝕刻而將層間絕緣膜14及背閘極電極膜13之上層部分13d自狹縫62之底部去除。其次，於整面堆積絕緣材料。藉此，於狹縫71及狹縫62之內表面上形成側壁絕緣膜45。其次，實施RIE法等各向異性蝕刻而去除側壁絕緣膜45中的形成於層間絕緣膜23之上表面上之部分及形成於狹縫62之底面上之部分。藉此，於狹縫62之底部露出網狀連接構件25。 其次，如圖14A～圖14C所示，例如將導電型為n+ 型之多晶矽埋入至狹縫62內及狹縫71內。其次，進行凹槽處理而將多晶矽自狹縫71之上部內去除。藉此，於狹縫62內及狹縫71之下部內形成源極配線構件40之下部41。源極配線構件40之下部41與網狀連接構件25歐姆連接。 其次，如圖15A～圖15C所示，進行以終止膜47為終止部之各向異性蝕刻，而於被加工為階梯狀之積層體67之端部的正上方區域內，在絕緣膜70中形成複數個接觸孔73。其次，於整面堆積金屬材料例如(Ti/TiN/W)積層膜並進行回蝕，藉此於狹縫71之上部內形成源極配線構件40之上部42，並於接觸孔73內形成插栓48。插栓48分別與背閘極電極膜13、選擇閘極電極膜16及控制閘極電極膜18歐姆連接。又，源極配線構件40之上部42與下部41歐姆連接。 其次，如圖16A～圖16C所示，於層間絕緣膜23上進而形成層間絕緣膜23。其次，藉由微影法及RIE法，於插栓48之正上方區域內形成通孔75，於源極線配線構件40之正上方區域內形成狹縫76，於矽柱28之正上方區域內形成通孔77。其次，於整面堆積鎢等金屬材料並進行回蝕，藉此於通孔75內形成插栓49，於狹縫76內形成插栓43，於通孔77內形成插栓35。插栓49連接於插栓48，插栓43連接於源極配線構件40，插栓35連接於矽柱28。 其次，如圖17A～圖17C所示，於層間絕緣膜23上進而形成層間絕緣膜23並形成溝槽，且於溝槽內埋入金屬材料，藉此形成插栓50及源極線44。插栓50連接於插栓49，源極線44連接於插栓43。 其次，如圖18A～圖18C所示，於層間絕緣膜23上進而形成層間絕緣膜23並形成通孔，且於通孔內埋入金屬材料，藉此形成插栓51及插栓36。插栓51連接於插栓50，插栓36連接於插栓35。插栓36形成為較插栓35細，並且使於各區塊內分別與形成於Y方向上之相同位置之複數根插栓35連接的複數根插栓36之Y方向上之位置互不相同。 其次，如圖19A～圖19C所示，於層間絕緣膜23上進而形成層間絕緣膜23並形成溝槽，且於溝槽內埋入金屬材料，藉此形成字元線52及位元線38。字元線52連接於插栓51，位元線38連接於插栓36。其次，以填埋字元線52及位元線38之方式進而形成層間絕緣膜23。 其次，如圖1A及圖1B所示，形成上層配線53並利用層間絕緣膜23加以填埋。此時，一部分上層配線53連接於字元線52。以如此方式製造本實施形態之半導體記憶裝置1。再者，並非必須設置背閘極電極膜13之下層部分13b。背閘極電極膜13只要設置於網狀連接構件25之至少上方即可。 其次，對本實施形態之半導體記憶裝置之動作進行說明。 首先，對寫入動作(Program)進行說明。 對記憶胞電晶體寫入資料係藉由使成為寫入對象之記憶胞電晶體(以下亦稱為「選擇記憶胞」)之電荷儲存層32儲存電子而進行。具體而言，首先，藉由將源極線44之電位設為基準電位Vss或(Vss＋2 V)左右之若干正電位，將選擇記憶胞所屬之NAND串(以下亦稱為「選擇串」)所貫穿的選擇閘極電極膜16之電位設為電位Vss，而將下部選擇電晶體設為斷開狀態，使選擇串電性地獨立於源極線。 繼而，將連接於選擇記憶胞之位元線38之電位設為基準電位Vss，並對選擇閘極電極膜22例如施加電位Vdd(＞Vss)而將選擇串之上部選擇電晶體設為導通狀態，將非選擇串之上部選擇電晶體設為斷開狀態，藉此將選擇串之矽柱28之電位設為基準電位Vss左右。另一方面，於向對象區塊之所有控制閘極電極膜18施加電位Vpass(＞Vss)之後，將選擇記憶胞之控制閘極電極膜18之電位設為正寫入電位Vprg。藉此，對於選擇記憶胞，自矽柱28經由隧道絕緣層31將電子注入至電荷儲存層32。藉此，將資料寫入至選擇記憶胞。又，對於連接於不進行寫入之非選擇記憶胞之位元線38，藉由將位元線電位例如預先升壓至電位Vdd，而將閘極電位為電位Vdd之上部選擇電晶體設為斷開狀態，將NAND串之矽柱28設為浮動狀態。藉此，使得於非選擇記憶胞中，控制閘極電極膜18與矽柱28之間不會產生較大之電位差。 此時，可將背閘極電極膜13之電位設為基準電位Vss左右而將背閘極電晶體設為斷開狀態，亦可將背閘極電極膜13之電位設為高於基準電位Vss之讀出電位Vread_bg左右而將背閘極電晶體設為導通狀態。 其次，對讀出動作(Read)進行說明。 於讀出記憶於選擇記憶胞中之資料時，檢測選擇記憶胞之閾值。具體而言，將源極線44之電位設為基準電位Vss，將背閘極電極膜13之電位設為正讀出電位Vread_bg。藉此，於由背閘極電極膜13包圍之網狀連接構件25內誘發出電子。其結果為，網狀連接構件25作為記憶胞電晶體等之源極擴散層而發揮功能。 於該狀態下，對選擇串所貫穿之選擇閘極電極膜16施加正導通電位VSGS_on而將下部選擇閘極電晶體設為導通狀態。另一方面，對非選擇串所貫穿之選擇閘極電極膜16施加負斷開電位VSGS_off或接地電位之斷開電位VSGS_off而將下部選擇閘極電晶體設為斷開狀態。藉此，成為讀出電流僅可流至選擇串之狀態。繼而，將位元線38之電位設為正讀出電位，並對與屬於選擇串之非選擇記憶胞相對應之選擇閘極電極膜16施加讀出電位Vread(＞Vss)，藉此將該等非選擇記憶胞設為導通狀態，並且藉由檢測流至選擇串之讀出電流而判定選擇記憶胞之閾值，並讀出資料。 其次，對抹除動作(Erase)進行說明。 於抹除已寫入至記憶胞電晶體中之資料時，藉由自矽柱28對電荷儲存層32注入電洞，而使電洞與儲存於電荷儲存層32中之電子成對毀滅。於本實施形態中，例如藉由對源極配線構件40施加抹除電位Vera，並對背閘極電極膜13施加抹除電位Vera_bg(Vera＞Vera_bg＞Vss)，而於源極配線構件40之下部41與背閘極電極膜13之間產生電場。又，對進行抹除之區塊之控制閘極電極膜18施加基準電位Vss，並將未進行抹除之區塊之控制閘極電極膜18設為浮動狀態。藉此，於藉由帶間穿隧產生電洞而進行抹除之區塊中，將該電洞經由網狀連接構件25及矽柱28而注入至電荷儲存層32。因此，無須於選擇電晶體附近產生強電場而產生帶間穿隧來產生電洞。藉此，可抑制選擇電晶體之斷開漏電流而使動作更穩定，從而可實現可靠性更高之半導體記憶裝置。 其次，對本實施形態之效果進行說明。 如圖1所示，於本實施形態之半導體記憶裝置1中，連接於位元線38與源極線44之間之記憶胞電晶體係沿Z方向僅排列有一行。因此，即便增加控制閘極電極膜18之積層數，亦可使連接於位元線38與源極線44之間之記憶胞電晶體的數量不會超過控制閘極電極膜18之積層數而增加，從而無需過大之控制電路。又，源極線與位元線之間之電流路徑不會變得過長，從而可將導通電阻抑制得較低。其結果為，可同時實現構造之微細化及槽電流(cell current)之增加，從而可謀求動作之高速化。 又，於本實施形態中，於製造半導體記憶裝置1時，於圖7A～圖7C所示之步驟中，將空腔65及記憶孔64形成為相互連通之一體化空間，於圖8A～圖8C所示之步驟中，於在空腔65及記憶孔64之內表面上形成記憶體膜30之後，於空腔65及記憶孔64之內部一體地形成網狀連接構件25及矽柱28。因此，無須藉由蝕刻等而去除記憶體膜30之一部分以將矽柱28連接至網狀連接構件25，從而無對記憶體膜30造成損傷之虞。其結果為，可製造可靠性較高之半導體記憶裝置。 進而，於半導體記憶裝置1中，於背閘極電極膜13中設置有柱部13a。藉此，於圖7A～圖7C所示之步驟中，於自空腔65內去除犧牲材料60時，柱部13a可支持空腔65。因此，可防止空腔65崩塌。又，藉由將柱部13a週期性地排列，可更確實地支持空腔65。進而，柱部13a之配置相對稀疏，且相鄰之柱部13a間之距離長於相鄰之矽柱28間之距離。藉此，於圖7A～圖7C所示之步驟中，空腔65之最窄部分之寬度不會窄於相鄰之記憶孔64間之間隔。其結果為，於圖8A～圖8C所示之步驟中，於在空腔65內埋入多晶矽而形成網狀連接構件25時，可確實地埋入多晶矽。 再者，於本實施形態中，示出了由n+ 型之多晶矽形成源極配線構件40之下部41之例，但並不限定於此，亦可由n+ 型之鍺(Ge)形成下部41，還可由n+ 型之矽鍺(SiGe)形成該下部41。藉此，可於較使用多晶矽之情形低之溫度下使雜質活化。其結果為，可減輕施加於記憶胞電晶體及各配線等之熱負荷，從而可製造可靠性更高之半導體記憶裝置。又，亦可代替柱部13a而將包含不同於背閘極電極膜13之材料之支持構件埋入至貫通孔26內。藉此亦可支持空腔65。 (第1實施形態之變化例) 其次，對本實施形態之變化例進行說明。 圖21A及圖21B係例示本變化例之半導體記憶裝置之製造方法之剖視圖。 圖22係例示本變化例中之矽柱、源極配線構件及控制閘極電極之俯視圖。 如圖21A及圖21B所示，於本變化例中，於形成記憶孔64時，實質上未蝕刻背閘極電極膜13之柱部13a。藉此，如圖22所示，一部分矽柱28之下部之形狀成為與柱部13a之重複部分缺失之形狀。例如，自Z方向觀察，一部分矽柱28之下部之形狀成為圓形之一部分缺失之形狀。又，記憶孔64未貫通背閘極電極膜13。 根據本變化例，由於在形成記憶孔64之後，柱部13a之大致整體亦殘留，故而可確實地支持空腔65。但由於記憶孔64與空腔65之連通部分之寬度d變小，有可能阻礙多晶矽向空腔65內進入，故而寬度d之值較佳為設為一定值以上。具體而言，寬度d較佳為設為設置於記憶孔64內之記憶體膜30與多晶矽膜之合計膜厚的約2倍以上。本變化例中之上述以外之構成、製造方法、動作及效果與上述第1實施形態相同。 (第2實施形態) 其次，對第2實施形態進行說明。 圖23係例示本實施形態之半導體記憶裝置之剖視圖。 如圖23所示，於本實施形態之半導體記憶裝置2中，整個源極配線構件40由金屬材料形成。又，於網狀連接構件25之上層部分25a中的相當於源極配線構件40及側壁絕緣膜45之正下方區域之部分注入雜質，而形成有導電型為n+ 型之高濃度區域25e。高濃度區域25e中之有效雜質濃度高於上層部分25a中之與矽柱28接觸之部分的有效雜質濃度。又，於本實施形態之半導體記憶裝置2中，矽柱28未貫通背閘極電極膜13。 本實施形態之半導體記憶裝置2可藉由以下所示之方法加以製造。即，於圖11A～圖11C所示之步驟中，於形成狹縫71之後，將雜質經由狹縫71而離子注入至網狀連接構件25之上層部分25a，而形成高濃度區域25e。又，於圖15A～圖15C所示之步驟中，藉由利用金屬材料填埋狹縫71內而形成源極配線構件40。 於半導體記憶裝置2中，於可較佳地控制而形成高濃度區域25e之情形時，可藉由將背閘極電晶體設為斷開狀態而提昇截止特性，並提昇寫入動作之選擇性。另一方面，於高濃度區域25e之形成取決於網狀連接構件25之狀態而變得不穩定之情形時，較佳為藉由將背閘極電晶體設為導通狀態而利用下部選擇電晶體之動作來寫入資料。 根據本實施形態，藉由利用金屬材料形成整個源極配線構件40，可降低源極配線構件40之電阻率。又，源極配線構件40可經由高濃度區域25e而與網狀連接構件25歐姆連接。進而，高濃度區域25e係作為記憶胞電晶體及電子供給源而發揮功能。本實施形態中之上述以外之構成、製造方法、動作及效果與上述第1實施形態相同。 (第3實施形態) 其次，對第3實施形態進行說明。 圖24係例示本實施形態之半導體記憶裝置之剖視圖。 如圖24所示，於本實施形態之半導體記憶裝置3中，源極配線構件40由核心部40a以及覆蓋核心部40a之下表面及兩側面之周邊部40b形成。並且，核心部40a由金屬材料例如(Ti/TiN/W)積層膜形成，周邊部40b由半導體材料例如n+ 型之多晶矽形成。藉此，可進一步降低源極配線構件40之電阻值。本實施形態中之上述以外之構成、製造方法、動作及效果與上述第1實施形態相同。 再者，源極配線構件40之上部亦可與上述第1實施形態同樣地由金屬材料形成整個上部。藉此，可進一步降低源極配線構件40之電阻值，並且可同時實現半導體記憶裝置之低成本化及高速化。 (第3實施形態之變化例) 其次，對第3實施形態之變化例進行說明。 圖25係例示本變化例之半導體記憶裝置之剖視圖。 如圖25所示，於本變化例之半導體記憶裝置3a中，源極配線構件40之周邊部40b被矽化物化，例如由矽化鈦(TiSi2 )形成。藉由將n+ 型之多晶矽層形成為較上述第3實施形態薄，使得該多晶矽層全部被用於矽化物化，從而可實現本變化例之構造。又，此時，周邊部40b進出於網狀連接構件25內而形成進出部40c。 根據本變化例，與上述第3實施形態相比，可進一步降低源極配線構件40之電阻值。又，藉由所謂「雪犁效應(snowplow effect)」，可將周邊部40b中所含之雜質例如磷(P)及砷(As)等自周邊部40b擠出，而對網狀連接構件25更有效地供給成為供體之雜質。本變化例中之上述以外之構成、製造方法、動作及效果與上述第3實施形態相同。 (第4實施形態) 其次，對第4實施形態進行說明。 圖26A係例示第1實施形態之半導體記憶裝置之俯視圖，圖26B係例示第4實施形態之半導體記憶裝置之俯視圖。 如圖26A所示，於上述第1實施形態之半導體記憶裝置1中，對沿Y方向延伸之4行矽柱28之每一行設置有源極配線構件40之平板狀部分，藉此分割選擇閘極電極膜16。換言之，對分割選擇閘極電極膜16之每一狹縫71設置有源極配線構件40之平板狀部分。 相對於此，如圖26B所示，於第4實施形態之半導體記憶裝置4中，雖然與上述第1實施形態同樣地藉由狹縫71而按每4行矽柱28對選擇閘極電極膜16進行分割，但並非對所有狹縫71均配置有源極配線構件40，而係按每4條狹縫71對應1條源極配線構件40之比率配置有源極配線構件40之平板狀部分。此種構造可藉由如下操作而實現，即，設定2種狹縫71之寬度，並且使未設置源極配線構件40之狹縫71之寬度窄於設置源極配線構件40之狹縫71之寬度，由此利用側壁絕緣膜45閉塞寬度較窄之狹縫71。狹縫71可根據其寬度分2次形成，亦可藉由1次步驟而形成。 根據本實施形態，與第1實施形態相比，可使半導體記憶裝置進一步高積體化，從而可進一步降低成本。另一方面，根據第1實施形態，藉由以較本實施形態短之週期排列源極配線構件40，可確實地將NAND串之導通電阻抑制得較低。本實施形態中之上述以外之構成、製造方法、動作及效果與上述第1實施形態相同。 (第5實施形態) 其次，對第5實施形態進行說明。 圖27係例示本實施形態之半導體記憶裝置之剖視圖。 如圖27所示，於本實施形態之半導體記憶裝置5中，於源極配線構件40之下部41設置有p+ 型半導體部分55及n+ 型半導體部分56。p+ 型半導體部分55及n+ 型半導體部分56均包含半導體材料例如多晶矽，且均與網狀連接構件25接觸。例如，p+ 型半導體部分55設置於下部41之寬度方向中央部，n+ 型半導體部分56以夾住p+ 型半導體部分55之方式設置。 根據本實施形態，藉由以與網狀連接構件25接觸之方式設置p+ 型半導體部分55及n+ 型半導體部分56，可根據背閘極電極膜13之電位切換藉由選擇閘極電極膜16而實現之下部選擇電晶體之極性。即，若對背閘極電極膜13施加正電位，則於網狀連接構件25內充滿電子而與n+ 型半導體部分56電性一體化。因此，若自選擇閘極電極膜16觀察，則n+ 型半導體層接近其附近，下部選擇電晶體作為NMOS(N-channel Metal Oxide Semiconductor，N通道金氧半導體)而發揮功能。另一方面，若對背閘極電極膜13施加負電位，則於網狀連接構件25內充滿電洞而與p+ 型半導體部分55電性一體化。因此，若自選擇閘極電極膜16觀察，則p+ 型半導體層接近其附近，下部選擇電晶體作為PMOS(P-channel Metal Oxide Semiconductor，P通道金氧半導體)而發揮功能。 藉此，於寫入動作及讀出動作時，只要對背閘極電極膜13施加正電位而將下部選擇電晶體設為NMOS，即可對選擇串之矽柱28供給電子。 另一方面，於抹除動作時，只要對背閘極電極膜13施加負電位而將下部選擇電晶體設為PMOS，即可藉由對選擇閘極電極膜16施加負電位而將下部選擇電晶體設為導通狀態，而自源極配線構件40經由p+ 型半導體部分55及網狀連接構件25對矽柱28內供給電洞而使矽柱28升壓。藉此，無須藉由於選擇閘極電極膜16之邊緣利用GIDL(Gate-Induced Drain Leakage：閘極引發汲極漏電流)產生電洞並將該電洞注入至矽柱28而使矽柱28升壓。因此，亦無須於選擇閘極電極膜16之附近設置高濃度雜質區域以便有效率地產生GIDL，從而可抑制斷開狀態下之漏電流。本實施形態中之上述以外之構成、製造方法、動作及效果與上述第1實施形態相同。 (第6實施形態) 其次，對第6實施形態進行說明。 圖28係例示本實施形態之半導體記憶裝置之剖視圖。 如圖28所示，於本實施形態之半導體記憶裝置6中，源極配線構件40之複數塊平板狀部分沿X方向等間隔地排列，且於各平板狀部分之正下方區域內交替地形成有p+ 型半導體部分55及n+ 型半導體部分56。即，於某1塊平板狀部分之正下方區域內形成有p+ 型半導體部分55及n+ 型半導體部分56中之任一者。p+ 型半導體部分55及n+ 型半導體部分56與網狀連接構件25接觸。又，背閘極電極膜13、選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22中的與側壁絕緣膜45相對向之部分分別成為經矽化物化後之矽化物部分13s、16s、18s及22s。 並且，於寫入動作時及讀出動作時，使用連接於n+ 型半導體部分56之源極配線構件40作為源極電極。例如，對連接於n+ 型半導體部分56之源極配線構件40施加基準電位Vss(例如0 V)。又，對背閘極電極膜13施加高於基準電位Vss之電位(例如5 V)。藉此，下部選擇電晶體成為NMOS。另一方面，連接於p+ 型半導體部分55之源極配線構件40預先設為浮動狀態。 於抹除動作時，使用連接於p+ 型半導體部分55之源極配線構件40作為源極電極。例如，對連接於p+ 型半導體部分55之源極配線構件40施加抹除電位(例如23 V)。又，對背閘極電極膜13施加低於抹除電位之電位(例如15 V)。藉此，下部選擇電晶體成為PMOS。另一方面，連接於n+ 型半導體部分56之源極配線構件40預先設為浮動狀態。 於本實施形態中，亦可與上述第5實施形態同樣地，藉由於抹除動作時使網狀連接構件25內充滿電洞而使下部選擇電晶體作為PMOS動作，而將電洞注入至矽柱28內。又，由於在源極配線構件40之1塊平板狀部分之正下方區域內僅形成有p+ 型半導體部分55及n+ 型半導體部分56中之一者，故而製造製程較為容易。本實施形態中之上述以外之構成、製造方法、動作及效果與上述第1實施形態相同。 再者，通常而言，抹除動作所耗費之時間較寫入動作所耗費之時間及讀出動作所耗費之時間長，故而亦可減省p+ 型半導體部分55及連接於其之源極配線構件40之平板狀部分。另一方面，若減少n+ 型半導體部分56及連接於其之源極配線構件40之平板狀部分的數量，則源極線44至網狀連接構件25之電阻值會增加，故而較佳為確保一定程度之配置密度。 (第7實施形態) 其次，對第7實施形態進行說明。 圖29係例示本實施形態之半導體記憶裝置中之配線之位置關係之圖。 圖30A～圖30D係例示本實施形態之半導體記憶裝置之俯視圖，圖30A表示全層，圖30B表示背閘極電極膜，圖30C表示下部之選擇閘極電極膜，圖30D表示控制閘極電極膜。 圖31A係沿圖30A所示之C-C'線截取之剖視圖，圖31B係沿圖30A所示之D-D'線截取之剖視圖，圖31C係沿圖30A所示之E-E'線截取之剖視圖。 如圖29所示，於本實施形態之半導體記憶裝置7中，被源極配線構件40(參照圖31A)分割之選擇閘極電極膜16及22分別相互絕緣，但被源極配線構件40分割之控制閘極電極膜18於積層體之Y方向之一端部被收聚而相互連接。 具體而言，如圖30B及圖31A～圖31C所示，背閘極電極膜13於積層體之下方整面擴散而成為單一之導電膜。如圖31A～圖31C所示，網狀連接構件25係按每一區塊被分割，且分割而成之各部分之形狀成為沿Y方向延伸之帶狀。如圖30C及圖31A～圖31C所示，下部之選擇閘極電極膜16亦按每一區塊被分割，且分割而成之各部分之形狀成為沿Y方向延伸之帶狀。上部之選擇閘極電極膜22亦相同。如圖30D及圖31A～圖31C所示，控制閘極電極膜18於矽柱28所貫通之Y方向中央部係按每一區塊被分割，但於被加工為階梯狀之Y方向端部，在區塊間被相互連接。 其次，對本實施形態之半導體記憶裝置之製造方法進行說明。 以下，主要說明不同於上述第1實施形態之半導體記憶裝置之製造方法(參照圖4～圖20)的部分。 於本實施形態中，於圖4A～圖4C所示之步驟中，按每一區塊形成背閘極電極膜13之凹部13c。又，於圖6A～圖6C所示之步驟中，如圖30A所示，以按每一區塊完全分割選擇閘極電極膜16之方式形成狹縫62。繼而，於圖10A～圖10C所示之步驟中，如圖30A所示，沿Y方向間歇地形成狹縫71。藉此，控制閘極電極膜18被部分分割而成為被部分地相互連接之形狀。 又，於圖12A～圖12C所示之步驟中，經由狹縫71及62對選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22進行矽化物化。此時，由於狹縫71係間歇地形成，故而各電極膜被有效率地矽化物化。藉此，製造圖29、圖30A～圖30D、及圖31A～圖31C所示之半導體記憶裝置7。 於本實施形態中，由於網狀連接構件25按每一區塊被分割為複數個部分，故而於讀出動作時，未連接選擇串之部分之電位亦可設為與位元線相同之電位。藉此，可減少流至未設置選擇串之區塊之漏電流。 根據本實施形態，由於將複數個控制閘極電極膜18收聚，故而控制閘極電極膜18之驅動得以簡化，從而可謀求驅動電路之小型化。本實施形態中之上述以外之構成、製造方法、動作及效果與上述第1實施形態相同。 (第8實施形態) 其次，對第8實施形態進行說明。 圖32係例示本實施形態之半導體記憶裝置之俯視圖。 如圖32所示，於本實施形態之半導體記憶裝置8中，於積層體67中以按每一區塊完全分割選擇閘極電極膜16之方式形成有狹縫62，且以按每一區塊完全分割控制閘極電極膜18之方式形成有狹縫71，且於狹縫62及71之內部設置有源極配線構件40。並且，於包括源極配線構件40之正下方區域之區域內設置有n+ 型半導體部分56，且源極配線構件40經由n+ 型半導體部分56與網狀連接構件25(參照圖31A)連接。 又，於積層體67中，於各區塊中之X方向中央部形成有狹縫80。狹縫80沿YZ平面延伸並到達至網狀連接構件25。於狹縫80之內部設置有源極配線構件40。並且，於網狀連接構件25中之狹縫80之正下方區域內形成有p+ 型半導體部分55。p+ 型半導體部分55經由源極配線構件40與驅動電路連接。即，於按每一區塊分割選擇閘極電極膜16之源極配線構件40之正下方區域內僅設置有n+ 型半導體部分56。並且，p+ 型半導體部分55設置於各區塊之內部。 於本實施形態中，於圖13A～圖13C所示之步驟中，於使狹縫71到達至網狀連接構件25之後，經由狹縫71而離子注入成為供體之雜質，於網狀連接構件25內形成n+ 型半導體部分56。其次，於將犧牲材料埋入至狹縫71內之後，於積層體67中形成狹縫80。繼而，經由狹縫80而離子注入成為受體之雜質，於網狀連接構件25內形成p+ 型半導體部分55。其次，將犧牲材料自狹縫71內去除，並於狹縫71及80之側面上形成側壁絕緣膜45，且於狹縫71及80之內部埋入源極配線構件40。以如此方式製造本實施形態之半導體記憶裝置8。本實施形態中之上述以外之構成、製造方法、動作及效果與上述第7實施形態相同。 (第8實施形態之變化例) 其次，對第8實施形態之變化例進行說明。 圖33係例示本變化例之半導體記憶裝置之俯視圖。 如圖33所示，於本變化例之半導體記憶裝置8a中，狹縫80及p+ 型半導體部分55設置於各區塊之Y方向之一端部。藉由本變化例，亦可獲得與第8實施形態同樣之效果。 再者，狹縫80及p+ 型半導體部分55之形成位置並不限定於各區塊之X方向中央部及Y方向端部，只要為可與網狀連接構件25接觸之位置，則可設置於任意位置。如上所述，通常而言，抹除動作所耗費之時間較寫入動作及讀出動作長，故而並不要求非常高速之驅動，即便p+ 型半導體部分55處於遠離網狀連接構件25之各部之位置亦無問題。本變化例中之上述以外之構成、製造方法、動作及效果與上述第8實施形態相同。 (第9實施形態) 其次，對第9實施形態進行說明。 圖34A係例示本實施形態之半導體記憶裝置之俯視圖，圖34B係其剖視圖。 如圖34A及圖34B所示，於本實施形態之半導體記憶裝置9中，以分別按每一區塊完全分割選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22之方式形成有狹縫62及71。並且，於狹縫71之正下方區域內沿X方向交替配置有p+ 型半導體部分55及n+ 型半導體部分56。但於狹縫71之正下方區域內，p+ 型半導體部分55與n+ 型半導體部分56相互隔開。又，源極配線構件40中的連接於p+ 型半導體部分55之平板狀部分與連接於n+ 型半導體部分56之平板狀部分相互絕緣。因此，p+ 型半導體部分55與n+ 型半導體部分56相互絕緣。 根據本實施形態，可藉由狹縫62及71將選擇閘極電極膜16、控制閘極電極膜18及選擇閘極電極膜22分別按每一區塊完全分割，並且使p+ 型半導體部分55與n+ 型半導體部分56相互絕緣並分別連接至不同之驅動電路。藉此，驅動之自由度增加。本實施形態中之上述以外之構成、動作及效果與上述第7實施形態相同。 (第9實施形態之第1具體例) 其次，對第9實施形態之第1具體例進行說明。 本具體例係上述第9實施形態之半導體記憶裝置之製造方法之例。 圖35A及圖35B係例示本具體例之半導體記憶裝置之製造方法的俯視圖。 如圖35A所示，於本具體例中，於圖10A～圖10C所示之步驟中，於在積層體67中形成狹縫62及71時，預先設置寬度窄於其他部分之窄幅部62a及71a。藉此，如圖35B所示，於圖13A～圖13C所示之步驟中，於在狹縫62及71之內表面上形成側壁絕緣膜45時，窄幅部62a及71a被側壁絕緣膜45閉塞。其結果為，於藉由離子注入雜質而於狹縫71之正下方區域內形成p+ 型半導體部分55及n+ 型半導體部分56之步驟中，由於在窄幅部62a及71a之正下方區域內未注入雜質，故而p+ 型半導體部分55及n+ 型半導體部分56兩者均未形成。 又，於在狹縫62及71內埋入金屬材料而形成源極配線構件40之步驟中，由於窄幅部62a及71a內未埋入金屬材料，故而未形成源極配線構件40。因此，狹縫71中之窄幅部71a之兩側部分之正下方區域內所形成的p+ 型半導體部分55及n+ 型半導體部分56不會經由窄幅部62a及71a內之源極配線構件40而相互連接。如此，可使p+ 型半導體部分55與n+ 型半導體部分56相互隔開且相互絕緣。本具體例中之上述以外之製造方法與上述第1實施形態相同。 (第9實施形態之第2具體例) 其次，對第9實施形態之第2具體例進行說明。 本具體例係上述第9實施形態之半導體記憶裝置之製造方法之例。 圖36A及圖36B係例示本具體例之半導體記憶裝置之製造方法的俯視圖。 如圖36A所示，於本具體例中，於圖6A～圖6C所示之步驟中，於在狹縫62內埋入犧牲材料63時，預先於狹縫62之部分62b內埋入對犧牲材料63之蝕刻選擇比較高之絕緣材料83。例如，於將犧牲材料63設為矽氮化物之情形時，將絕緣材料83設為矽氧化物。藉此，於圖11A～圖11C所示之步驟中，於去除犧牲材料63時，可使絕緣材料83殘留。其結果為，於部分62b之正下方區域內未注入雜質，於部分62b內未形成源極配線構件40。藉由本具體例，亦可製造上述第9實施形態之半導體記憶裝置9。本具體例中之上述以外之製造方法與上述第1實施形態相同。 根據以上所說明之實施形態，可實現特性良好且容易製造之半導體記憶裝置及其製造方法。 以上，對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍中所記載之發明及其等價物之範圍內。又，上述各實施形態可相互組合而實施。
1‧‧‧半導體記憶裝置
2‧‧‧半導體記憶裝置
3‧‧‧半導體記憶裝置
3a‧‧‧半導體記憶裝置
4‧‧‧半導體記憶裝置
5‧‧‧半導體記憶裝置
6‧‧‧半導體記憶裝置
7‧‧‧半導體記憶裝置
8‧‧‧半導體記憶裝置
8a‧‧‧半導體記憶裝置
9‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧驅動電路部
12‧‧‧層間絕緣膜
13‧‧‧背閘極電極膜(第1電極膜)
13a‧‧‧柱部
13b‧‧‧背閘極電極膜之下層部分
13c‧‧‧凹部
13d‧‧‧背閘極電極膜之上層部分
13s‧‧‧矽化物部分
14‧‧‧層間絕緣膜(第1絕緣膜)
16‧‧‧選擇閘極電極膜(第3電極膜)
16s‧‧‧矽化物部分
17‧‧‧層間絕緣膜
18‧‧‧控制閘極電極膜(第2電極膜)
18s‧‧‧矽化物部分
19‧‧‧層間絕緣膜(第2絕緣膜)
20‧‧‧積層體
21‧‧‧層間絕緣膜
22‧‧‧選擇閘極電極膜
22s‧‧‧矽化物部分
23‧‧‧層間絕緣膜
25‧‧‧網狀連接構件(連接構件)
25a‧‧‧網狀連接構件之上層部分
25b‧‧‧網狀連接構件之下層部分
25c‧‧‧空隙
25e‧‧‧高濃度區域
26‧‧‧貫通孔
28‧‧‧矽柱(半導體柱)
28c‧‧‧空隙
30‧‧‧絕緣性記憶體膜(第3絕緣膜)
31‧‧‧隧道絕緣層
32‧‧‧電荷儲存層
33‧‧‧阻擋絕緣層
35‧‧‧插栓
36‧‧‧插栓
38‧‧‧位元線
40‧‧‧源極配線構件(配線構件)
40a‧‧‧核心部
40b‧‧‧周邊部
40c‧‧‧進出部
41‧‧‧源極配線構件之下部
42‧‧‧源極配線構件之上部
43‧‧‧插栓
44‧‧‧源極線
45‧‧‧側壁絕緣膜(第4絕緣膜)
47‧‧‧終止膜
48‧‧‧插栓
49‧‧‧插栓
50‧‧‧插栓
51‧‧‧插栓
52‧‧‧字元線
53‧‧‧上層配線
55‧‧‧p+ 型半導體部分
56‧‧‧n+ 型半導體部分
60‧‧‧犧牲材料
61‧‧‧層間絕緣膜
62‧‧‧狹縫
62a‧‧‧窄幅部
62b‧‧‧部分
63‧‧‧犧牲材料
64‧‧‧記憶孔
65‧‧‧空腔
67‧‧‧積層體
70‧‧‧絕緣膜
71‧‧‧狹縫
71a‧‧‧窄幅部
73‧‧‧接觸孔
75‧‧‧通孔
76‧‧‧狹縫
77‧‧‧通孔
80‧‧‧狹縫
83‧‧‧絕緣材料
A‧‧‧區域
d‧‧‧寬度
圖1A及圖1B係例示第1實施形態之積體電路裝置之剖視圖。 圖2係圖1B所示之區域A之放大剖視圖。 圖3A係例示第1實施形態中之網狀連接構件之俯視圖，圖3B係例示矽柱、源極配線構件及控制閘極電極之俯視圖，圖3C係例示位元線及其周邊之俯視圖。 圖4A～圖4C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖5A～圖5C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖6A～圖6C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖7A～圖7C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖8A～圖8C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖9A～圖9C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖10A～圖10C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖11A～圖11C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖12A～圖12C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖13A～圖13C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖14A～圖14C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖15A～圖15C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖16A～圖16C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖17A～圖17C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖18A～圖18C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖19A～圖19C係例示第1實施形態之半導體記憶裝置之製造方法之圖。 圖20A及圖20B係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖21A及圖21B係例示第1實施形態之變化例之半導體記憶裝置之製造方法的剖視圖。 圖22係例示第1實施形態之變化例中之矽柱、源極配線構件及控制閘極電極之俯視圖。 圖23係例示第2實施形態之半導體記憶裝置之剖視圖。 圖24係例示第3實施形態之半導體記憶裝置之剖視圖。 圖25係例示第3實施形態之變化例之半導體記憶裝置之剖視圖。 圖26A係例示第1實施形態之半導體記憶裝置之俯視圖，圖26B係例示第4實施形態之半導體記憶裝置之俯視圖。 圖27係例示第5實施形態之半導體記憶裝置之剖視圖。 圖28係例示第6實施形態之半導體記憶裝置之剖視圖。 圖29係例示第7實施形態之半導體記憶裝置中之配線之位置關係之圖。 圖30A～圖30D係例示第7實施形態之半導體記憶裝置之俯視圖，圖30A表示全層，圖30B表示背閘極電極膜，圖30C表示下部之選擇閘極電極膜，圖30D表示控制閘極電極膜。 圖31A係沿圖30A所示之C-C'線截取之剖視圖，圖31B係沿圖30A所示之D-D'線截取之剖視圖，圖31C係沿圖30A所示之E-E'線截取之剖視圖。 圖32係例示第8實施形態之半導體記憶裝置之俯視圖。 圖33係例示第8實施形態之變化例之半導體記憶裝置之俯視圖。 圖34A係例示第9實施形態之半導體記憶裝置之俯視圖，圖34B係其剖視圖。 圖35A及圖35B係例示第9實施形態之第1具體例之半導體記憶裝置之製造方法的俯視圖。 圖36A及圖36B係例示第9實施形態之第2具體例之半導體記憶裝置之製造方法的俯視圖。
1‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧驅動電路部
12‧‧‧層間絕緣膜
13‧‧‧背閘極電極膜(第1電極膜)
14‧‧‧層間絕緣膜(第1絕緣膜)
16‧‧‧選擇閘極電極膜(第3電極膜)
17‧‧‧層間絕緣膜
18‧‧‧控制閘極電極膜(第2電極膜)
19‧‧‧層間絕緣膜(第2絕緣膜)
20‧‧‧積層體
21‧‧‧層間絕緣膜
22‧‧‧選擇閘極電極膜
23‧‧‧層間絕緣膜
25‧‧‧網狀連接構件(連接構件)
28‧‧‧矽柱(半導體柱)
30‧‧‧絕緣性記憶體膜(第3絕緣膜)
35‧‧‧插栓
36‧‧‧插栓
38‧‧‧位元線
40‧‧‧源極配線構件(配線構件)
41‧‧‧源極配線構件之下部
42‧‧‧源極配線構件之上部
43‧‧‧插栓
44‧‧‧源極線
47‧‧‧終止膜
48‧‧‧插栓
49‧‧‧插栓
50‧‧‧插栓
51‧‧‧插栓
52‧‧‧字元線
53‧‧‧上層配線
70‧‧‧絕緣膜
A‧‧‧區域

Claims (18)

  1. 一種半導體記憶裝置，其包括： 連接構件，其包含半導體材料； 第1電極膜，其設置於上述連接構件之至少上方； 第1絕緣膜，其設置於上述第1電極膜上； 積層體，其設置於上述第1絕緣膜上，且上述積層體包含複數之第2電極膜及複數之第2絕緣膜，上述複數之第2電極膜之各者與上述複數之第2絕緣膜之各者係交替積層； 3根以上之半導體柱，其等沿互不相同之2個以上之方向排列，且於上述複數之第2電極膜及上述複數之第2絕緣膜之積層方向延伸，貫通上述積層體及上述第1絕緣膜而連接於上述連接構件； 第3絕緣膜，其設置於上述複數個半導體柱與上述積層體之間、及上述連接構件與上述第1電極膜之間；及 電荷儲存層，其至少設置於上述複數之第2電極膜中之一者與上述第3絕緣膜之間；且 上述複數個半導體柱與上述連接構件係一體地形成。
  2. 如請求項1之半導體記憶裝置，其中於上述連接構件中形成有於上述積層方向延伸之複數個貫通孔。
  3. 如請求項2之半導體記憶裝置，其中上述複數個貫通孔係週期性地排列。
  4. 如請求項2之半導體記憶裝置，其中於上述複數個貫通孔內配置有上述第1電極膜之多個部分。
  5. 如請求項1之半導體記憶裝置，其進而包括： 複數個配線構件，其延伸通過上述積層體及上述第1絕緣膜，且上述複數個配線構件中之至少一者係連接於上述連接構件；及 第4絕緣膜，其設置於上述複數個配線構件中之一者與上述積層體之間。
  6. 如請求項5之半導體記憶裝置，其中上述複數個配線構件之複數個下部包含半導體材料； 上述複數個配線構件之複數個上部包含金屬；且 上述複數個配線構件之複數個下部中之一者中之有效雜質濃度高於上述連接構件中之有效雜質濃度。
  7. 如請求項5之半導體記憶裝置，其中上述配線構件包含金屬；且 上述連接構件之與上述複數個配線構件中之一者相接之部分中的有效雜質濃度高於上述連接構件之與上述複數個半導體柱中之一者相接之部分中的有效雜質濃度。
  8. 如請求項5之半導體記憶裝置，其中上述配線構件包含： 核心部，其包含金屬；及 周邊部，其覆蓋上述核心部之下表面及側面，且包含半導體材料。
  9. 如請求項8之半導體記憶裝置，其中上述周邊部包含上述金屬之矽化物。
  10. 如請求項5之半導體記憶裝置，其進而包括第3電極膜，其係設置於上述第1電極膜與上述積層體之間、及上述複數個配線構件之間，且於與上述積層方向正交之第1方向延伸。
  11. 如請求項5之半導體記憶裝置，其中於上述複數個配線構件中之一者之下部形成有與上述連接構件相接之n型半導體部分或p型半導體部分。
  12. 如請求項5之半導體記憶裝置，其中於上述連接構件中之與上述複數個配線構件中之多者相接之複數個部分形成有複數個n型半導體部分；且 於上述連接構件中之與上述複數個配線構件中之多者相接之複數個部分形成有複數個p型半導體部分。
  13. 如請求項12之半導體記憶裝置，其中上述複數個配線構件沿與上述積層方向及第1方向之兩個方向正交之第2方向相互隔開而排列，上述第1方向係與上述積層方向正交；且 上述複數個n型半導體部分之各者及上述複數個p型半導體部分之各者於上述複數個配線構件之正下方區域沿上述第2方向交替配置。
  14. 如請求項12之半導體記憶裝置，其中上述複數個配線構件沿與上述積層方向及與上述積層方向正交之第1方向的兩個方向正交之第2方向相互隔開而排列； 上述複數個n型半導體部分之各者及上述複數個p型半導體部分之各者沿上述第2方向交替配置； 上述複數個n型半導體部分配置於上述複數個配線構件之正下方區域；且 上述複數個p型半導體部分並未配置於上述複數個配線構件之正下方區域。
  15. 如請求項12之半導體記憶裝置，其中上述複數個n型半導體部分與上述複數個p型半導體部分相互隔開；且 連接於上述複數個n型半導體部分之上述複數個配線構件中之多者與連接於上述p型半導體部分之上述複數個配線構件中之多者相互絕緣。
  16. 如請求項5之半導體記憶裝置，其中於上述連接構件中之與上述複數個配線構件中之一者相接之部分形成有n型半導體部分及p型半導體部分。
  17. 一種半導體記憶裝置之製造方法，其包括如下步驟： 於犧牲材料上形成第1電極膜； 於上述第1電極膜上形成第1絕緣膜； 於上述第1絕緣膜上，藉由交替積層第2電極膜及第2絕緣膜而形成積層體； 形成3個以上之貫通孔，該等貫通孔沿互不相同之2個以上之方向排列，且於上述第2電極膜及上述第2絕緣膜之積層方向延伸並貫通上述積層體及上述第1絕緣膜而到達至上述犧牲材料； 經由上述複數個貫通孔而去除上述犧牲材料； 於去除上述犧牲材料後之空腔及上述複數個貫通孔之內表面上形成包含電荷儲存層之第3絕緣膜； 藉由於上述空腔內及上述複數個貫通孔內埋入半導體材料而於上述空腔內形成連接構件，並於上述複數個貫通孔內形成複數個半導體柱； 形成貫通上述積層體之複數個狹縫； 於上述複數個狹縫之側面上形成複數個第4絕緣膜；及 於上述複數個狹縫內形成與上述連接構件連接之複數個配線構件。
  18. 如請求項17之半導體記憶裝置之製造方法，其進而包括如下步驟：藉由經由上述複數個狹縫注入雜質，而於上述連接構件中形成n型半導體部分及p型半導體部分； 於形成上述複數個狹縫之步驟中，使上述複數個狹縫之一部分之寬度比其他部分窄；且 於形成上述複數個第4絕緣膜之步驟中，藉由上述複數個第4絕緣膜閉塞上述一部分。
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