CN103872057A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

公开一种非易失性存储器件及其制造方法。非易失性存储器件包括半导体衬底，其包括沿第一方向延伸的多个有源区和沿与第一方向垂直的方向从多个有源区的每个有源区突出的第一柱体对。漏极选择线沿与第一方向垂直的第二方向延伸。漏极选择线对包围第一柱体对中的每个柱体。第二柱体对中的每个第二柱体布置在第一柱体对中的相应第一柱体之上且由半导体材料形成。多个字线和源极选择线沿第二方向延伸且形成包围第二柱体对和沿其长度延伸的叠层。源极线形成在第二柱体对之上且与其连接。源极线沿第二方向延伸。漏极接触形成在多个有源区的每个有源区的除了漏极选择线对之间区域以外的两侧。位线形成在漏极接触之上且与其连接，位线沿第一方向延伸。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2012年12月17日提交的申请号为10-2012-0147365的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言涉及一种包括从衬底垂直层叠的多个存储器单元的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件是即使切断电源也能保持储存的数据的存储器件。目前，例如NAND快闪存储器等的各种非易失性存储器件被广泛应用。
近来，随着在硅衬底之上形成单个存储器单元的二维非易失性存储器件的集成度的发展达到极限，提出了多种三维非易失性存储器件，其中从硅衬底垂直层叠多个存储器单元。
一般的三维非易失性存储器件包括：沟道，所述沟道沿竖直方向从衬底延伸；源极选择晶体管、多个存储器单元以及漏极选择晶体管，它们沿着沟道顺序地层叠；源极线，所述源极线通过离子注入到衬底中而形成，并且与源极选择晶体管的一个端部连接；以及位线，所述位线布置在漏极选择晶体管之上，并且与漏极选择晶体管的一个端部连接。在这种结构中，由于源极线是通过离子注入工艺形成的，因此，存在源极线的电阻大大增加的问题。
另外，在2009年6月16日至18日公开的文献“Pipe-shaped BiCS Flash Memory with16Stacked Layers and Multi-Level-Cell Operation for Ultra High Density StorageDevices”（VLSI技术，2009学术会议，ISBN978-4-86348-009-4，第136-137页）中，公开了一种称为“PBiCS”结构的快闪存储器。与位线和源极线分别布置在层叠存储器单元之上和之下的一般三维非易失性存储器件不同，这种快闪存储器件具有所有的位线和源极线都布置在层叠存储器单元之上的结构。因此，可以形成金属源极线，由此能够使源极线的电阻降低。
然而，在PBiCS结构中，沟道与衬底本体是分隔开的。因此，可能不能如现有技术那样以F-N隧穿方式来执行擦除操作，即施加高电压至衬底本体以注入空穴到存储器单元的电荷储存层。取而代之的是，以注入施加高电压至选择栅所产生的空穴到沟道以产生GIDL（栅致漏极泄漏）电流的方式来擦除数据。顺便提及，位于沟道的上端部上的源极结和漏极结应当与选择栅充分重叠，以便产生GIDL电流。出于此原因，导致了诸如选择栅的泄漏电流增大、开关特性恶化、阈值电压的分散增大、以及无法调节阈值电压的问题。结果，存在难以控制擦除操作和效率恶化的问题。
此外，在PBiCS结构中，沟道具有U形，同时完全由多晶硅形成。因此，与具有I形沟道的结构相比，存在操作电流减小50%或更多以及选择晶体管的特性不佳的问题。
因此，需要实现能够解决上述问题的具有新型结构的三维非易失性存储器件。
发明内容
一种示例性的非易失性存储器件包括：半导体衬底，所述半导体衬底包括沿第一方向延伸的多个有源区，以及从所述多个有源区中的每个有源区突出的第一柱体对；沿与所述第一方向相交叉的第二方向延伸的漏极选择线对，其中，所述漏极选择线对中的每个漏极选择线包围所述第一柱体对中的每个第一柱体；第二柱体对，其中，所述第二柱体对中的每个第二柱体布置在所述第一柱体对中的相应的第一柱体之上，且由半导体材料形成；多个字线和源极选择线，所述多个字线和所述源极选择线沿第二方向延伸并且形成包围所述第二柱体对且沿着所述第二柱体对的长度层叠的层叠结构；形成在所述第二柱体对之上且与所述第二柱体对连接的源极线，所述源极线沿所述第二方向延伸；漏极接触，所述漏极接触在所述多个有源区中的每个有源区之上形成在所述漏极选择线对的除了所述漏极选择线对中的每个漏极选择线之间以外的两侧处；以及位线，所述位线形成在所述漏极接触之上且与所述漏极接触连接，所述位线沿所述第一方向延伸。
一种示例性的制造非易失性存储器件的方法包括以下步骤；通过刻蚀半导体衬底来形成沿第一方向延伸的多个有源区，以及从所述多个有源区中的每个有源区突出的第一柱体对；形成沿与所述第一方向相交叉的第二方向延伸的漏极选择线对，其中，所述漏极选择线对中的每个漏极选择线包围所述第一柱体对中的每个第一柱体；在所述漏极选择线和所述第一柱体对之上形成交替层叠结构，所述交替层叠结构包括交替层叠的多个层间绝缘层和多个导电层，或者交替层叠的多个层间绝缘层和多个第二牺牲层；穿通所述交替层叠结构而形成与所述第一柱体对连接的第二柱体对；在所述第二柱体对之上形成与所述第二柱体对连接且沿第二方向延伸的源极线；在所述多个有源区中的每个有源区之上，在所述漏极选择线对的除了所述漏极选择线对中的每个漏极选择线之间以外的两侧处形成漏极接触；以及在所述漏极接触之上形成位线，所述位线与所述漏极接触连接并且沿第一方向延伸。
一种示例性的非易失性存储器件包括：半导体衬底，所述半导体衬底包括有源区，所述有源区具有从所述有源区突出的第一柱体；漏极选择栅，所述漏极选择栅包围所述第一柱体；第二柱体，所述第二柱体布置在所述第一柱体之上，并且由半导体材料形成；多个存储器单元栅和源极选择栅，所述多个存储器单元栅和源极选择栅沿着所述第二柱体的长度层叠，并且包围所述第二柱体；源极线，所述源极线形成在所述第二柱体之上，并且与所述第二柱体连接；以及位线，所述位线布置在所述第二柱体之上，并且经由漏极接触而在所述漏极选择栅的一侧与有源区连接。
附图说明
图1A和图1B是说明示例性的非易失性存储器件的立体图和电路图。
图2A至图14是用于说明制造图1A和图1B所示的非易失性存储器件的示例性方法的图。
图15是说明在示例性的非易失性存储器件中当沿第一方向布置两个源极线时沿着A-A’方向的截面图。
图16至图19示出制造图1A和图1B所示的器件的示例性方法。
具体实施方式
下面将参照附图更详细地描述示例性的实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相似的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征，可能对比例作夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图1A和图1B是说明示例性的非易失性存储器件的立体图和电路图，所述非易失性存储器件可以包括多个存储串ST，每个存储串ST包括漏极选择晶体管、多个存储器单元以及源极选择晶体管，它们串联连接在多个位线中的每个位线BL与多个源极线中的每个源极线SL之间。
所述多个位线BL沿第一方向延伸，并且沿第二方向彼此分隔开。所述多个源极线SL沿第二方向延伸，并且沿第一方向彼此分隔开，以及与所述多个位线BL相交叉。在此情况下，一个源极线SL与沿第一方向的存储串对ST连接，并且所述存储串对ST以与位线BL相同的数目沿第二方向布置。即，如果位线BL的数目为N，则与一个源极线SL连接的存储串ST的数目变成2×N。另外，如果与一个位线BL连接的源极线SL的数目为M，则与一个位线BL连接的存储串ST的数目为2×M。为了便于描述，基于一个源极线SL而示出图1A，以及基于一个位线BL和与所述一个位线BL相连接的两个源极线SL而示出图1B。然而，如上所述，可以沿第二方向布置多个位线BL，以及可以沿第一方向布置多个源极线SL。
所述多个位线BL和源极线SL布置在存储串ST之上。每个存储串ST包括漏极选择晶体管、多个存储器单元和源极选择晶体管，它们沿着从半导体衬底10沿竖直方向突出的沟道层叠。具体地，它们可以布置成以下的示例性结构。
半导体衬底10包括由隔离层11A限定出的多个有源区10A。多个有源柱体10B沿垂直于半导体衬底10的表面的方向从所述多个有源区10A突出。半导体衬底10可以由P型半导体例如P型硅形成，或者由单晶半导体例如单晶硅形成。所述多个有源区10A和所述多个有源柱体10B可以由与半导体衬底10相同的材料形成。这里，所述多个有源区10A中的每个有源区10A具有沿第一方向延伸的线形，并且对应于所述多个位线BL中的位线BL。所述多个有源柱体10B布置在所述多个有源区10A之上，源极线SL与每个有源区10A的两个有源柱体10B连接。在下文，为了便于描述，将布置在一个有源区10A之上且与同一源极线SL连接的两个有源柱体10B称为有源柱体对10B。
漏极选择线DSL沿第二方向延伸并且包围所述多个有源柱体10B的侧壁。一对漏极选择线DSL包围所述有源柱体对10B中的每个有源柱体10B，并且通过所述有源柱体10B而彼此分隔开。栅绝缘层GI插入在每个漏极选择线DSL与半导体衬底10之间，以及每个漏极选择线DSL与有源柱体10B之间。一个漏极选择晶体管通过一个有源柱体10B来配置。每个有源柱体10B用作每个漏极选择晶体管的沟道。每个漏极选择线DSL用作每个漏极选择晶体管中的漏极选择栅。
柱形的沟道层CH布置在每个有源柱体10B之上。每个沟道层CH可以由诸如多晶硅的半导体材料形成。在下文，将形成在所述有源柱体对10B中的每个之上的沟道层CH称为沟道层对CH。
多个字线WL和源极选择线SSL沿着所述沟道层对CH层叠。每个字线WL和源极选择线SSL通过绝缘层（未示出）而彼此分隔开。在此情况下，每个字线WL和源极选择线SSL沿着第二方向延伸并且包围所述沟道层对CH。
存储器层（未示出）可以插入在每个字线WL与每个沟道层CH之间。存储器层是储存电荷/将电荷放电以储存数据的层。例如，存储器层可以包括从靠近相关沟道层CH的一侧起顺序布置的隧道绝缘层、电荷储存层以及电荷阻挡层。隧道绝缘层和电荷阻挡层可以是例如氧化物层，电荷储存层可以是例如能够捕获电荷的氮化物层。然而，隧道绝缘层、电荷储存层以及电荷阻挡层不局限于此。一个存储器单元通过一个沟道层CH、包围沟道层CH的侧壁的一个字线WL、以及插入在所述一个沟道层CH与所述一个字线WL之间的存储器层来配置。字线WL用作每个存储器单元的栅极。
栅绝缘层（未示出）可以插入在源极选择线SSL与沟道层对CH之间。这里，栅绝缘层可以是包括氧化物层或氮化物层的单层或多层。根据制造工艺，栅绝缘层还可以是与存储器层相同的材料。一个源极选择晶体管通过一个沟道层CH、包围沟道层CH的侧壁的源极选择线SSL、以及插入在所述一个沟道层CH与源极选择线SSL之间的栅绝缘层来配置。源极选择线SSL用作每个源极选择晶体管的源极选择栅。
在每个沟道层CH的上端部上设置源极区S作为源极选择晶体管的结区。在每个有源区10A的除了漏极选择线对DSL之间以外的两侧处设置漏极区D作为漏极选择晶体管的结区。
一个存储串包括沿着有源柱体10B和沟道层CH层叠的一个有源柱体10B、形成在所述一个有源柱体之上的沟道层CH、漏极选择晶体管、所述多个存储器单元以及源极选择晶体管。每个存储串ST的一个端部经由形成在每个源极区S之上的源极接触SC而与源极线SL连接，并且每个存储串ST的另一个端部经由形成在每个漏极区D之上的漏极接触DC而与位线BL连接。然而，可以省略源极接触SC，因而，源极线SL也可以与沟道层CH的设置有源极区S的上端部直接接触。为了清楚示出其它的部件，图1A的立体图仅示出设置在两个有源区10A之上的漏极接触DC和与所述漏极接触DC连接的两个位线BL。然而，可以存在设置在每个有源区10A之上的漏极接触DC以及分别与所述漏极接触连接的位线BL。
将设置在一个有源区10A之上并且与同一源极线SL连接的两个存储串ST称为存储串对ST。一个源极线SL与所述存储串对ST的一端共同地连接，所述存储串对ST以与位线BL或有源区10A相同的数目沿第二方向布置。所述存储串对ST的另一端与同一位线BL连接。
位线BL和源极线SL可以由诸如金属的低电阻材料形成。
另外，沟道层CH可以经由有源柱体10B而与由P型半导体形成的半导体衬底10的有源区10A直接连接。因此，由于采用将作为高正电压的擦除电压施加给半导体衬底10以注入空穴到沟道层CH中的方式来执行擦除操作，因此执行采用F-N隧穿方式的擦除操作可以具有改善的结果。
另外，由于每个存储串ST的沟道（有源柱体10B和沟道层CH）具有I形，因此与相关技术的PBiCS结构相比，操作电流可以增加两倍或更多。
另外，由于作为选择晶体管的沟道、尤其作为漏极选择晶体管的沟道的有源柱体10B可以由单晶硅形成，因此可以改善选择晶体管特性。
在下文，将参照图2A至图14描述制造图1A和图1B所示的半导体存储器件的示例性方法的实例。基于截面图，在需要的情况下一起示出立体图。在立体图中，为了清楚地表示部件，截面图中所示出的部件之中的一部分部件、诸如绝缘层并没有被示出。另外，立体图和截面图基于图1A中所示的一个源极线SL来示出。具体地，截面图示出沿着线A-A’和B-B’截取的截面图。
参见图2A和图2B，制备半导体衬底10。半导体衬底10可以由P型半导体例如P型硅形成，或者可以由单晶半导体例如单晶硅形成。
接着，通过选择性地刻蚀半导体衬底10的隔离区来形成第一沟槽T1。通过第一沟槽T1在半导体衬底10中限定出多个有源区10A。在此情况下，每个第一沟槽T1具有如下深度，即所述深度可以比稍后要描述的漏极选择晶体管的沟道高度和稍后要描述的隔离层的高度之和超出预定量。所述预定量可以基于工艺余量来调整。
随后，通过在每个第一沟槽T1中形成诸如氧化物的绝缘材料来形成初步隔离层11。
参见图3A和图3B，通过利用刻蚀来去除初步隔离层11的上部而形成具有期望高度的最终隔离层11A。
接着，在第一沟槽T1中的通过去除初步隔离层11而形成的空间中形成第一牺牲层12。第一牺牲层12可以由绝缘材料、例如刻蚀速率与隔离层11A不同的氮化物来形成。
参见图4A和图4B，通过选择性地刻蚀每个有源区10A来形成沿垂直于半导体衬底的表面的方向突出的有源柱体10B。
本图是基于一个源极线SL示出的。在每个有源区10A上示出了一对有源柱体10B，但是有源柱体10B的数目不局限于此。可以沿第一方向在每个有源区10A上形成多个有源柱体对10B（见稍后描述的图15）。可以利用沿着第二方向延伸同时覆盖要形成有源柱体10B的区域的多个线掩模来选择性地刻蚀有源区10A。
这里，每个有源柱体10B是要用作漏极选择晶体管的沟道的部分，并且可以具有比希望的沟道长度大预定量的长度。这是因为有源柱体10B的一部分可能会在后续工艺（例如，图8A和图8B中的平坦化工艺）期间损失。在示例性的实施例中，有源柱体10B的下端部比隔离层11A的上表面高，但是有源柱体10B不局限于此。例如，有源柱体10B的下端部可以与隔离层11A的上表面一样高或者比隔离层11A的上表面低。
随后，尽管在本图中未示出，但是可以在有源柱体10B处执行用于调整漏极选择晶体管的阈值电压的注入工艺。可以采用倾斜方式或旋转方式来执行注入工艺，使得有源柱体10B可以均匀地掺入杂质。
参见图5，去除第一牺牲层12。可以利用例如湿法刻蚀工艺来去除第一牺牲层12。
接着，在包括去除了第一牺牲层12之后所暴露出的有源柱体10B的有源区10A的表面上形成栅绝缘层13。栅绝缘层13是漏极选择晶体管的栅绝缘层，并且例如可以通过相对于去除了第一牺牲层12的所得结构的热氧化工艺来形成。
随后，沿着下部的轮廓在包括栅绝缘层13的所得结构之上沉积第一导电层14。第一导电层14可以由例如钨、掺入杂质的多晶硅、硅化物等形成，但是第一导电层14不局限于此。例如，第一导电层14还可以由任何能够被刻蚀的导电材料形成。
参见图6，通过回刻蚀第一导电层14直到暴露出栅绝缘层13来形成第一导电层图案14A。在这种回刻蚀工艺中，可以去除栅绝缘层13，以及还可以暴露出有源区10A。第一导电层图案14A沿第二方向延伸并且包围沿第二方向布置的有源柱体10B，并且第一导电层图案14A沿第一方向彼此分隔开。
接着，通过将低浓度的N型杂质注入到第一导电层图案14A之间的有源区10A中来形成LDD（轻掺杂漏极）区15。
参见图7，在图6的工艺的所得结构之上沿着下部的轮廓形成覆盖第一导电层图案14A的第一覆盖层16。第一覆盖层16例如可以由诸如氮化物的绝缘材料形成。
接着，在第一覆盖层16之上形成诸如氧化物的绝缘材料。将绝缘材料平坦化（例如，通过CMP（化学机械抛光）），直到暴露出第一覆盖层16。因此，绝缘材料在之间形成第一层间绝缘层17。
参见图8A和图8B，执行平坦化工艺，使得暴露出每个有源柱体10B的上表面。可以利用回刻蚀、CMP或它们的组合来执行平坦化工艺。例如，在回刻蚀第一覆盖层16直到暴露出栅绝缘层13之后，可以执行接触CMP工艺直到暴露出有源柱体10B的上表面。在本工艺中，每个第一导电层图案14A可以具有降低了预定量的高度。在下文，这称为漏极选择线，由附图标记14B表示。
作为本示例性工艺的结果，形成了多个漏极选择晶体管，每个漏极选择晶体管包括一个有源柱体10B、包围有源柱体10B的漏极选择线14B、以及插入在所述一个有源柱体10B与漏极选择线14B之间的栅绝缘层13。
参见图9，在图8A和图8B的工艺的所得结构之上交替地层叠多个第二层间绝缘层18和多个第二导电层19。
第二导电层19要形成字线和源极选择线，并且每个第二导电层19可以由例如金属材料或掺入杂质的多晶硅形成。每个第二层间绝缘层18是用于将所述多个第二导电层19彼此分隔开的层，并且可以由例如氧化物形成。
参见图10，通过选择性地刻蚀第二层间绝缘层18和第二导电层19的交替层叠结构，来形成暴露出所述多个有源柱体10B的多个沟道孔H1。
接着，在第二层间绝缘层18和第二导电层19的交替层叠结构的限定出所述多个沟道孔H1中的每个的侧壁上形成存储器层20和沟道层21。每个存储器层20可以包括从沟道孔H1的侧壁起顺序地布置的隧道绝缘层、电荷储存层以及电荷阻挡层，例如氧化物层-氮化物层-氧化物层。沟道层21具有沿垂直于衬底的表面的方向延伸的柱体形状并且与每个有源柱体10B连接，并且沟道层21可以用作存储器单元和源极选择晶体管的沟道。沟道层21例如可以由诸如多晶硅的半导体材料形成。此外，沟道层21可以具有实柱体形状或中空圆筒形状。
此外，尽管图9和图10的工艺是以一起形成用于字线和源极选择线的第二导电层19、以及一起形成穿通第二导电层19的沟道层21和存储器层20来描述的，但是第二导电层19、沟道层21和存储器层20不局限于此。可替选地，尽管未示出，但是可以执行形成用于字线的导电层和穿通所述导电层的沟道层和存储器层的工艺，以及形成用于源极选择线的导电层和穿通所述导电层的沟道和栅绝缘层的工艺。在此情况下，存储器层可以不插入在用于源极选择线的导电层与沟道之间。
参见图11A和图11B，选择性地刻蚀第二层间绝缘层18和第二导电层19的交替层叠结构，以形成针对每个源极线将字线和源极选择线分隔开的缝隙S。经由缝隙S来刻蚀通过刻蚀第二层间绝缘层18和第二导电层19的交替层叠结构而暴露出的第一覆盖层16和第一层间绝缘层17，直到暴露出有源区10A。缝隙S可以是沿第二方向延伸的线形。
作为示例性工艺的结果，第二层间绝缘层图案18A和第二导电层图案19A的交替层叠结构沿第二方向延伸，并且包围沿第一方向彼此相邻的沟道层对21。位于最上部的一个或多个第二导电层图案19A可以用作源极选择线，而其余的可以用作字线。一个存储器单元通过一个沟道层21、包围沟道层21的一个字线WL、以及插入在所述一个沟道层21与所述一个字线WL之间的存储器层20来配置。一个源极选择晶体管通过一个沟道层21、包围沟道层21的源极选择线、以及插入在所述一个沟道层21与源极选择线之间的存储器层20来配置。
有源区10A的除了沿第一方向彼此相邻的漏极选择线对之间以外的两侧被暴露。可以在有源区10A的两侧形成上述LDD区15。
参见图12A和图12B，在沿着图11A和图11B的工艺的所得结构的整个表面形成用于在离子注入工艺期间保护存储器单元的第二覆盖层22之后，执行离子注入工艺以便形成结区。因此，源极区23分别形成在沟道层21的上端部，以及在暴露的有源区10A内形成漏极区24。
这里，第二覆盖层22可以由诸如氮化物的绝缘材料形成。可以通过注入与每个LDD区15相比具有高浓度的N型杂质来形成源极区23和漏极区24中的每个。漏极区24可以形成在LDD区15内，但是不局限于此。
参见图13，在形成覆盖图12A和图12B的工艺的所得结构的第三层间绝缘层25之后，通过选择性地刻蚀第三层间绝缘层25和第二覆盖层22来形成暴露出每个源极区23和每个漏极区24的接触孔。然后，通过在接触孔中形成导电材料来形成分别与源极区23和漏极区24连接的第一导电接触26和第二导电接触27。第一导电接触26对应于图1A的源极接触SC。
参见图14，在图13的工艺的所得结构之上沉积用于形成源极线的导电材料，然后将导电材料图案化。由此，形成沿第二方向延伸同时与沿第一方向的第一导电接触对26接触的源极线28。
接着，在形成覆盖形成有源极线28的所得结构的第四层间绝缘层29之后，通过选择性地刻蚀第四层间绝缘层29来形成暴露出第二导电接触27的接触孔。然后，通过在接触孔中形成导电材料，来形成与第二导电接触27连接的第三导电接触30。第二导电接触27和第三导电接触30对应于图1A的漏极接触DC。
随后，在第四层间绝缘层29和第三导电接触30之上沉积导电材料，然后将导电材料图案化。随后，形成沿第一方向延伸同时与第三导电接触30接触的位线31。形成在同一有源区10A之上的第二导电接触27和第三导电接触30与同一位线31连接。
可以通过上述方法来制造图1A和图1B所示的器件。
此外，本实施例的图是基于一个源极线SL来示出的，但是如上所述可以沿第一方向布置多个源极线SL。在这种情况下，图14的沿线A-A’截取的截面结构沿着第一方向重复。例如，当沿第一方向布置两个源极线SL时，沿A-A’方向的截面与图15所示的相同。在此情况下，与不同的源极线SL连接的相邻的有源柱体10B之间的宽度W2可以大于与单个源极线SL连接的有源柱体对10B之间的宽度。这是为了提供在与不同的源极线SL连接的相邻的有源柱体10B之间布置漏极接触27和30的空间。
图16至图19是用于说明制造图1A和图1B所示的器件的示例性方法的图。首先，如上所述执行图2A至图8B的工艺。
接着，参见图16，在图8A和图8B的工艺的所得结构之上交替地层叠多个第二层间绝缘层18和多个第二牺牲层35。
所述多个第二牺牲层35是为了提供形成字线和源极选择线的空间。所述多个第二牺牲层35中的每个可以由绝缘材料形成，例如由刻蚀选择速率与每个层间绝缘层18的刻蚀选择速率不同的氮化物形成。
通过选择性地刻蚀第二层间绝缘层18和第二牺牲层35的交替层叠结构来形成多个沟道孔，以暴露出所述多个有源柱体10B。通过在沟道孔中形成材料层来形成沟道层21。
参见图17，通过选择性地刻蚀第二层间绝缘层18和第二牺牲层35的交替层叠结构来形成缝隙S，使得针对每个源极线将字线和源极选择线分隔开，然后刻蚀通过第二层间绝缘层18和第二牺牲层35的交替层叠结构的刻蚀而暴露出的材料层，诸如第一覆盖层16和第一层间绝缘层17，直到暴露出有源区10A。缝隙S可以是沿第二方向延伸的线形。
参见图18，通过刻蚀来去除由缝隙S暴露出的多个第二牺牲层35。由附图标记G来表示去除了所述多个第二牺牲层35中的每个的空间。
参见图19，沿着限定出去除了每个第二牺牲层35的空间的内壁形成存储器层36。在存储器层36上形成导电层图案37。具体地，在沿着图18的工艺的所得结构的整个表面沉积例如氧化物层-氮化物层-氧化物层的材料层以形成存储器层36、以及沉积导电层以嵌入剩余的空间之后，可以执行回刻蚀使得在去除了所述多个牺牲层35的空间G内形成材料层和导电层。
这里，导电层图案37之中的位于最上部的一个或多个导电层图案37可以用作源极选择线，而其余的可以用作字线。因此，与图11A和图11B所描述的相似，可以获得形成有存储器单元和源极选择晶体管的结构。
由于后续工艺与图12至图14所描述的大体相同，将不再赘述。
根据示例性的非易失性存储器件及其制造方法，可以简单和有效地执行擦除操作，改善选择晶体管特性和操作电流，并且降低源极线的电阻，而且同时通过垂直地层叠存储器单元来提高集成度。
尽管出于说明的目的描述了不同实施例，但是本领域技术人员将会理解，在不脱离所附权利要求所限定的本发明的范围和精神的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种非易失性存储器件，包括：
半导体衬底，所述半导体衬底包括沿第一方向延伸的多个有源区，以及从所述多个有源区中的每个有源区突出的第一柱体对；
漏极选择线对，所述漏极选择线对沿与所述第一方向相交叉的第二方向延伸，其中，所述漏极选择线对中的每个漏极选择线包围所述第一柱体对中的每个第一柱体；
第二柱体对，其中，所述第二柱体对中的每个第二柱体布置在所述第一柱体对中的相应的第一柱体之上，并且由半导体材料形成；
多个字线和源极选择线，所述多个字线和所述源极选择线沿第二方向延伸，并且形成包围所述第二柱体对且沿着所述第二柱体对的长度来层叠的层叠结构；
源极线，所述源极线形成在所述第二柱体对之上且与所述第二柱体对连接，所述源极线沿所述第二方向延伸；
漏极接触，所述漏极接触在所述多个有源区中的每个有源区之上、形成在所述漏极选择线对的除了所述漏极选择线对中的每个漏极选择线之间区域以外的两侧处；以及
位线，所述位线形成在所述漏极接触之上并且与所述漏极接触连接，所述位线沿所述第一方向延伸。
技术方案2.如技术方案1所述的非易失性存储器件，其中，所述多个有源区中的每个有源区以及所述第一柱体对由P型半导体形成。
技术方案3.如技术方案1所述的非易失性存储器件，其中，所述多个有源区中的每个有源区以及所述第一柱体对由单晶半导体形成。
技术方案4.如技术方案1所述的非易失性存储器件，还包括：
多个第一柱体对，所述多个第一柱体对沿所述第一方向布置，其中，
沿所述第一方向布置的所述多个第一柱体对与同一位线连接。
技术方案5.如技术方案4所述的非易失性存储器件，其中，所述第一柱体对和所述多个第一柱体对中的与所述第一柱体对相邻的第二个第一柱体对共用布置在所述第一柱体对与所述第二个第一柱体对之间的漏极接触。
技术方案6.如技术方案4所述的非易失性存储器件，其中，所述第一柱体对中的第一柱体之间的宽度比相邻的第一柱体对之间的宽度小。
技术方案7.如技术方案2所述的非易失性存储器件，其中，通过施加擦除电压至所述半导体衬底而以F-N隧穿方式来执行擦除操作。
技术方案8.如技术方案1所述的非易失性存储器件，还包括：
漏极区，所述漏极区在每个有源区中形成在所述漏极选择线对的除了所述漏极选择线对中的每个漏极选择线之间区域以外的两侧处；以及
源极区，所述源极区形成在每个第二柱体的上端部。
技术方案9.如技术方案1所述的非易失性存储器件，其中，所述源极线与所述第二柱体对直接连接，或者经由插入在所述源极线与所述第二柱体对之间的源极接触而与所述第二柱体对连接。
技术方案10.一种制造非易失性存储器件的方法，所述方法包括以下步骤；
通过刻蚀半导体衬底来形成沿第一方向延伸的多个有源区，以及从所述多个有源区中的每个有源区突出的第一柱体对；
形成沿与所述第一方向相交叉的第二方向延伸的漏极选择线对，其中，所述漏极选择线对中的每个漏极选择线包围所述第一柱体对中的每个第一柱体；
在所述漏极选择线和所述第一柱体对之上形成交替层叠结构，所述交替层叠结构包括交替层叠的多个层间绝缘层和多个导电层，或者交替层叠的多个层间绝缘层和多个第二牺牲层；
穿通所述交替层叠结构而形成与所述第一柱体对连接的第二柱体对；
在所述第二柱体对之上形成源极线，所述源极线与所述第二柱体对连接并且沿所述第二方向延伸；
在所述多个有源区中的每个有源区之上，在所述漏极选择线对的除了所述漏极选择线对中的每个漏极选择线之间区域以外的两侧处形成漏极接触；以及
在所述漏极接触之上形成位线，所述位线与所述漏极接触连接并且沿所述第一方向延伸。
技术方案11.如技术方案10所述的制造非易失性存储器件的方法，其中，形成所述多个有源区的步骤包括以下步骤：
通过在所述半导体衬底中形成隔离沟槽来形成沿所述第一方向延伸的多个初始有源区；
在每个隔离沟槽的下部形成隔离层；
在每个隔离沟槽的未被所述隔离层填充的部分中形成第一牺牲层；
通过刻蚀所述多个初始有源区中的每个初始有源区的上部来形成所述第一柱体对；以及
去除所述第一牺牲层。
技术方案12.如技术方案10所述的制造非易失性存储器件的方法，其中，形成所述漏极选择线的步骤包括以下步骤：
沿着包括所述多个有源区和所述第一柱体对的所得结构形成导电材料；
执行回刻蚀，使得将形成在所述第一柱体对中的每个第一柱体的侧面上的导电材料隔离开；
在回刻蚀的所得结构之上形成绝缘材料；以及
将所述回刻蚀的所得结构平坦化，以暴露出所述第一柱体的上表面。
技术方案13.如技术方案10所述的制造非易失性存储器件的方法，还包括以下步骤：
在形成所述漏极选择线的步骤之前，经由热氧化工艺来形成插入在每个漏极选择线与每个第一柱体之间的栅绝缘层。
技术方案14.如技术方案10所述的制造非易失性存储器件的方法，还包括以下步骤：
在形成所述第二柱体对之后，
将所述交替层叠结构图案化，使得所述交替层叠结构针对每个源极线隔离开；
刻蚀被图案化的交替层叠结构暴露出的层，直到暴露出所述多个有源区中的每个有源区；以及
通过将离子注入到暴露的有源区以及注入到所述第二柱体的上端部，来形成漏极区和源极区。
技术方案15.如技术方案10所述的制造非易失性存储器件的方法，还包括以下步骤：
在形成所述源极线之前，在所述第二柱体对中的每个第二柱体之上形成源极接触，以及
其中，形成所述漏极接触的步骤包括以下步骤：
与所述源极接触一起形成第一漏极接触；以及
在形成所述源极线之后，形成布置在所述第一漏极接触之上的第二漏极接触。
技术方案16.如技术方案10所述的制造非易失性存储器件的方法，还包括以下步骤：
在形成所述第二柱体对之后，
将所述交替层叠结构图案化，使得所述交替层叠结构针对每个源极线隔离开；
去除由所述交替层叠结构的图案化而暴露出的所述多个第二牺牲层；以及
用导电材料填充通过每个第二牺牲层的去除而形成的空间。
技术方案17.一种非易失性存储器件，包括：
半导体衬底，所述半导体衬底包括有源区，所述有源区具有从所述有源区突出的第一柱体；
漏极选择栅，所述漏极选择栅包围所述第一柱体；
第二柱体，所述第二柱体布置在所述第一柱体之上，并且由半导体材料形成；
多个存储器单元栅和源极选择栅，所述多个存储器单元栅和所述源极选择栅沿着所述第二柱体的长度层叠，并且包围所述第二柱体；
源极线，所述源极线形成在所述第二柱体之上，并且与所述第二柱体连接；以及
位线，所述位线布置在所述第二柱体之上，并且经由漏极接触而在所述漏极选择栅的一侧与所述有源区连接。
技术方案18.如技术方案17所述的非易失性存储器件，其中，所述有源区和所述第一柱体由P型半导体形成。
技术方案19.如技术方案17所述的非易失性存储器件，其中，所述有源区和所述第一柱体由单晶半导体形成。
技术方案20.如技术方案18所述的非易失性存储器件，其中，通过施加擦除电压至所述半导体衬底而以F-N隧穿方式来执行擦除操作。
技术方案21.如技术方案17所述的非易失性存储器件，还包括：
漏极区，所述漏极区在所述有源区中形成在所述漏极选择栅的一侧；以及
源极区，所述源极区形成在所述第二柱体的上端部。
技术方案22.如技术方案17所述的非易失性存储器件，其中，所述源极线与所述第二柱体直接连接，或者经由插入在所述源极线与所述第二柱体之间的源极接触而与所述第二柱体连接。

Claims (10)

1.一种非易失性存储器件，包括：
半导体衬底，所述半导体衬底包括沿第一方向延伸的多个有源区，以及从所述多个有源区中的每个有源区突出的第一柱体对；
漏极选择线对，所述漏极选择线对沿与所述第一方向相交叉的第二方向延伸，其中，所述漏极选择线对中的每个漏极选择线包围所述第一柱体对中的每个第一柱体；
第二柱体对，其中，所述第二柱体对中的每个第二柱体布置在所述第一柱体对中的相应的第一柱体之上，并且由半导体材料形成；
多个字线和源极选择线，所述多个字线和所述源极选择线沿第二方向延伸，并且形成包围所述第二柱体对且沿着所述第二柱体对的长度来层叠的层叠结构；
源极线，所述源极线形成在所述第二柱体对之上且与所述第二柱体对连接，所述源极线沿所述第二方向延伸；
漏极接触，所述漏极接触在所述多个有源区中的每个有源区之上、形成在所述漏极选择线对的除了所述漏极选择线对中的每个漏极选择线之间区域以外的两侧处；以及
位线，所述位线形成在所述漏极接触之上并且与所述漏极接触连接，所述位线沿所述第一方向延伸。
2.如权利要求1所述的非易失性存储器件，其中，所述多个有源区中的每个有源区以及所述第一柱体对由P型半导体形成。
3.如权利要求1所述的非易失性存储器件，其中，所述多个有源区中的每个有源区以及所述第一柱体对由单晶半导体形成。
4.如权利要求1所述的非易失性存储器件，还包括：
多个第一柱体对，所述多个第一柱体对沿所述第一方向布置，其中，
沿所述第一方向布置的所述多个第一柱体对与同一位线连接。
5.如权利要求4所述的非易失性存储器件，其中，所述第一柱体对和所述多个第一柱体对中的与所述第一柱体对相邻的第二个第一柱体对共用布置在所述第一柱体对与所述第二个第一柱体对之间的漏极接触。
6.如权利要求4所述的非易失性存储器件，其中，所述第一柱体对中的第一柱体之间的宽度比相邻的第一柱体对之间的宽度小。
7.如权利要求2所述的非易失性存储器件，其中，通过施加擦除电压至所述半导体衬底而以F-N隧穿方式来执行擦除操作。
8.如权利要求1所述的非易失性存储器件，还包括：
漏极区，所述漏极区在每个有源区中形成在所述漏极选择线对的除了所述漏极选择线对中的每个漏极选择线之间区域以外的两侧处；以及
源极区，所述源极区形成在每个第二柱体的上端部。
9.如权利要求1所述的非易失性存储器件，其中，所述源极线与所述第二柱体对直接连接，或者经由插入在所述源极线与所述第二柱体对之间的源极接触而与所述第二柱体对连接。
10.一种制造非易失性存储器件的方法，所述方法包括以下步骤；
通过刻蚀半导体衬底来形成沿第一方向延伸的多个有源区，以及从所述多个有源区中的每个有源区突出的第一柱体对；
形成沿与所述第一方向相交叉的第二方向延伸的漏极选择线对，其中，所述漏极选择线对中的每个漏极选择线包围所述第一柱体对中的每个第一柱体；
在所述漏极选择线和所述第一柱体对之上形成交替层叠结构，所述交替层叠结构包括交替层叠的多个层间绝缘层和多个导电层，或者交替层叠的多个层间绝缘层和多个第二牺牲层；
穿通所述交替层叠结构而形成与所述第一柱体对连接的第二柱体对；
在所述第二柱体对之上形成源极线，所述源极线与所述第二柱体对连接并且沿所述第二方向延伸；
在所述多个有源区中的每个有源区之上，在所述漏极选择线对的除了所述漏极选择线对中的每个漏极选择线之间区域以外的两侧处形成漏极接触；以及
在所述漏极接触之上形成位线，所述位线与所述漏极接触连接并且沿所述第一方向延伸。
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