KR101845511B1 - 수직 구조의 비휘발성 메모리 소자 제조 방법 - Google Patents

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Abstract

수직 구조의 비휘발성 메모리 소자 제조방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법은, 기판 상에 층간 희생층들 및 층간 절연층들을 교대로 적층하는 단계; 상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판의 제1 부분을 노출시키는 복수의 제1 개구부를 형성하는 단계; 상기 제1 개구부의 측벽 및 하면에 반도체 영역을 형성하는 단계; 상기 제1 개구부의 일부가 매립되도록 매립 절연층을 형성하는 단계; 상기 제1 개구부 내에서 상기 매립 절연층 상에 제1 도전층을 형성하는 단계; 상기 제1 부분과 다른 상기 기판의 제2 부분을 노출시키는 제2 개구부를 형성하고, 상기 제2 부분에 불순물 영역을 형성하는 단계; 상기 제1 도전층 및 상기 불순물 영역을 덮도록, 상기 기판 상에 금속층을 형성하는 단계; 및 상기 금속층을 금속 실리사이드층으로 형성하는 단계;를 포함한다.

Description

수직 구조의 비휘발성 메모리 소자 제조 방법{Method of manufacturing non-volatile memory device having Vertical structure}
본 발명의 기술적 사상은 수직 구조의 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 집적도 증가를 위해 수직 채널 구조를 가지는 비휘발성 메모리 소자 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리가 요구되고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 수직 구조의 비휘발성 메모리 소자에서 패드 저항 및 콘택 저항을 개선하고, 전류 특성이 향성된 수직 구조의 비휘발성 메모리 소자의 제조 방법을 제공하는 데에 있다.
본 발명의 일 실시예에 따른 수직 구조의 비휘발성 메모리 소자의 제조 방법이 제공된다. 상기 수직 구조의 비휘발성 메모리 소자의 제조 방법은, 기판 상에 층간 희생층들 및 층간 절연층들을 교대로 적층하는 단계; 상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판의 제1 부분을 노출시키는 복수의 제1 개구부를 형성하는 단계; 상기 제1 개구부의 측벽 및 하면에 반도체 영역을 형성하는 단계; 상기 제1 개구부의 일부가 매립되도록 매립 절연층을 형성하는 단계; 상기 제1 개구부 내에서 상기 매립 절연층 상에 제1 도전층을 형성하는 단계; 상기 제1 부분과 다른 상기 기판의 제2 부분을 노출시키는 제2 개구부를 형성하고, 상기 제2 부분에 불순물 영역을 형성하는 단계; 상기 제1 도전층 및 상기 불순물 영역을 덮도록, 상기 기판 상에 금속층을 형성하는 단계; 및 상기 금속층을 금속 실리사이드층으로 형성하는 단계;를 포함한다.
본 발명의 일부 실시예들에서, 상기 금속층을 금속 실리사이드층으로 형성하는 단계는, 열처리 공정을 수행하여 상기 제1 도전층 및 상기 불순물 영역 상의 상기 금속층을 선택적으로 금속 실리사이드층으로 형성하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 도전층 및 상기 불순물 영역 상의 상기 금속층을 선택적으로 금속 실리사이드층으로 형성하는 단계는, 상기 제1 도전층의 일부 또는 전부를 금속 실리사이드층으로 형성할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 도전층 및 상기 불순물 영역 상의 상기 금속층을 선택적으로 금속 실리사이드층으로 형성하는 단계는, 상기 제1 도전층 및 상기 반도체 영역의 적어도 일부분을 금속 실리사이드층으로 형성할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 도전층 상에 형성된 금속 실리사이드층과 전기적으로 연결되는 비트 라인을 형성하는 단계; 및 상기 불순물 영역 상에 형성된 금속 실리사이드층 상에 매립 절연층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 다른 형태에 따른 수직 구조의 비휘발성 메모리 소자의 제조 방법이 제공된다. 상기 수직 구조의 비휘발성 메모리 소자의 제조 방법은, 기판 상에 층간 희생층들 및 층간 절연층들을 교대로 적층하는 단계; 상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판의 제1 부분을 노출시키는 복수의 제1 개구부를 형성하는 단계; 상기 복수의 제1 개구부의 측벽 및 하면에 반도체 영역을 형성하는 단계; 상기 복수의 제1 개구부의 일부가 매립되도록 매립 절연층을 형성하는 단계; 상기 복수의 제1 개구부 내에서 상기 매립 절연층 상에 제1 도전층을 형성하는 단계; 및 상기 제1 도전층을 덮도록, 상기 기판 상에 금속층을 형성하는 단계;를 포함한다.
본 발명의 일부 실시예들에서, 상기 금속층을 형성하는 단계 후에, 상기 금속층을 금속 실리사이드층으로 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 도전층 상에 형성된 금속 실리사이드층과 전기적으로 연결되는 비트 라인을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 금속층을 금속 실리사이드층으로 형성하는 단계는, 열처리 공정을 수행하여, 상기 제1 도전층 상의 상기 금속층을 선택적으로 금속 실리사이드층으로 형성하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 금속층을 선택적으로 금속 실리사이드층으로 형성하는 단계는, 상기 제1 도전층 또는 상기 제1 도전층을 에워싸는 반도체 영역의 일부 또는 전부를 금속 실리사이드층으로 형성할 수 있다.
본 발명의 기술적 사상에 따른 수직 구조의 비휘발성 메모리 소자의 제조 방법에 따르면, 비트 라인 패드를 폴리 실리콘 또는/및 메탈 실리사이드로 형성하여 비트 라인의 콘택 저항을 감소시킬 수 있으며, 도전층을 형성하기 위한 이온 주입 공정을 생략할 수 있으므로 문턱 전압의 산포를 개선하여 비휘발성 메모리 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 4는 도 3의 게이트 유전막을 설명하기 위한 단면도로서, 도 3의 A 부분에 대한 확대도이다.
도 5는 본 발명의 다른 실시예에 따른 게이트 유전막 배치를 도시하는 확대도이다.
도 6 내지 도 16은 본 발명의 일 실시예에 따른 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 22는 본 발명의 다른 실시예에 따른 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 24는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 25는 본 발명의 예시적인 제조 방법에 따라 형성된 비휘발성 메모리 소자의 특성을 설명하기 위한 그래프이다.
도 26은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 27은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 28은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다. 본 발명의 일 실시예로, 수직 채널 구조를 가지는 수직 구조의 낸드(NAND) 플래시 메모리 소자가 예시된다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(string)(11)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면의 연장 방향(즉, x 및 y 방향)에 대한 수직 방향(즉, z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1 - MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(즉, z 방향으로) 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1 - MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1 - WLn)은 각각의 메모리 셀(MC1 - MCn)에 결합되어 이들에 결합된 메모리 셀(MC1 - MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1 - MCn)의 수는 반도체 메모리 소자의 용량에 따라서 조절될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 각각 x 방향으로 연장되는 복수의 비트 라인(BL1 - BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1 - MCn) 중 동일 층에 배열된 메모리 셀들(MC1 - MCn)의 각 게이트들에는 y 방향으로 연장되는 워드 라인(WL1 - WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1 - WLn)의 구동에 따라 복수의 메모리 셀(MC1 - MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1 - BLm)과 메모리 셀(MC1 - MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이의 게이트에 연결되는 스트링 선택 라인(SSL1, SSL2)에 의해 복수의 비트 라인(BL1 - BLm)과 복수의 메모리 셀(MC1 - MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 접지 선택 라인(GSL1, GSL2)에 의해 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이의 등가회로도이다. 도 2에는 수직 채널 구조를 가지는 수직형 NAND 플래시 메모리 소자에 포함된 1 개의 메모리 셀 스트링(11A)의 등가회로도가 예시되어 있다.
도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 1에는 스트링 선택 트랜지스터(SST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 도 1의 스트링 선택 트랜지스터(SST) 대신 비트 라인(BL1, BL2, ..., BLm-1, BLm)과 메모리 셀(MC1, MC2, ..., MCn-1, MCn) 사이에 직렬로 배열된 1쌍의 트랜지스터로 이루어지는 스트링 선택 트랜지스터(SST1, SST2)가 배열되어 있다. 이 경우, 스트링 선택 트랜지스터(SST1, SST2) 각각의 게이트에는 스트링 선택 라인(SSL)이 공통적으로 연결될 수 있다. 여기서, 스트링 선택 라인(SSL)은 도 1의 제1 스트링 선택 라인(SSL1) 또는 제2 스트링 선택 라인(SSL2)에 대응할 수 있다.
또한, 도 1에는 접지 선택 트랜지스터(GST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 접지 선택 트랜지스터(GST) 대신 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL)과의 사이에 직렬로 배열된 1쌍의 트랜지스터로 이루어지는 접지 선택 트랜지스터(GST1, GST2)가 배열될 수 있다. 이 경우, 접지 선택 트랜지스터(GST1, GST2) 각각의 게이트에는 접지 선택 라인(GSL)이 공통적으로 연결될 수 있다. 접지 선택 라인(GSL)은 도 1의 제1 접지 선택 라인(GSL1) 또는 제2 접지 선택 라인(GSL2)에 대응할 수 있다.
도 2에서 비트 라인(BL)은 도 1의 비트 라인(BL1, BL2, ..., BLm-1, BLm) 중 어느 하나에 대응할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3에서는 도 1의 메모리 셀 스트링(11)을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링(11) 중 비트 라인(BL1, BL2, ..., BLm-1, BLm)은 생략되어 있다.
도 3을 참조하면, 비휘발성 메모리 소자(1000)는, 기판(100) 상에 배치된 반도체 영역(120) 및 반도체 영역(120)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함할 수 있다. 반도체 영역(120)은 메모리 셀 스트링의 채널로서 이용될 수 있다. 복수의 메모리 셀 스트링들은, y 방향으로 배열된 반도체 영역(120)의 측면을 따라 y 방향으로 배열될 수 있다. 또한, 반도체 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11)(도 1 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11)은 2개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4) 및 2개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다. 경우에 따라서, 접지 선택 트랜지스터(GST1, GST2) 및 스트링 선택 트랜지스터(SST1, SST2)는 1개씩 구비될 수도 있다.
기판(100)의 주면(main surface)은 x 방향과 y 방향으로 연장될 수 있다. 기판(100)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 반도체 영역(120)은 기판(100)상에 z 방향으로 연장되도록 배치될 수 있다. 반도체 영역(120)은 x 방향과 y 방향으로 서로에 대하여 이격하여 배치될 수 있으며, 예를 들어 y 방향으로 지그 재그(zig-zag)의 형태로 배치될 수 있다. 즉, y 방향으로 인접하여 배열되는 반도체 영역들(120)은 오프셋(off-set) 되어 배치될 수 있다.
또한, 본 발명은 반도체 영역들(120)이 2열로 오프셋 되어 배치된 경우를 도시하였으나 이에 한정되지 않으며, 다양한 구조로 배열될 수 있다. 예컨대, y 방향을 따라 1열로 배치될 수도 있고, 또한 3열 이상으로 오프셋 되어 지그 재그 형태로 배치될 수도 있다.
반도체 영역(120)은 예를 들어, 상부만이 개방된 실리더형(cylinder)으로 형성될 수 있다. 또한, 반도체 영역(120)은 실리더형에 한정되지 않고, 사각 기둥 형태로 형성되거나 또는 사각 기둥의 양 측면 및 하부 면으로만 반도체 영역이 형성될 수도 있다.
반도체 영역(120)은 저면에서 기판(100)과 직접 접촉되어 전기적으로 연결될 수 있다. 반도체 영역(120)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다.
매립 절연층(130)은 반도체 영역(120)의 내부를 일부분 매립하여 형성될 수 있다. 매립 절연층(130)은 USG(Undoped Silica Glass), SOG(Spin On Glass) 또는 TOSZ(Tonen SilaZene)을 포함할 수 있다. 본 발명의 변형된 실시예에 따르면, 매립 절연층(130)을 반도체 영역(120) 내부에 매립하기 전에, 반도체 영역(120)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 수소 어닐링 단계에 의하여 반도체 영역(120) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
도전층(170)은 매립 절연층(130)의 상면에 형성되고 반도체 영역(120)과 전기적으로 연결될 수 있다. 도전층(170)은 제1 도전층(170a) 및 제2 도전층(170b)을 포함할 수 있다.
제1 도전층(170a)은 도핑된 폴리 실리콘, 도핑되지 않은 폴리 실리콘을 포함할 수 있다. 또는, 제1 도전층(170a)은 도핑된 폴리 실리콘 및 도핑되지 않은 폴리 실리콘의 조합일 수 있다.
제2 도전층(170b)은 제1 도전층(170a) 상에 형성되며, 금속 실리사이드를 포함할 수 있다. 금속 실리사이드는 코발트(Co), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W) 등을 이용하여 형성할 수 있다.
본 발명의 실시예에 따르면, 도전층(170)은 금속 실리사이드를 포함함으로써, 도전층(170)의 자체의 저항을 감소시킬 수 있을 뿐만 아니라, 도전층(170)과 전기적으로 접촉되는 비트 라인(미도시) 간의 콘택 저항을 감소시킬 수 있다. 또한, 금속 실리사이드를 포함하는 도전층(170)을 형성하는 과정에서, 도핑된 폴리 실리콘만을 형성하는 경우에 비하여 이온 주입 공정을 생략할 수 있으므로, 공정을 단순화 시킬 수 있으며, 공정 비용을 절감할 수 있다.
또한, 도핑된 폴리 실리콘을 포함하는 도전층을 사용하는 경우에 비하여 전류 산포를 최소화시킬 수 있으므로, 비휘발성 메모리 소자의 특성을 향상시킬 수 있다.
또한, 도전층(170)은 스트링 선택 트랜지스터(SST1)의 드레인 영역으로 작용할 수 있다.
x 방향으로 배열된 제1 스트링 선택 트랜지스터들(SST1)은 비트 라인(BL1 - BLm)(도 1 참조)에 공통적으로 연결될 수 있다. 또한, x 방향으로 배열된 제1 접지 선택 트랜지스터들(GST1)은 각각 이들에 인접한 불순물 영역(105)에 전기적으로 연결될 수 있다.
불순물 영역들(105)이 기판(100)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 불순물 영역(105)은 x 방향으로 반도체 영역(120) 사이마다 하나씩 배열될 수 있다. 불순물 영역(105)은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 불순물 영역(105)은 기판(100)의 주면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미도시), 및 상기 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미도시)을 포함할 수 있다.
제2 도전층(115)이 불순물 영역(105) 상에 형성될 수 있다. 제2 도전층(115)은, x 방향으로 인접한 2개의 반도체 영역들(120) 측면의 메모리 셀 스트링들의 접지 선택 트랜지스터들(GST1, GST2)에 소스 영역을 제공할 수 있다. 제2 도전층(115)은 불순물 영역(105)을 따라 y 방향으로 연장될 수 있다. 제2 도전층(115)은 금속 실리사이드를 포함할 수 있다. 금속 실리사이드는 코발트(Co), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 및 텅스텐(W) 등을 이용하여 형성할 수 있다. 또한, 제2 도전층(115)은 금속을 포함할 수 있다. 또한, 제2 도전층(115)은 공통 소스 라인으로 작용할 수 있다.
제1 도전층(170a) 상의 제2 도전층(170b)과 불순물 영역(105) 상의 제2 도전층(115)은 공정의 특성에 따라, 동시에 형성되거나 또는 서로 별도로 형성될 수 있다.
또한, 제2 도전층(115) 상에 매립 절연층(175)이 형성될 수 있다.
본 실시예의 매립 절연층(175)은 도시된 형태에 한정되지 않고 다양한 구조로 형성될 수 있다. 예컨대, 매립 절연층(175)은 y 방향을 따라 제2 도전층(115) 상부 전체로 형성되지 않고 일부에만 형성될 수도 있다.
또한, 접지 선택 트랜지스터(GST1)의 게이트 전극(151) 측벽에 스페이서 형상의 절연 영역(185)이 형성되고, 절연 영역(185) 사이에 매립 절연층(175)이 소정의 높이로 형성될 수 있다. 더 나아가, 절연 영역(185)이 최상부 층간 절연층(169)까지 확장되어 형성되고, 절연 영역(185) 사이에 매립 절연층(175)이 형성될 수도 있다. 즉, 절연 영역(185)은 서로 다른 반도체 영역(120)을 사용하는 인접한 메모리 셀 스트링의 사이에 형성될 수 있다.
도 3에서는 절연 영역(185)을 사이에 두고 인접하는 반도체 영역들(120)이 대칭적으로 배치되어 있지만, 본 발명의 사상이 이에 한정되지 않는다. 예컨대, 절연 영역(185)을 사이에 두고, 인접하는 반도체 영역들(120)이 비대칭적으로 배치될 수도 있다.
복수의 게이트 전극들(151-158: 150)이 반도체 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 전극들(150)은 각각 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극일 수 있다.
게이트 전극들(150)은 y 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극(157, 158)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 전극들(153, 154, 155, 156)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST1, GST2)의 게이트 전극(151, 152)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다.
게이트 전극들(150)은 금속, 예컨대 텅스텐(W)을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 전극들(150)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
게이트 유전막(140)은 반도체 영역(120)과 게이트 전극들(150) 사이에 배치될 수 있다. 게이트 유전막(140)은 반도체 영역(120)으로부터 차례로 적층된 터널링 절연층(142)(도 4 참조), 전하 저장층(144)(도 4 참조), 및 블록킹 절연층(146)(도 4 참조)을 포함할 수 있다.
복수의 층간 절연층들(161-169: 160)은 게이트 전극들(150)의 사이, 위 또는 아래에 배열될 수 있다. 층간 절연층들(160)도 게이트 전극들(150)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(160)의 일 측면은 반도체 영역(120)과 접촉될 수 있다. 층간 절연층들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 3에서, 메모리 셀들(MC1, MC2, MC3, MC4)은 4개가 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(1000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다.
또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)는 각각 한 쌍으로 배열되어 있다. 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)의 개수를 각각 적어도 두 개 이상으로 함으로써, 선택 게이트 전극들(151, 152, 157, 158)은 그 게이트 길이를 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 개수가 한 개인 경우보다 크게 줄일 수 있어서 보이드(void) 없이 층간 절연층들(160) 사이를 채울 수 있다. 그러나, 본 발명은 이러한 형태로 한정되지 않으며, 도 1에 도시된 메모리 셀 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)와 같이 각각 하나씩 존재할 수도 있다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)은 메모리 셀들(MC1, MC2, MC3, MC4)과 상이한 구조를 가질 수도 있다.
도 4는 도 3의 게이트 유전막을 설명하기 위한 단면도로서 도 3의 A 부분에 대한 확대도이며, 도 5는 본 발명의 다른 실시예에 따른 게이트 유전막 배치(A')를 도시하는 확대도이다.
도 4를 참조하면, 메모리 셀 스트링들의 채널로서 이용될 수 있는 반도체 영역(120)이 도시된다. 반도체 영역(120)의 좌측면 상에 매립 절연층(130)이 배치될 수 있다. 반도체 영역(120)의 우측 일부면 상에 게이트 유전막(140)이 배치될 수 있다. 또한, 층간 절연층들(160)이 반도체 영역(120)의 우측면에 접하며 게이트 유전막(140)의 상부와 하부에 배치될 수 있다. 게이트 유전막(140)은 반도체 영역(120)의 우측벽으로부터 터널링 절연층(142), 전하 저장층(144), 및 블록킹 절연층(146)이 차례로 적층된 구조를 가질 수 있다.
터널링 절연층(142)은 F-N 방식으로 전하를 전하 저장층(144)으로 터널링시킬 수 있다. 터널링 절연층(142)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나를 포함할 수 있다. 터널링 절연층(142)은 단일층 또는 복합층일 수 있다.
전하 저장층(144)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(144)이 플로팅 게이트인 경우에는, 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 다결정 실리콘을 증착하여 형성할 수 있다. 전하 저장층(144)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리케이트(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGa-xNy) 중 어느 하나를 포함할 수 있다. 또는, 전하 저장층(144)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
블록킹 절연층(146)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 하나 이상을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다. 블록킹 절연층(146)은 터널링 절연층(142)보다 고유전율(high-k)을 갖는 물질일 수 있으며, 고유전율(high-k) 유전물층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리케에트(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나를 포함할 수 있다.
도 5를 참조하면, 반도체 영역(220)의 좌측면 상에 매립 절연층(230)이 배치될 수 있다. 반도체 영역(220)의 우측 전면을 덮도록 게이트 유전막(240)이 배치될 수 있다. 또한, 게이트 유전막(240)의 우측 일부면 상에 게이트 전극(250)이 배치될 수 있다. 게이트 전극(250)의 상부 및 하부 영역들은 층간 절연층(260)이 배치될 수 있다.
게이트 유전막(240)은 반도체 영역(220)의 우측벽으로부터 터널링 절연층(242), 전하 저장층(244) 및 블록킹 절연층(246)이 차례로 적층된 구조를 가질 수 있다.
터널링 절연층(242), 전하 저장층(244) 및 블록킹 절연층(246)은 각각 도 4의 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)과 실질적으로 동일할 수 있다.
도 6 내지 도 16은 본 발명의 일 실시예에 따른 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 공정 순서에 따라서 도 3의 사시도를 y 방향에서 바라본 단면도들이다.
도 6을 참조하면, 기판(100) 상에 복수의 층간 희생층들(111-118: 110) 및 복수의 층간 절연층들(161-169: 160)이 교대로 적층될 수 있다. 층간 희생층들(110)과 층간 절연층들(160)은 제1 층간 절연층(161)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다.
층간 희생층들(110)은 층간 절연층들(160)에 대해 식각 선택성(etch selectivity)을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(110)은, 층간 희생층들(110)을 식각하는 공정에서, 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 층간 절연층(160)의 식각 속도에 대한 층간 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(160)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나일 수 있고, 층간 희생층(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 층간 절연층(160)과 다른 물질의 막일 수 있다.
일 실시예에 따르면, 상기 층간 절연층들(160) 각각의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(160) 및 층간 희생층들(110) 각각의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(160) 및 층간 희생층들(110)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 7을 참조하면, 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(110)을 관통하는 제1 개구부들(Ta)이 형성될 수 있다. 상기 제1 개구부들(Ta)은 z 방향의 깊이를 가지는 홀(hole) 형태일 수 있다. 물론, 제1 개구부들(Ta)의 구조가 홀에 한정되는 것은 아니다. 즉, 형성하고자 하는 반도체 영역의 구조에 따라 다양한 형태로 형성될 수 있음은 물론이다. 제1 개구부들(Ta)은 x 방향 및 y 방향(도 3 참조)으로 서로에 대하여 이격되어 형성된 고립 영역일 수 있다.
제1 개구부들(Ta)은 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(110) 상에 제1 개구부들(Ta)의 위치를 정의하는 소정의 마스크 패턴(미도시)을 형성하고, 및 상기 마스크 패턴을 식각 마스크로 사용하여 층간 절연층들(160) 및 층간 희생층들(110)을 이방성 식각함으로써 형성될 수 있다. 도면에 도시되지는 않았으나, 두 종류의 서로 다른 막들을 포함한 구조를 식각하기 때문에, 복수의 제1 개구부들(Ta)의 측벽은 기판(100)의 상부면에 수직하지 않을 수 있다. 예를 들면, 기판(100)에 가까울수록, 제1 개구부들(Ta)의 폭은 감소될 수 있다.
제1 개구부(Ta)는 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 제1 개구부(Ta)에 의하여 기판(100)은 소정의 깊이로 리세스(recess) 되도록 이방성 식각 단계에서 과도식각(over-etch) 될 수 있다.
도 8을 참조하면, 제1 개구부들(Ta)의 내벽들 및 하부면을 균일하게(conformal) 덮는 반도체 영역(120)이 형성될 수 있다. 반도체 영역(120)은 예를 들어, 상부만이 개방된 실리더형(cylinder)으로 형성될 수 있다. 또한, 반도체 영역(120)은 실리던형에 한정되지 않고, 사각 기둥 형태로 형성되거나 또는 사각 기둥의 양 측면 및 하부 면으로만 반도체 영역이 형성될 수도 있다.
반도체 영역(120)은 직접 다결정 실리콘을 증착하거나, 비정질 실리콘을 증착한 후 열처리에 의해 결정화시켜 다결정 실리콘을 형성하는 방법을 사용하여 형성할 수 있다. 반도체 영역(120)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 형성될 수 있다. 반도체 영역(120)은 일정한 두께, 예컨대, 제1 개구부(Ta)의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 그에 따라 반도체 영역(120)의 내부에도 내부 개구부(Ta1)가 형성될 수 있다. 또한, 제1 개구부들(Ta, 도 7 참조)의 하부면에 형성된 반도체 영역(120)은 기판(100)과 직접 접촉하여 전기적으로 연결될 수 있다.
도 9를 참조하면, 반도체 영역(120)의 내부 개구부(Ta1)를 매립 절연층(130)으로 매립할 수 있다. 선택적으로, 매립 절연층(130)을 형성하기 전에, 반도체 영역(120)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 반도체 영역(120) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부의 층간 절연층(169)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(130)의 상부를 일부분 제거할 수 있다. 즉, 매립 절연층(130)은 제9 층간 절연층(169)의 상부면까지 채우지 않고, 제9 층간 절연층(169)의 일부 높이까지만 채우도록 매립될 수 있다.
도 10을 참조하면, 제1 도전층(170a)을 이루는 물질을 증착한 후, 평탄화 공정을 수행하여, 매립 절연층(130)이 일부 제거된 위치에 제1 도전층(170a)이 형성될 수 있다.
제1 도전층(170a)은 매립 절연층(130)의 상면에 형성되어 반도체 영역(120)과 전기적으로 연결될 수 있으며, 도핑된 폴리 실리콘 및/또는 도핑되지 않은 폴리 실리콘을 포함할 수 있다.
도 11을 참조하면, 기판(100)을 노출시키는 제2 개구부들(Tb)을 형성할 수 있다. 제2 개구부(Tb)는 y 방향(도 3 참조)으로 연장될 수 있다. 일 실시예에 따르면, 제2 개구부들(Tb)은 반도체 영역들(120) 사이마다 하나씩 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이러한 실시예로 한정되는 것은 아니며, 반도체 영역(120) 및 제2 개구부(Tb)의 상대적 배치는 달라질 수 있다.
제2 개구부(Tb)는 포토 리소그래피 공정을 이용하고, 층간 절연층들(160) 및 층간 희생층들(110)을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(Tb)는 후속의 공정에 의하여, 절연 영역(185, 도 15 참조)이 형성될 영역에 대응하며, y 방향으로 연장된다. 제2 개구부(Tb)를 통해 노출된 층간 희생층들(110)이 습식 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(160) 사이에 정의되는 복수의 측면 개구부들(Tl)이 형성될 수 있다. 측면 개구부들(Tl)을 통해 반도체 영역(120)의 일부 측벽들이 노출될 수 있다.
도 12를 참조하면, 게이트 유전막(140)이 제2 개구부들(Tb, 도 11 참조) 및 측면 개구부들(Tl, 도 11 참조)에 의해 노출되는 반도체 영역(120), 층간 절연층들(160) 및 기판(100)을 균일하게 덮도록 형성될 수 있다.
게이트 유전막(140)은 도 4와 같이 반도체 영역(120)으로부터 순차로 적층된 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)을 포함할 수 있다. 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)은 ALD, 또는 CVD를 이용하여 형성될 수 있다.
다음으로, 제2 개구부들(Tb) 및 측면 개구부들(Tl)을 도전 물질(150a)로 매립할 수 있다. 도 12에서는 제2 개구부들(Tb) 전체가 도전 물질(150a)로 매립되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 측면 개구부들(T1)이 도전 물질(150a)로 매립하는 과정에서, 제2 개구부들(Tb)의 노출된 표면상의 일부에 한해서 도전 물질(150a)이 형성될 수 있다.도 13을 참조하면, 도전 물질(150a)을 일부 식각하여, 제3 개구부(Tc)를 형성할 수 있다. 이에 의하여, 도 11의 측면 개구부들(Tl) 내에만 도전 물질이 잔류되어 게이트 전극(150)을 형성할 수 있다. 제3 개구부(Tc)의 형성은 이방성 식각에 의할 수 있으며, 기판(100) 및 제9 층간 절연층(169)의 상부면 상에 형성된 게이트 유전막(140)도 이방성 식각에 의해 제거될 수 있다. 층간 절연층들(160)의 측면에 형성된 게이트 유전막들(140)도 함께 제거할 수 있다. 선택적으로, 층간 절연층들(160)의 측면에 형성된 게이트 유전막들(140)은 제거되지 않을 수도 있다.
다음으로, 제3 개구부(Tc)를 통해 불순물을 기판(100)에 주입함으로써 불순물 영역(105)이 형성될 수 있다. 불순물은 인(P), 비소(As), 안티몬(Sb) 등과 같은 n-형 불순물이거나 보론(B), 알루미늄(Al), 갈륨(Ga), 아연(Zn) 등과 같은 p-형 불순물일 수 있다. 불순물 영역(105)은 소스 영역일 수 있다. 불순물 영역(105)은 기판(100)의 도전성과 동일한 도전성을 갖거나, 또는 이와 반대되는 도전성을 가질 수도 있다. 불순물 영역(105)이 기판(100)의 도전성과 반대되는 도전성을 가지는 경우, 불순물 영역(105)과 기판(100)은 P-N 접합을 구성할 수 있다.
일 실시예에 따르면, 불순물 영역들(105) 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 불순물 영역들(105) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 불순물 영역들(105)은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소스 그룹들을 구성할 수 있으며, 소스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
불순물 영역(105)은 기판(100)의 주면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미도시), 및 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미도시)을 포함할 수 있다.
도 14를 참조하면, 제3 개구부(Tc) 내에 절연 영역(185)을 형성할 수 있다. 즉, 층간 절연층(160)의 측벽들 및 게이트 전극(150)의 측벽들 상에 절연 영역들(185)을 형성한다. 층간 절연층(160)은 모서리 도포성이 높은 방법으로 형성할 수 있으며, 예를 들어 화학 기상 증착, 원자층 증착, 스퍼터링, 또는 도금법 등을 이용하여 형성될 수 있다. 다른 실시예에 따르면, 절연 영역(185)은 절연성 물질을 제3 개구부(Tc)에 매립한 후 이방성 식각을 수행함으로써 형성될 수 있다. 절연 영역(185)은 층간 절연층(160)과 동일한 물질로 이루어질 수도 있다.
다음으로, 제1 도전층(170a), 제9 층간 절연층(169), 절연 영역(185) 및 불순물 영역(105)의 전면에 제2 도전층(170b)을 형성하기 위한 금속층(172)이 형성될 수 있다. 금속층(172)은 코발트(Co), 팔라듐(Pd), 플래티늄(Pt), 니켈(Ni), 티타늄(Ti), 몰리브텐(Mo), 탄탈륨(Ta) 또는 텅스텐(W) 중 어느 하나를 포함할 수 있다. 금속층(172)은 예컨대 100 Å 내지 400 Å 범위의 두께를 가질 수 있다. 또한, 금속층(172)은 반도체 영역(120) 및 제1 도전층(170a)의 상면에 형성되는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 반도체 영역(120)의 측벽이 노출되도록 최상부 층간 절연층(169)을 식각한 후, 반도체 영역(120)의 노출된 측벽, 상면 및 제1 도전층(170a)의 상면 상에 금속층(172)이 형성될 수도 있다.
선택적으로, 금속층(172) 위에 갭핑막(미도시)을 형성할 수도 있다. 캡핑막은 도 15의 실리사이드화 반응 시 금속층(172) 하부 구조물의 열적 안정성을 유지하고, 금속층(172)의 산화를 방지할 수 있다.
도 15를 참조하면, 열처리 공정을 수행하여, 제1 도전층(170a) 및 불순물 영역(105) 상부에 100 Å 내지 300 Å 범위의 두께를 갖는 제2 도전층(170b, 115) 즉, 금속 실리사이드층을 형성한다. 제1 도전층(170a) 상의 제2 도전층(170b)은 결과적으로 제1 도전층(170a)의 일부에 해당하며, 불순물 영역(105) 상의 제2 도전층(115)은 결과적으로 불순물 영역(105)의 일부에 해당하나, 본 명세서에서는 별도로 지칭한다. 제2 도전층(170b, 115)은 코발트(Co), 팔라듐(Pd), 플래티늄(Pt), 니켈(Ni), 티타늄(Ti), 몰리브텐(Mo), 탄탈륨(Ta) 및 텅스텐(W)의 군에서 선택된 적어도 하나의 금속 실리사이드를 포함할 수 있다. 변형된 실시예에서, 제1 도전층(170a)이 폴리 실리콘을 포함하지 않는 경우, 제1 도전층(170a) 상에는 금속 실리사이드층이 형성되지 않을 수도 있다.
예를 들어, 도 14의 금속층(172)이 티타늄(Ti) 또는 코발트(Co)인 경우, 350℃ 내지 600℃ 온도에서 일차적으로 열처리하고, 다시 500℃ 내지 900℃의 온도에서 2차적으로 열처리하여 안정한 상(phase)의 실리사이드를 형성할 수 있다.
금속층(172)이 니켈(Ni) 또는 니켈 합금인 경우, 350℃ 내지 650℃의 한 차례 열처리 공정만으로 안정한 상의 실리사이드막을 형성할 수 있다.
다음으로, 반응되지 않은 금속층(172), 예컨대 절연 영역(185)의 표면 및 제9 층간 절연층(169) 상부의 금속층(172)을 식각 방법으로 제거한다. 이 경우, 상술한 티타늄(Ti) 또는 코발트(Co)의 2차 열처리는 상기 식각 단계 이후에 수행할 수 있다.
본 단계에서와 같이, 포토 리소그래피 공정 없이 형성되는 제2 도전층(170b, 115)은 자기정렬 구조를 갖는다는 점에서 자기정렬 실리사이드, 또는 샐리사이드(salicide)로 불릴 수도 있다. 제2 도전층(170b, 115)은 각각 소스/드레인 영역의 저항을 감소시킬 수 있다. 도전층(170a, 170b)은 스트링 선택 트랜지스터(SST1, SST2)의 드레인 영역으로 작용할 수 있다. 또한, 제2 도전층(115)은 공통 소스 라인으로 작용할 수 있다.
또한, 위에서는 제2 도전층(170b, 115)이 금속층(172)에 열처리 공정을 수행하여 형성된 금속 실리사이드층을 포함하는 것으로 설명하였으나 이에 국한되는 것은 아니며, 열 처리 공정을 수행하지 않고 금속층(172)을 선택적으로 식각하여 제1 도전층(170a) 및 불순물 영역(105) 상에 제2 도전층(170b, 115)을 형성할 수도 있다. 이 경우, 제1 도전층(170a) 및 제2 도전층(170b) 사이에 금속 장벽층(barrier metal, 미도시)을 더 포함할 수 있다. 또한, 불순물 영역(105) 및 제2 도전층(115) 사이에 금속 장벽층(미도시)을 더 포함할 수 있다. 상기 금속 장벽층(미도시)은 예를 들어, Ti/TiN 등일 수 있다. 그러나, 이에 한정되는 것은 아니다.
도전층(170)은 제1 도전층(170a) 및 제2 도전층(170b)을 포함할 수 있다. 또한, 제2 도전층(170b)은 금속 또는 금속 실리사이드를 포함함으로써, 도전층(170)의 저항을 감소시킬 수 있을 뿐만 아니라, 도전층(170)과 전기적으로 접촉되는 비트 라인(도 16 참조) 간의 콘택 저항을 감소시킬 수 있다.
또한, 도전층(170)으로 도핑된 폴리 실리콘만을 사용하는 경우보다, 이온 주입 공정을 최소화하거나 또는 생략할 수 있으므로, 제1 도전층(170a)에 고농도 이온을 주입하여 도전층을 형성하는 경우에 비하여 전류 산포를 감소시킬 수 있으므로, 비휘발성 메모리 소자의 특성을 향상시킬 수 있다.
또한, 제1 도전층(170a) 및 불순물 영역(105) 상에 제2 도전층(170b, 115)을 동시에 형성할 수 있으므로, 공정 순서를 간소화하여 공정비용을 절감할 수 있다.
다음으로, 반응되지 않은 금속층(172)이 제거된 절연 영역(185)의 내부에 절연 물질을 증착하고, 에치백 공정과 같은 식각 공정을 진행하여 매립 절연층(175)을 형성할 수 있다.
도 16을 참조하면, 도전층(170), 제9 층간 절연층(169) 및 매립 절연층(175) 상에 배선간 절연층(187)이 형성되고, 배선간 절연층(187)을 관통하는 비트 라인 콘택 플러그(190)가 형성될 수 있다. 비트 라인 콘택 플러그(190)는 포토 리소그래피 공정 및 식각 공정을 이용하여 콘택 홀을 형성한 후, 상기 콘택 내에 도전성 물질을 증착하여 형성될 수 있다.
다음으로, x 방향으로 배열된 비트 라인 콘택 플러그(190)들을 연결하는 비트 라인(195)이 배선간 절연층(187) 상에 형성될 수 있다. 비트 라인(195)도 증착 공정, 포토 리소그래피 공정 및 식각 공정을 이용하여 라인 형상으로 형성될 수 있다.
본 실시예에 따른 비휘발성 메모리 소자는, 도전층(170)의 저항 및 도전층(170)과 비트 라인(195) 간의 저항이 감소되므로, 복수개의 비휘발성 메모리 소자들의 문턱 전압(threshold voltage)의 산포가 개선되고, 비휘발성 메모리 소자의 내구성(endurance)이 향상될 수 있다.
도 17 내지 도 22는 본 발명의 다른 실시예에 따른 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 공정 순서에 따라서 도 3의 사시도를 y 방향에서 바라본 단면도들이다. 도 6 내지 도 16에서 전술한 중복되는 설명은 생략하기로 한다.
도 17을 참조하면, 제9 층간 절연층(169)의 전면에 제2 도전층(170b, 도 18 참조)을 형성하기 위한 금속층(172)이 형성될 수 있다. 또한, 금속층(172)은 반도체 영역(120) 및 제1 도전층(170a)의 상면에 형성되는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 반도체 영역(120)의 측벽이 노출되도록 최상부 층간 절연층(169)을 식각한 후, 반도체 영역(120)의 노출된 측벽과 상면, 제1 도전층(170a) 및 제9 층간 절연층(169)의 전면에 금속층(172)이 형성될 수도 있다.
금속층(172)은 코발트(Co), 팔라듐(Pd), 플래티늄(Pt), 니켈(Ni), 티타늄(Ti), 몰리브텐(Mo), 탄탈륨(Ta) 또는 텅스텐(W) 중 어느 하나를 포함할 수 있다. 금속층(172)은 예컨대 100 Å 내지 400 Å 범위의 두께를 가질 수 있다.
선택적으로, 금속층(172) 위에 갭핑막(미도시)을 형성할 수도 있다. 캡핑막은 도 18의 실리사이드화 반응 시 금속층(172) 하부 구조물의 열적 안정성을 유지하고, 금속층(172)의 산화를 방지할 수 있다.
도 18을 참조하면, 열처리 공정을 수행하여, 제1 도전층(170a) 상부에 100 Å 내지 300 Å 범위의 두께를 갖는 금속 실리사이드층 즉, 제2 도전층(170b)을 형성한다. 제2 도전층(170b)은 결과적으로 제1 도전층(170a)의 일부에 해당하나, 본 명세서에서는 별도로 지칭한다.
제2 도전층(170b)은 코발트(Co), 팔라듐(Pd), 플래티늄(Pt), 니켈(Ni), 티타늄(Ti), 몰리브텐(Mo), 탄탈륨(Ta) 및 텅스텐(W)의 군에서 선택된 적어도 하나의 금속 실리사이드를 포함할 수 있다. 예를 들어, 도 17의 금속층(172)이 티타늄(Ti) 또는 코발트(Co)인 경우, 350℃ 내지 600℃ 온도에서 일차적으로 열처리하고, 다시 500℃ 내지 900℃의 온도에서 2차적으로 열처리하여 안정한 상(phase)의 실리사이드를 형성할 수 있다.
금속층(172)이 니켈(Ni) 또는 니켈 합금인 경우, 350℃ 내지 650℃의 한 차례 열처리 공정만으로 안정한 상의 실리사이드막을 형성할 수 있다.
또한, 위에서는 제2 도전층(170b)이 금속층(172)에 열처리 공정을 수행하여 형성된 금속 실리사이드를 포함하는 것으로 설명하였으나 이에 국한되는 것은 아니며, 열 처리 공정을 수행하지 않고 금속층(172)을 선택적으로 식각함으로써, 제1 도전층(170a) 상에 제2 도전층(170b)을 형성할 수도 있다.
도전층(170)은 제1 도전층(170a) 및 제2 도전층(170b)을 포함할 수 있다. 또한, 제2 도전층(170b)은 금속 또는 금속 실리사이드를 포함함으로써 도전층(170)의 저항을 감소시킬 수 있을 뿐만 아니라, 도전층(170)과 전기적으로 접촉되는 비트 라인(도 22 참조) 간의 콘택 저항을 감소시킬 수 있다.
다음으로, 제9 층간 절연층(169) 상부의 반응되지 않은 금속층(172)을 식각 방법으로 제거한다. 이 경우, 상술한 티타늄(Ti) 또는 코발트(Co)의 2차 열처리는 상기 식각 단계 이후에 수행할 수 있다.
다음으로, 기판(100)을 노출시키는 제2 개구부들(Tb)을 형성할 수 있다. 제2 개구부(Tb)는 y 방향(도 3 참조)으로 연장될 수 있다.
제2 개구부(Tb)는 포토 리소그래피 공정을 이용하고, 층간 절연층들(160) 및 층간 희생층들(110)을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(Tb)는 후속의 공정에 의하여, 절연 영역(185, 도 21 참조)이 형성될 영역에 대응하며, y 방향으로 연장된다. 제2 개구부(Tb)를 통해 노출된 층간 희생층들(110)이 습식 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(160) 사이에 정의되는 복수의 측면 개구부들(Tl)이 형성될 수 있다. 측면 개구부들(Tl)을 통해 반도체 영역(120)의 일부 측벽들이 노출될 수 있다.
도 19를 참조하면, 게이트 유전막(140)이 제2 개구부들(Tb) 및 측면 개구부들(Tl)에 의해 노출되는 반도체 영역(120), 층간 절연층들(160) 및 기판(100)을 균일하게 덮도록 형성될 수 있다.
게이트 유전막(140)은 도 4의 반도체 영역(120)으로부터 순차로 적층된 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)을 포함할 수 있다.
터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)은 ALD, 또는 CVD를 이용하여 형성될 수 있다.
다음으로, 제2 개구부들(Tb) 및 측면 개구부들(Tl)을 도전 물질(150a)로 매립할 수 있다. 도 19에서는 제2 개구부들(Tb) 전체가 도전 물질(150a)로 매립되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 측면 개구부들(T1)이 도전 물질(150a)로 매립하는 과정에서, 제2 개구부들(Tb)의 노출된 표면상의 일부에 한해서 도전 물질(150a)이 형성될 수 있다.
도 20을 참조하면, 도전 물질(150a)을 일부 식각하여, 제3 개구부(Tc)를 형성할 수 있다. 이에 의하여, 도 18의 측면 개구부들(Tl) 내에만 도전 물질이 매립되어 게이트 전극(150)을 형성할 수 있다. 제3 개구부(Tc)의 형성은 이방성 식각에 의할 수 있으며, 제2 도전층(170b), 제9 층간 절연층(169) 및 기판(100)의 상부면 상에 형성된 게이트 유전막(140)도 이방성 식각에 의해 제거될 수 있다. 이때 층간 절연층들(160)의 측면에 형성된 게이트 유전막들(140)도 함께 제거할 수 있다. 선택적으로, 층간 절연층들(160)의 측면에 형성된 게이트 유전막들(140)은 제거되지 않을 수도 있다.
다음으로, 제3 개구부(Tc)를 통해 불순물을 기판(100)에 주입함으로써 불순물 영역(105)이 형성될 수 있다. 불순물은 인(P), 비소(As), 안티몬(Sb) 등과 같은 n-형 불순물이거나 보론(B), 알루미늄(Al), 갈륨(Ga), 아연(Zn) 등과 같은 p-형 불순물일 수 있다. 불순물 영역(105)은 소스 영역일 수 있다. 불순물 영역(105)은 기판(100)의 도전성과 동일한 도전성을 갖거나, 또는 이와 반대되는 도전성을 가질 수도 있다. 불순물 영역(105)이 기판(100)의 도전성과 반대되는 도전성을 가지는 경우, 불순물 영역(105)과 기판(100)은 P-N 접합을 구성할 수 있다.
일 실시예에 따르면, 불순물 영역들(105) 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 불순물 영역들(105) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 불순물 영역들(105)은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소스 그룹들을 구성할 수 있으며, 소스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
불순물 영역(105)은 기판(100)의 주면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미도시), 및 상기 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미도시)을 포함할 수 있다.
도 21을 참조하면, 제3 개구부(Tc, 도 20 참조)를 매립하는 절연 영역(185) 및 매립 절연층(175)을 형성할 수 있다. 층간 절연층(160)의 측벽들 및 게이트 전극(150)의 측벽들 상에 절연 영역들(185)을 모서리 도포성이 높은 방법으로 형성할 수 있으며, 예를 들어 화학 기상 증착, 원자층 증착, 스퍼터링, 또는 도금법 등을 이용하여 형성할 수 있다. 다른 실시예에 따르면, 절연 영역(185)은 절연성 물질을 제3 개구부(Tc)에 매립한 후 이방성 식각을 수행함으로써 형성될 수 있다. 절연 영역(185)은 층간 절연층(160)과 동일한 물질로 이루어질 수도 있다.
다음으로, 절연 영역(185)의 내부에 절연 물질을 증착하고, 에치백 공정과 같은 식각 공정을 진행하여 매립 절연층(175)을 형성할 수 있다.
매립 절연층(175)과 불순물 영역들(105)사이에는 제2 도전층(115)이 더 배열될 수 있다. 제2 도전층(115)은 금속 또는 금속 실리사이드를 포함할 수 있다. 제2 도전층(115)은 공통 소스 라인으로 작용할 수 있다. 제2 도전층(115)을 형성하는 방법은, 도 15를 참조하여 전술한 제2 도전층(115)을 형성하는 방법과 동일하므로 이에 대한 설명은 생략한다.
제1 도전층(170a) 상의 제2 도전층(170b)과 불순물 영역(105) 상에 제2 도전층(115)을 각각 별개로 형성함으로써, 제2 도전층(170b, 115) 각각에 대한 두께, 형상 등을 개별적으로 조절할 수 있으며, 이를 통해 공정 제어를 용이하게 할 수 있다.
도 22를 참조하면, 도전층(170), 제9 층간 절연층(169) 및 매립 절연층(175) 상에 배선간 절연층(187)이 형성되고, 배선간 절연층(187)을 관통하는 비트 라인 콘택 플러그(190)가 형성될 수 있다.
다음으로, x 방향으로 배열된 비트 라인 콘택 플러그(190)들을 연결하는 비트 라인(195)이 배선간 절연층(187) 상에 형성될 수 있다.
도 23은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
도 23, 도 14 및 도 15를 참조하면, 본 실시예의 반도체 메모리 소자(2000)는 도전층(170c)을 형성하는 과정에서, 제1 도전층(170a) 상에 금속층(172)을 형성하고 열처리 공정을 수행하여 도전층(170c)을 형성한다.
금속층(172)의 두께 및 열처리 온도를 조절하여, 제1 도전층(170a)의 전부를 도전층(170c) 즉, 금속 실리사이드로 형성되게 할 수 있다. 또한, 제1 도전층(170a)을 애워싸는 반도체 영역(120)도 금속 실리사이드로 형성되게 할 수 있다.
즉, 도 23의 도전층(170c)은 제1 도전층(170a)의 전부 또는 제1 도전층(170a)을 애워싸는 반도체 영역(120) 부분이 금속 실리사이드를 형성하여 도전층(170c)을 형성하는 경우를 나타낸다.
도 24는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
도 24, 도 14 및 도 15를 참조하면, 본 실시예의 반도체 메모리 소자(3000)는 제1 도전층(170a)의 전부 및 제1 도전층(170a)을 애워싸고 있는 반도체 영역(120)의 하부 부분까지 금속 실리사이드를 형성하여 도전층(170d)을 형성하는 경우를 나타낸다.
도 25는 본 발명의 예시적인 제조 방법에 따라 형성된 반도체 메모리 소자의 특성을 설명하기 위한 그래프이다.
도 25를 참조하면, 본 발명의 실시예에 따라 이온 주입 공정을 생략하고, 제1 도전층 상에 금속층을 형성하여 도전층 즉, 금속 실리사이드를 형성한 경우와 제1 도전층에 이온 주입 공정을 수행하여 도전층을 형성하는 경우의 초기 문턱 전압의 산포를 나타낸다.
이온 주입 공정을 생략하고, 제1 도전층 상에 금속층을 형성하여 금속 실리사이드를 형성하는 경우가 이온 주입 공정을 수반하는 경우에 비하여 초기 문턱 전압과 같은 전기적 특성의 산포가 감소되는 것을 알 수 있다.
따라서, 본원 발명의 비휘발성 메모리 소자 제조 방법에 따르면, 비휘발성 메모리 소자들의 특성을 균일하게 유지시킬 수 있으므로 비휘발성 메모리 소자의 내구성(endurance)을 향상시킬 수 있다.
도 26은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 26을 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 도 3, 도 23 및 도 24에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
도 27은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 27을 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(820)는 도 3, 도 23 및 도 24에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드(multi media card: MMC) 또는 보안 디지털 카드(secure digital card: SD)를 포함할 수 있다.
도 28은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 28을 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 도 3, 도 23 및 도 24에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 105: 불순물 영역
110: 층간 희생층 120, 220: 반도체 영역
130: 매립 절연층 140, 240: 게이트 유전막 142, 242: 터널링 절연층 144, 244: 전하 저장층 146, 246: 블록킹 절연층 150, 250: 게이트 전극 1 60, 260: 층간 절연층 170, 170c, 170d: 도전층
170a: 제1 도전층 170b, 115: 제2 도전층
175: 매립 절연층 185: 절연 영역
187: 배선간 절연층 190: 비트 라인 콘택 플러그
195: 비트 라인

Claims (10)

  1. 기판 상에 층간 희생층들 및 층간 절연층들을 교대로 적층하는 단계;
    상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판의 제1 부분을 노출시키는 복수의 제1 개구부를 형성하는 단계;
    상기 제1 개구부의 측벽 및 하면에 반도체 영역을 형성하는 단계;
    상기 제1 개구부의 일부가 매립되도록 매립 절연층을 형성하는 단계;
    상기 제1 개구부 내에서 상기 매립 절연층 상에 제1 도전층을 형성하는 단계;
    상기 제1 부분과 다른 상기 기판의 제2 부분을 노출시키는 제2 개구부를 형성하고, 상기 제2 부분에 불순물 영역을 형성하는 단계;
    상기 제1 도전층 및 상기 불순물 영역을 덮도록, 상기 기판 상에 금속층을 형성하는 단계; 및
    상기 금속층을 금속 실리사이드층으로 형성하는 단계;를 포함하고,
    상기 금속층을 금속 실리사이드층으로 형성하는 단계는 상기 제1 도전층의 적어도 일부 및 상기 불순물 영역의 적어도 일부를 함께 금속 실리사이드층으로 형성하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자 제조방법.
  2. 제1항에 있어서,
    상기 금속층을 금속 실리사이드층으로 형성하는 단계는,
    열처리 공정을 수행하여 상기 제1 도전층 및 상기 불순물 영역 상의 상기 금속층을 선택적으로 금속 실리사이드층으로 형성하는 단계;
    를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자 제조방법.
  3. 삭제
  4. 제2항에 있어서,
    상기 제1 도전층 및 상기 불순물 영역 상의 상기 금속층을 선택적으로 금속 실리사이드층으로 형성하는 단계는,
    상기 제1 도전층 및 상기 반도체 영역의 적어도 일부분을 금속 실리사이드층으로 형성하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자 제조방법.
  5. 제2항에 있어서,
    상기 제1 도전층 상에 형성된 금속 실리사이드층과 전기적으로 연결되는 비트 라인을 형성하는 단계; 및
    상기 불순물 영역 상에 형성된 금속 실리사이드층 상에 매립 절연층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자 제조방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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