JP2009164433A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2009164433A
JP2009164433A JP2008001681A JP2008001681A JP2009164433A JP 2009164433 A JP2009164433 A JP 2009164433A JP 2008001681 A JP2008001681 A JP 2008001681A JP 2008001681 A JP2008001681 A JP 2008001681A JP 2009164433 A JP2009164433 A JP 2009164433A
Authority
JP
Japan
Prior art keywords
layer
drain
conductive layer
source
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008001681A
Other languages
English (en)
Inventor
Yosuke Komori
陽介 小森
Ryuta Katsumata
竜太 勝又
Takashi Kito
傑 鬼頭
Yoshiaki Fukuzumi
嘉晃 福住
Masaru Kito
大 木藤
Hiroyasu Tanaka
啓安 田中
Yasuyuki Matsuoka
泰之 松岡
Megumi Ishizuki
恵 石月
Hideaki Aochi
英明 青地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008001681A priority Critical patent/JP2009164433A/ja
Priority to US12/345,088 priority patent/US8330216B2/en
Publication of JP2009164433A publication Critical patent/JP2009164433A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】特性にばらつきがなく且つゲート電極が低抵抗の選択トランジスタを有する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、メモリ柱状半導体層３４と、メモリ柱状半導体層３４との間に電荷を蓄積する電荷蓄積層３６を挟むようにして形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。また、ドレイン側柱状半導体層４６と、ドレイン側柱状半導体層４６との間にドレイン側ゲート絶縁層４７を挟むようにして形成されると共に積層方向に直交するＹ方向に所定の間隔Ｐ１を設けて、ライン状に繰り返し設けられたドレイン側第１導電層４２とを備える。ドレイン側第１導電層４２の長手方向に沿った側壁にはドレイン側第１導電層４２に接して延びるドレイン側第２導電層４８が形成されている。
【選択図】図４

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。特許文献１に記載された不揮発性半導体記憶装置は、ドレイン側選択ゲート電極、ワード線、及びソース側選択ゲート電極となる導電層と、この導電層を絶縁分離する層間絶縁層とを交互に積層している。その後、ホールを開口し、その内部に柱状半導体、トンネル絶縁層、電荷蓄積層、ブロック絶縁層等を形成している。
しかし、ドレイン側選択ゲート電極及びソース側選択ゲート電極となる導電層をライン状に形成した後、ホールを開口する工程において、合わせずれが生じ、選択ゲート電極の特性にばらつきが生じる場合がある。また、ホールによってライン状に形成された導電層の幅が減少するため、選択ゲート電極の抵抗が上昇する。
特開２００７−２６６１４３号公報
本発明は、特性にばらつきがなく且つゲート電極が低抵抗の選択トランジスタを有する不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第１の柱状半導体層と、前記第１の柱状半導体層との間に電荷を蓄積する電荷蓄積層を挟むようにして形成された複数の第１の導電層と、前記第１の柱状半導体層の上部に接し且つ前記基板に対して垂直方向に延びる第２の柱状半導体層と、前記第２の柱状半導体層との間に絶縁層を挟むようにして形成されると共に積層方向に直交する第１方向に所定の間隔を設けてライン状に繰り返し設けられた第２の導電層とを備え、前記第２の導電層の長手方向に沿った側壁には前記第２の導電層に接し且つ前記第１方向に延びる第１の側壁導電層が形成されていることを特徴とする。
また、本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第１の柱状半導体層と、前記第１の柱状半導体層との間に電荷を蓄積する電荷蓄積層を挟むようにして形成された複数の第１の導電層と、前記第１の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第３の柱状半導体層と、前記第３の柱状半導体層との間に絶縁層を挟むようにして形成されると共に積層方向に直交する第１方向に所定の間隔を設けてライン状に繰り返し設けられた第３の導電層とを備え、前記第３の導電層の長手方向に沿った側壁には前記第３の導電層に接し且つ前記第１方向に延びる第２の側壁導電層が形成されていることを特徴とする。
本発明によれば、特性にばらつきがなく且つゲート電極が低抵抗の選択トランジスタを有する不揮発性半導体記憶装置を提供することができる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
（第１の実施の形態）
（第１の実施の形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１の実施の形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
また、図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００においては、メモリトランジスタ領域１２を構成するメモリトランジスタは、導電層を複数積層することによって形成されている。
図２は、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。図２において、上述したソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤの延びる方向をＸ方向とし、上述したビット線ＢＬの延びる方向をＹ方向とする。また、各層が積層される方向（積層方向）をＺ方向とする。第１の実施の形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ｎＭＯＳ）ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１の実施の形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、各層のワード線（ＷＬ１〜ＷＬ４）は、それぞれ、ある領域で２次元的に広がっている。各層のワード線（ＷＬ１〜ＷＬ４）は、同一層からなる板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。なお、図１及び図２において、ワード線ＷＬの積層数は４層であるが、これに限定されるものではなく、その他の数としてもよい。
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａの表面に垂直な方向（Ｚ方向）に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、半導体基板Ｂａに平行なＹ方向（積層方向に直交する方向）に所定の間隔を設けて、ライン状に繰り返し設けられている。また、ソース側選択ゲート線ＳＧＳの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。なお、ソース側選択ゲート線ＳＧＳは、互いに絶縁分離されたライン状に繰り返し形成する代わりに、１つのブロック内の全メモリストリングスＭＳに共通な1枚の板状の電極とすることも可能である。
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介してドレイン側選択トランジスタＳＤＴｒｍｎを構成するドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、Ｙ方向に所定の間隔を設けて、ライン状に繰り返し設けられている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。
次に、図２及び図３を参照して、第１の実施の形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１の実施の形態における一つのメモリストリングスＭＳの回路図である。
図２及び図３に示すように、第１の実施の形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１の実施の形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のｐ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋型領域に柱状半導体ＣＬｍｎが形成されている。
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋型領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬｍが接続されている。
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成されたトンネル絶縁層、電荷蓄積層及びブロック絶縁層と、そのトンネル絶縁層、電荷蓄積層及びブロック絶縁層を取り囲むように形成されたワード線ＷＬとを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲート電極として機能する。
ソース側選択トランジスタＳＳＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された絶縁層、その絶縁層を取り囲むように形成されたソース側選択ゲート線ＳＧＳを有する。ソース側選択ゲート線ＳＧＳは、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
ドレイン側選択トランジスタＳＤＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された絶縁層、その絶縁層を取り囲むように形成されたドレイン側選択ゲート線ＳＧＤを有する。ドレイン側選択ゲート線ＳＧＤは、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、及びソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。つまり、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路、及びビット線駆動回路は、メモリストリングスＭＳを制御する制御回路としての機能を有する。
（第１の実施の形態に係るメモリストリングスＭＳの具体的構成）
次に、図４を参照して、メモリストリングスＭＳの更に具体的な構成を説明する。図４は、第１の実施の形態における一部のメモリストリングスＭＳの断面図である。図４に示すように、メモリストリングスＭＳは、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
ソース側選択トランジスタ層２０は、半導体基板Ｂａのソース線層（ソース線ＳＬとして機能）５１上に形成されたソース側第１絶縁層２１と、ソース側第１絶縁層２１の上面に形成されたソース側導電層２２と、ソース側導電層２２の上面に形成されたソース側第２絶縁層２３を有する。ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、Ｙ方向に所定の間隔Ｐ１を設けて、ライン状に繰り返し設けられている。隣接するソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３のＹ方向の間には、層間絶縁層２４が設けられている。ソース側第１絶縁層２１及びソース側第２絶縁層２３は、例えば、シリコン酸化膜（ＳｉＯ２）にて構成されている。また、ソース側導電層２２は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。なお、ソース側導電層２２は、上述したソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
また、ソース側選択トランジスタ層２０は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するソース側ホール２５、及びソース側ホール２５内に形成され半導体基板Ｂａに対して垂直方向に延びるソース側柱状半導体層２６を有する。ソース側柱状半導体層２６は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
更に、ソース側選択トランジスタ層２０は、ソース側柱状半導体層２６に接して形成されたソース側ゲート絶縁層２７を有する。このソース側ゲート絶縁層２７は、ソース側導電層２２と接する。絶縁層２７は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。
上記ソース側選択トランジスタ層２０において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２６との間にソース側ゲート絶縁層２７を挟むように形成されている。
メモリトランジスタ層３０は、ソース側第２絶縁層２３の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの間に設けられた第１〜第４ワード線導電層（第１の導電層）３２ａ〜３２ｄとを有する。第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、例えば、シリコン酸化膜（ＳｉＯ２）にて構成されている。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、上述したワード線ＷＬ１〜ＷＬ４として機能する。
また、メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通して形成されたメモリホール３３、及びメモリホール３３内に形成され半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層（第１の柱状半導体層）３４を有する。メモリ柱状半導体層３４は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
更に、メモリトランジスタ層３０は、メモリ柱状半導体層３４に接して形成されたトンネル絶縁層３５、トンネル絶縁層３５に接すると共に電荷を蓄積する電荷蓄積層３６と、その電荷蓄積層３６に接するブロック絶縁層３７とを有する。このブロック絶縁層３７は、第１〜第４ワード線導電層３２ａ〜３２ｄと接する。トンネル絶縁層３５は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。電荷蓄積層３６は、例えば、シリコン窒化膜（ＳｉＮ）にて形成されている。ブロック絶縁層３７は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。
上記メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄの構成を換言すると、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリ柱状半導体層３４との間にトンネル絶縁層３５、電荷蓄積層３６及びブロック絶縁層３７を挟むように形成されている。
ドレイン側選択トランジスタ層４０は、第５ワード線間絶縁層３１ｅ上に形成された絶縁層４１ａ、４１ｂからなるドレイン側第１絶縁層４１と、ドレイン側第１絶縁層４１の上面に形成されたドレイン側第１導電層（第２の導電層）４２と、ドレイン側第１導電層４２の上面に形成された絶縁層４３ａ、４３ｂからなるドレイン側第２絶縁層４３とを有する。絶縁層４１ｂ、ドレイン側第１導電層４２、及びドレイン側第２絶縁層４３は、Ｙ方向に所定の間隔Ｐ１を設けて、ライン状に繰り返し設けられている。間隔Ｐ１のスペースをもって隣接する絶縁層４１ｂ、ドレイン側第１導電層４２、及びドレイン側第２絶縁層４３の側壁にはドレイン側第２導電層（第１の側壁導電層）４８が形成されている。ドレイン側第２導電層４８は、絶縁層４１ｂ、ドレイン側第１導電層４２、及びドレイン側第２絶縁層４３に接し、且つ絶縁層４１ｂ、ドレイン側第１導電層４２、及びドレイン側第２絶縁層４３と同様に図２に示すＸ方向に延びて形成されている。絶縁層４１ｂ、ドレイン側第１導電層４２、ドレイン側第２絶縁層４３、及びドレイン側第２導電層４８のＹ方向の間には、層間絶縁層４４が設けられている。
絶縁層４１ａ及び絶縁層４３ｂは、例えば、シリコン窒化膜（ＳｉＮ）にて形成されている。絶縁層４１ｂ、絶縁層４３ａ及び層間絶縁層４４は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。ドレイン側第１導電層４２及びドレイン側第２導電層４８は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。なお、ドレイン側第１導電層４２及びドレイン側第２導電層４８は、上述したドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
また、ドレイン側選択トランジスタ層４０は、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を貫通するドレイン側ホール４５、及びドレイン側ホール４５内に形成され半導体基板Ｂａに対して垂直方向に延びるドレイン側柱状半導体層（第２の柱状半導体層）４６を有する。ドレイン側柱状半導体層４６は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
更に、ドレイン側選択トランジスタ層４０は、ドレイン側柱状半導体層４６に接して形成されたドレイン側ゲート絶縁層４７を有する。このドレイン側ゲート絶縁層４７は、ドレイン側第１導電層４２と接する。ドレイン側ゲート絶縁層４７は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。
上記ドレイン側選択トランジスタ層４０において、ドレイン側第１導電層４２の構成を換言すると、ドレイン側第１導電層４２は、ドレイン側柱状半導体層４６との間にドレイン側ゲート絶縁層４７を挟むように形成されている。
ドレイン側選択トランジスタ層４０は、層間絶縁膜４４を貫通して、ドレイン側柱状半導体層４６に達するように、ドレイン側コンタクトプラグ層４９が設けられている。ドレイン側コンタクトプラグ層４９は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等にて形成されている。
ドレイン側選択トランジスタ層４０の上部には、ビット線層５２が形成されている。ビット線層５２は、ビット線ＢＬとして機能する。ビット線層５２は、ドレイン側コンタクトプラグ層４９を介してドレイン側柱状半導体層４６に接続されている。
（第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程）
次に、図５〜図１３を参照して、本実施の形態に係る不揮発性半導体記憶装置のドレイン側選択トランジスタ層４０の製造工程について説明する。図５〜図１３は、本実施の形態に係る不揮発性半導体記憶装置の製造工程におけるドレイン側選択トランジスタ層４０を示す断面図である。
図５に示すように、メモリトランジスタ層３０上にシリコン窒化膜（ＳｉＮ）６１ａ、シリコン酸化膜（ＳｉＯ２）６１ｂ、ポリシリコン（ｐ−Ｓｉ）膜６２、シリコン酸化膜（ＳｉＯ２）６３ａ、シリコン窒化膜（ＳｉＮ）６３ｂを順に堆積する。シリコン窒化膜６１ａ、シリコン酸化膜６１ｂ、ポリシリコン膜６２、シリコン酸化膜６３ａ、及びシリコン窒化膜６３ｂは、後に示す工程の後、ドレイン側第１絶縁層４１、ドレイン側第１導電層４２、及びドレイン側第２絶縁層４３となる。
次に、図６に示すように、第１〜第５ワード線間絶縁層（第１層間絶縁層）３１ａ〜３１ｅと、第１〜第４ワード線導電層（第１の導電層）３２ａ〜３２ｄとの積層構造の上部の位置に、選択トランジスタ分離溝６４を形成する。選択トランジスタ分離溝６４は、所定間隔Ｐ１を設けて繰り返し形成される。また、選択トランジスタ分離溝６４は、シリコン窒化膜６３ｂ、シリコン酸化膜６３ａ、ポリシリコン膜６２、シリコン酸化膜６１ｂを貫通して、シリコン窒化膜６１ａに達するように形成される。この選択トランジスタ分離溝６４により、ポリシリコン（ｐ−Ｓｉ）膜６２はライン状のドレイン側選択ゲート線ＳＧＤとなる。この選択トランジスタ分離溝６４の内部を含むシリコン窒化膜６３ｂ上の全面に、シリコン酸化膜（ＳｉＯ２）６５を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。これにより、選択トランジスタ分離溝６４をシリコン酸化膜６５で埋め込む。
次に、図７に示すように、メモリ柱状半導体層３４と整合する位置に、シリコン窒化膜６３ｂ、シリコン酸化膜６３ａ、ポリシリコン膜６２、シリコン酸化膜６１ｂ及びシリコン窒化膜６１ａを貫通して、メモリ柱状半導体層３４に達するようにドレイン側ホール６６を形成する。このドレイン側ホール６６内にシリコン酸化膜を堆積させた後、エッチバックによりドレイン側ホール６６底部のシリコン酸化膜を除去する。この工程によって、ドレイン側ホール６６の側壁にドレイン側ゲート絶縁層６７を形成する。この後、ドレイン側ホール６６内を含む全面にポリシリコン（ｐ−Ｓｉ）を堆積する。このポリシリコンをＲＩＥ（Reactive Ion Etching）法を用いてエッチングして、ドレイン側選択トランジスタＳＤＴｒｍｎのチャネルとなるドレイン側柱状半導体層６８を形成する。
次に、図８に示すように、ライン状に形成された選択トランジスタ分離溝６４内のシリコン酸化膜６５を選択的に除去する。
次に、図９に示すように、開口された選択トランジスタ分離溝６４内を含むドレイン側選択トランジスタ層４０の全面にポリシリコン膜を堆積する。その後、例えば、ＲＩＥ（Reactive Ion Etching）法を用いてポリシリコン膜をエッチングする。エッチングにより、選択トランジスタ分離溝６４の底面及びドレイン側柱状半導体層６８の上面のポリシリコン膜は除去される。しかし、選択トランジスタ分離溝６４の側面に形成されたポリシリコン膜６９は除去されずに残る。シリコン酸化膜６１ｂ、ポリシリコン膜６２、シリコン酸化膜６３ａ、及びシリコン窒化膜６３ｂの側壁に残ったポリシリコン膜６９は、後に示す工程の後、ドレイン側第２導電層４８となる。また、このとき、ドレイン側選択トランジスタＳＤＴｒｍｎのチャネルとなるドレイン側柱状半導体層６８の上部もエッチングされている。
次に、図１０に示すように、選択トランジスタ分離溝６４の内部を含むドレイン側選択トランジスタ層４０の全面に、シリコン酸化膜７０を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。これにより、選択トランジスタ分離溝６４をシリコン酸化膜７０で埋め込む。
次に、図１１に示すように、シリコン酸化膜７０上にさらにシリコン酸化膜７１を堆積する。このシリコン酸化膜７１は、後に示す工程の後、層間絶縁層４４となる。
次に、図１２に示すように、シリコン酸化膜７１を貫通して、ドレイン側柱状半導体層６８に達するようにドレイン側コンタクトプラグ層のためのホール７２を形成する。
次に、図１３に示すように、このホール７２内に、例えばタングステン（Ｗ）を堆積した後、平坦化してドレイン側コンタクトプラグ層７３を形成する。この後、ドレイン側コンタクトプラグ層７３に接するようにビット線となるビット線層５２を形成する。ビット線層５２は、例えば、タングステン（Ｗ）にて形成される。このようにして第１の実施の形態に係る不揮発性半導体記憶装置のドレイン側選択トランジスタ層４０を形成することができる。
（第１の実施の形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１の実施の形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１の実施の形態に係る不揮発性半導体記憶装置１００は、上記構造に示したようにメモリストリングスＭＳを縦型にしているため、高集積化が可能である。
図１４は、本実施の形態の不揮発性半導体記憶装置１００の図４に示すＡ−Ａ’線部の上面図である。図１５は、比較例の不揮発性半導体記憶装置の図４に示すＡ−Ａ’線部に相当する箇所の上面図である。
図１５（ａ）に示すように、比較例の不揮発性半導体記憶装置は、ライン状に形成されたドレイン側第１導電層４２の周りにドレイン側第２導電層４８が形成されていない。この場合、ドレイン側ホール４５を形成する際、ドレイン側柱状半導体層４６のコンタクトの径のばらつきや、ホール形成時の合わせずれ等によりドレイン側柱状半導体層４６がドレイン側第１導電層４２から外れる場合がある（図１５（ｂ）参照）。これにより、ドレイン側選択トランジスタＳＤＴｒｍｎの特性のばらつきを招くおそれがある。一方、第１の実施の形態に係る不揮発性半導体記憶装置１００においては、図１４（ａ）に示すように、ライン状に形成されたドレイン側第１導電層４２の側壁にドレイン側第２導電層４８を設けている。ホール形成時の合わせずれ等によりドレイン側柱状半導体層４６がドレイン側第１導電層４２から外れた場合でも、ドレイン側第２導電層４８を形成する工程で、ドレイン側柱状半導体層４６はドレイン側第１導電層４２及びドレイン側第２導電層４８に完全に囲まれることになる（図１４（ｂ）参照）。よって、ドレイン側選択トランジスタＳＤＴｒｍｎの特性を均一化することができる。
また、ドレイン側第１導電層４２に加えて、ドレイン側第２導電層４８もドレイン側選択トランジスタＳＤＴｒｍｎのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側第１導電層４２、及びドレイン側第２導電層４８の幅ｄ１は、ドレイン側第１導電層４２のみの幅ｄ２より広い。このため、ドレイン側選択トランジスタＳＤＴｒｍｎのゲート電極及びドレイン側選択ゲート線ＳＧＤの抵抗を低減することもできる。
以上のように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、特性にばらつきがなく且つ低抵抗のゲート線をもつ選択トランジスタを備える。
（第２の実施の形態）
（第２の実施の形態に係る不揮発性半導体記憶装置の構成）
次に、図１６を参照して、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の具体的な構成について説明する。なお、第２の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
図１６は、第２の実施の形態におけるメモリストリングスＭＳの断面図である。図１６に示すように、メモリストリングスＭＳは、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層８０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層８０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
ドレイン側選択トランジスタ層８０は、第５ワード線間絶縁層３１ｅ上に形成された絶縁層８１ａ、８１ｂからなるドレイン側第１絶縁層８１と、ドレイン側第１絶縁層８１の上面に形成されたドレイン側第１導電層８２と、ドレイン側第１導電層８２の上面に形成された絶縁層８３ａ、８３ｂからなるドレイン側第２絶縁層８３とを有する。絶縁層８１ｂ、ドレイン側第１導電層８２、及びドレイン側第２絶縁層８３は、Ｙ方向に所定の間隔Ｐ１を設けて、ライン状に繰り返し設けられている。間隔Ｐ１のスペースをもって隣接する絶縁層８１ｂ、ドレイン側第１導電層８２、及びドレイン側第２絶縁層８３の側壁にはドレイン側第２導電層８８が形成されている。ドレイン側第２導電層８８は、絶縁層８１ｂ、ドレイン側第１導電層８２、及びドレイン側第２絶縁層８３に接し、且つ絶縁層８１ｂ、ドレイン側第１導電層８２、及びドレイン側第２絶縁層８３と同様に図２に示すＸ方向に延びて形成されている。本実施の形態において、ドレイン側第２導電層８８の表面にはシリサイド層９０が形成されている。また、ライン状に設けられたドレイン側第１導電層８２、ドレイン側第２導電層８８、シリサイド層９０を覆うように、絶縁層９１が形成されている。絶縁層９１のＹ方向の間には、層間絶縁層８４が設けられている。
絶縁層８１ａ、絶縁層８３ｂ及び絶縁層９１は、例えば、シリコン窒化膜（ＳｉＮ）にて形成されている。絶縁層８１ｂ、絶縁層８３ａ及び層間絶縁層８４は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。ドレイン側第１導電層８２及びドレイン側第２導電層８８は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。シリサイド層９０は、例えば、チタンシリサイド（ＴｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）にて形成されている。なお、ドレイン側第１導電層８２、ドレイン側第２導電層８８及びシリサイド層９０は、上述したドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
また、ドレイン側選択トランジスタ層８０は、ドレイン側第１絶縁層８１、ドレイン側導電層８２、及びドレイン側第２絶縁層８３を貫通するドレイン側ホール８５、及びドレイン側ホール８５内に形成され半導体基板Ｂａに対して垂直方向に延びるドレイン側柱状半導体層８６を有する。ドレイン側柱状半導体層８６は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。本実施の形態において、ドレイン側柱状半導体層８６の上面にもシリサイド層９２が形成されている。
更に、ドレイン側選択トランジスタ層８０は、ドレイン側柱状半導体層８６に接して形成されたドレイン側ゲート絶縁層８７を有する。このドレイン側ゲート絶縁層８７は、ドレイン側第１導電層８２と接する。ドレイン側ゲート絶縁層８７は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。
上記ドレイン側選択トランジスタ層８０において、ドレイン側第１導電層８２の構成を換言すると、ドレイン側第１導電層８２は、ドレイン側柱状半導体層８６との間にドレイン側ゲート絶縁層８７を挟むように形成されている。
ドレイン側選択トランジスタ層８０は、層間絶縁膜８４を貫通して、ドレイン側柱状半導体層８６の上面のシリサイド層９２に達するように、ドレイン側コンタクトプラグ層８９が設けられている。ドレイン側コンタクトプラグ層８９は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等にて形成されている。
ドレイン側選択トランジスタ層８０の上部には、ビット線層５２が形成されている。ビット線層５２は、ビット線ＢＬとして機能する。ビット線層５２は、ドレイン側コンタクトプラグ層８９及びシリサイド層９２を介してドレイン側柱状半導体層８６に接続されている。
（第２の実施の形態に係る不揮発性半導体記憶装置１００の製造工程）
次に、図１７〜図２２を参照して、本実施の形態に係る不揮発性半導体記憶装置のドレイン側選択トランジスタ層８０の製造工程について説明する。図１７〜図２２は、本実施の形態に係る不揮発性半導体記憶装置の製造工程におけるドレイン側選択トランジスタ層８０を示す断面図である。ここで、本実施の形態に係る不揮発性半導体記憶装置の製造工程は、図９に示すポリシリコン膜６９のエッチングまでは第１の実施の形態と同様である。
図１７に示すように、エッチングしたポリシリコン膜６９上及びドレイン側柱状半導体層６８上を含むドレイン側選択トランジスタ層８０の全面に、スパッタリング又はＣＶＤ（Chemical Vapor Deposition）法により、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、又はニッケル（Ｎｉ）等の金属膜を堆積する。その後、熱を加えることによりポリシリコン膜６９及びドレイン側柱状半導体層６８の表面に、自己整合的にシリサイド層１０１、１０２を形成する（サリサイド工程）。この後、洗浄を行うことにより、シリコン窒化膜６１ａ上及びシリコン窒化膜６３ｂ上のシリサイド化されていない金属膜を除去する。シリサイド層１０１、１０２は、後に示す工程の後、シリサイド層９０、９２となる。
次に、図１８に示すように、シリサイド層１０１上及びシリサイド層１０２上を含むドレイン側選択トランジスタ層８０上の全面にシリコン窒化膜１０３を堆積する。シリコン窒化膜１０３は、後に示す工程の後、絶縁層９１となる。
次に、図１９に示すように、選択トランジスタ分離溝６４の内部を含むドレイン側選択トランジスタ層８０の全面に、シリコン酸化膜１０４を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。これにより、選択トランジスタ分離溝６４をシリコン酸化膜１０４で埋め込む。
次に、図２０に示すように、シリコン酸化膜１０４上にさらにシリコン酸化膜１０５を堆積する。このシリコン酸化膜１０５は、後に示す工程の後、層間絶縁膜８４となる。
次に、図２１に示すように、シリコン酸化膜１０５及びシリコン窒化膜１０３を貫通して、ドレイン側柱状半導体層６８上のシリサイド層１０２に達するようにドレイン側コンタクトプラグ層のためのホール１０６を形成する。
次に、図２２に示すように、このホール１０６内に、例えばタングステン（Ｗ）を堆積した後、平坦化してドレイン側コンタクトプラグ層１０７を形成する。この後、ドレイン側コンタクトプラグ層１０７に接するようにビット線となるビット線層５２を形成する。ビット線層５２は、例えば、タングステン（Ｗ）にて形成される。このようにして第２の実施の形態に係る不揮発性半導体記憶装置のドレイン側選択トランジスタ層８０を形成することができる。
（第２の実施の形態に係る不揮発性半導体記憶装置１００の効果）
次に、第２の実施の形態に係る不揮発性半導体記憶装置１００の効果について説明する。第２の実施の形態に係る不揮発性半導体記憶装置１００においても、ライン状に形成されたドレイン側第１導電層８２の側壁にドレイン側第２導電層８８を設けている。ホール形成時の合わせずれ等により、ドレイン側柱状半導体層８６がドレイン側第１導電層８２から外れた場合でも、ドレイン側第２導電層８８を形成する工程で、ドレイン側柱状半導体層８６はドレイン側第１導電層８２及びドレイン側第２導電層８８に完全に囲まれることになる。よって、ドレイン側選択トランジスタＳＤＴｒｍｎの特性を均一化することができる。
また、本実施の形態の不揮発性半導体記憶装置は、ドレイン側第２導電層８８の表面にシリサイド層９０が形成されている。このシリサイド層９０により、ドレイン側選択トランジスタＳＤＴｒｍｎのゲート電極及びドレイン側選択ゲート線ＳＧＤの抵抗をさらに低減することができる。
以上のように、第２の実施の形態に係る不揮発性半導体記憶装置１００は、特性にばらつきがなく且つ低抵抗のゲート線をもつ選択トランジスタを備える。
（その他の実施の形態）
以上、不揮発性半導体記憶装置の実施の形態を説明してきたが、本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記第１の実施の形態及び第２の実施の形態において、側壁導電層が形成される選択トランジスタ層は、メモリストリングスＭＳの上層のドレイン側選択トランジスタ層として説明している。しかし、これはメモリストリングスＭＳの下層のソース側選択トランジスタ層にもこのような構造を設けることが可能である。
図２３は、第１の実施の形態の変形例のメモリストリングスＭＳの断面図である。図２３に示すように、メモリストリングスＭＳは、下層から上層へと、ソース側選択トランジスタ層１１０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層１１０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。なお、メモリトランジスタ層３０及びドレイン側選択トランジスタ層４０の構造は、第１の実施の形態と同様である。
ソース側選択トランジスタ層１１０は、半導体基板Ｂａのソース線層（ソース線ＳＬとして機能）５１上に形成された絶縁層１１１ａ、１１１ｂからなるソース側第１絶縁層１１１と、ソース側第１絶縁層１１１の上面に形成されたソース側第１導電層（第３の導電層）１１２と、ソース側第１導電層１１２の上面に形成された絶縁層１１３ａ、１１３ｂからなるソース側第２絶縁層１１３とを有する。絶縁層１１１ｂ、ソース側第１導電層１１２、及びソース側第２絶縁層１１３は、Ｙ方向に所定の間隔Ｐ１を設けて、ライン状に繰り返し設けられている。間隔Ｐ１のスペースをもって隣接する絶縁層１１１ｂ、ソース側第１導電層１１２、及びソース側第２絶縁層１１３の側壁にはソース側第２導電層（第２の側壁導電層）１１８が形成されている。ソース側第２導電層１１８は、絶縁層１１１ｂ、ソース側第１導電層１１２、及びソース側第２絶縁層１１３に接し、且つ絶縁層１１１ｂ、ソース側第１導電層１１２、及びソース側第２絶縁層１１３と同様に図２に示すＸ方向に延びて形成されている。絶縁層１１１ｂ、ソース側第１導電層１１２、ソース側第２絶縁層１１３、及びソース側第２導電層１１８のＹ方向の間には、層間絶縁層１１４が設けられている。
絶縁層１１１ａ及び絶縁層１１３ｂは、例えば、シリコン窒化膜（ＳｉＮ）にて形成されている。絶縁層１１１ｂ、絶縁層１１３ａ及び層間絶縁層１１４は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。ソース側第１導電層１１２及びソース側第２導電層１１８は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。なお、ソース側第１導電層１１２及びソース側第２導電層１１８は、上述したソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
また、ソース側選択トランジスタ層１１０は、ソース側第１絶縁層１１１、ソース側導電層１１２、及びソース側第２絶縁層１１３を貫通するソース側ホール１１５、及びソース側ホール１１５内に形成され半導体基板Ｂａに対して垂直方向に延びるソース側柱状半導体層（第３の柱状半導体層）１１６を有する。ソース側柱状半導体層１１６は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
更に、ソース側選択トランジスタ層１１０は、ソース側柱状半導体層１１６に接して形成されたソース側ゲート絶縁層１１７を有する。このソース側ゲート絶縁層１１７は、ソース側第１導電層１１２と接する。ソース側ゲート絶縁層１１７は、例えば、シリコン酸化膜（ＳｉＯ２）にて形成されている。
上記ソース側選択トランジスタ層１１０において、ソース側第１導電層１１２の構成を換言すると、ソース側第１導電層１１２は、ソース側柱状半導体層１１６との間にソース側ゲート絶縁層１１７を挟むように形成されている。
ソース側選択トランジスタ層１１０は、層間絶縁膜１１４を貫通して、ソース側柱状半導体層１１６に達するように、ソース側コンタクトプラグ層１１９が設けられている。ソース側選択トランジスタ層１１０の上部には、メモリ柱状半導体層３４が接続されている。ソース側コンタクトプラグ層１１９は、例えば、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
このように、ソース側選択トランジスタ層１１０のソース側第１導電層１１２の側壁にソース側第２導電層１１８を設けている。ホール形成時の合わせずれ等によりソース側柱状半導体層１１６がソース側第１導電層１１２から外れた場合でも、ソース側第２導電層１１８を形成する工程で、ソース側柱状半導体層１１６はソース側第１導電層１１２及びソース側第２導電層１１８に完全に囲まれることになる。よって、ソース側選択トランジスタＳＳＴｒｍｎの特性を均一化することができる。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の構成概略図である。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部概略斜視図である。 本発明の第１の実施の形態における一つのメモリストリングスＭＳの回路図である。 第１の実施の形態におけるメモリストリングスＭＳの断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００を説明する上面図である。 比較例の不揮発性半導体記憶装置を説明する上面図である。 第２の実施の形態におけるメモリストリングスＭＳの断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１の実施の形態の変形例のメモリストリングスＭＳの断面図である。
符号の説明
１００・・・不揮発性半導体記憶装置、 １２・・・メモリトランジスタ領域、 １３・・・ワード線駆動回路、 １４・・・ソース側選択ゲート線駆動回路、 １５・・・ドレイン側選択ゲート線駆動回路、 １６・・・センスアンプ、 ２０、１１０、１２０・・・ソース側選択トランジスタ層、 ３０・・・メモリトランジスタ層、 ４０、８０・・・ドレイン側選択トランジスタ層、 ５１・・・ソース線層、 ５２・・・ビット線層、 Ｂａ・・・半導体基板、 ＣＬｍｎ・・・柱状半導体、 ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ・・・メモリトランジスタ、 ＳＳＴｒｍｎ・・・ソース側選択トランジスタ、 ＳＤＴｒｍｎ・・・ドレイン側選択トランジスタ。

Claims (4)

  1. 電気的に書き換え可能な複数のメモリセル及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
    前記メモリストリングスは、
    基板に対して垂直方向に延びる第１の柱状半導体層と、
    前記第１の柱状半導体層との間に電荷を蓄積する電荷蓄積層を挟むようにして形成された複数の第１の導電層と、
    前記第１の柱状半導体層の上部に接し且つ前記基板に対して垂直方向に延びる第２の柱状半導体層と、
    前記第２の柱状半導体層との間に絶縁層を挟むようにして形成されると共に積層方向に直交する第１方向に所定の間隔を設けてライン状に繰り返し設けられた第２の導電層と
    を備え、
    前記第２の導電層の長手方向に沿った側壁には前記第２の導電層に接し且つ前記第１方向に延びる第１の側壁導電層が形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１の側壁導電層の表面には、シリサイドが形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第２の導電層の上に形成された層間絶縁層をさらに備え、
    前記第１の側壁導電層は、前記層間絶縁層の側壁にも接して形成されていることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  4. 電気的に書き換え可能な複数のメモリセル及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
    前記メモリストリングスは、
    基板に対して垂直方向に延びる第１の柱状半導体層と、
    前記第１の柱状半導体層との間に電荷を蓄積する電荷蓄積層を挟むようにして形成された複数の第１の導電層と、
    前記第１の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第３の柱状半導体層と、
    前記第３の柱状半導体層との間に絶縁層を挟むようにして形成されると共に積層方向に直交する第１方向に所定の間隔を設けてライン状に繰り返し設けられた第３の導電層と
    を備え、
    前記第３の導電層の長手方向に沿った側壁には前記第３の導電層に接し且つ前記第１方向に延びる第２の側壁導電層が形成されている
    ことを特徴とする不揮発性半導体記憶装置。
JP2008001681A 2008-01-08 2008-01-08 不揮発性半導体記憶装置 Withdrawn JP2009164433A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008001681A JP2009164433A (ja) 2008-01-08 2008-01-08 不揮発性半導体記憶装置
US12/345,088 US8330216B2 (en) 2008-01-08 2008-12-29 Non-volatile semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008001681A JP2009164433A (ja) 2008-01-08 2008-01-08 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2009164433A true JP2009164433A (ja) 2009-07-23

Family

ID=40849886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008001681A Withdrawn JP2009164433A (ja) 2008-01-08 2008-01-08 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US8330216B2 (ja)
JP (1) JP2009164433A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049239A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011096341A (ja) * 2009-11-02 2011-05-12 Toshiba Corp 不揮発性半導体記憶装置
KR20130096526A (ko) * 2012-02-22 2013-08-30 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
US8653585B2 (en) 2011-03-09 2014-02-18 Samsung Electronics Co., Ltd. Nonvolatile memory device including a channel pad having a channel extending portion and a spacer and method of manufacturing the same
US9123749B2 (en) 2013-03-14 2015-09-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP2016062952A (ja) * 2014-09-16 2016-04-25 株式会社東芝 集積回路装置及びその製造方法
KR101845511B1 (ko) * 2011-10-11 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101936752B1 (ko) 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
US10381364B2 (en) 2017-06-20 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including vertically offset drain select level layers and method of making thereof
US10541273B2 (en) * 2017-11-28 2020-01-21 Sandisk Technologies Llc Vertical thin film transistors with isolation
JP2019165089A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置
US10867102B2 (en) * 2018-06-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Inverted pitch IC structure, layout method, and system

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933556B2 (en) * 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US20080009134A1 (en) * 2006-07-06 2008-01-10 Tsung-Yu Hung Method for fabricating metal silicide

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049239A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8759901B2 (en) 2009-08-25 2014-06-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including a charge storage layer and semiconductor region in a groove
US9406811B2 (en) 2009-08-25 2016-08-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including a charge storage layer formed on first and second insulating layers
JP2011096341A (ja) * 2009-11-02 2011-05-12 Toshiba Corp 不揮発性半導体記憶装置
US8653585B2 (en) 2011-03-09 2014-02-18 Samsung Electronics Co., Ltd. Nonvolatile memory device including a channel pad having a channel extending portion and a spacer and method of manufacturing the same
US9082655B2 (en) 2011-03-09 2015-07-14 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device including a channel pad
KR101845511B1 (ko) * 2011-10-11 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 제조 방법
KR20130096526A (ko) * 2012-02-22 2013-08-30 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
US8912592B2 (en) 2012-02-22 2014-12-16 Samsung Electronics Co., Ltd. Non-volatile memory device including etch stop layer pattern
KR101964263B1 (ko) 2012-02-22 2019-04-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
US9123749B2 (en) 2013-03-14 2015-09-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP2016062952A (ja) * 2014-09-16 2016-04-25 株式会社東芝 集積回路装置及びその製造方法

Also Published As

Publication number Publication date
US20090179257A1 (en) 2009-07-16
US8330216B2 (en) 2012-12-11

Similar Documents

Publication Publication Date Title
US11393840B2 (en) Non-volatile semiconductor storage device and method of manufacturing the same
JP2009164433A (ja) 不揮発性半導体記憶装置
JP4691124B2 (ja) 不揮発性半導体記憶装置の製造方法
JP5148242B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
JP5193551B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
JP5253875B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
US7910432B2 (en) Non-volatile semiconductor storage device and method of manufacturing the same
JP4345676B2 (ja) 半導体記憶装置
JP4455615B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009212280A (ja) 不揮発性半導体記憶装置の製造方法
JP2009200443A (ja) 不揮発性半導体記憶装置、及びその製造方法
JP2009224574A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009206451A (ja) 不揮発性半導体記憶装置、及びその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110405