JP4455615B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
(第1実施形態の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置10の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置10は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタMTrmnから読み出した電位を増幅する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置10は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
(第2実施形態の構成)
次に、図7を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置について説明する。図7に示すように、第2実施形態に係る不揮発性半導体記憶装置は、主として、ゲート選択線SGD、SGSの上方及び側部を覆う絶縁膜UIを設けている点で第1実施形態の構成と異なる。絶縁膜UIは、例えば、シリコン窒化膜(SiN)からなる。このシリコン窒化膜は、ウェットエッチングに対してゲート選択線SGD、SGSを構成するアモルファスシリコン層よりも高い選択比を有する。なお、第2実施形態において、ソース側選択ゲート線SGSの領域においても、ドレイン側選択ゲート線SGDと同様の絶縁膜UIが設けられている。その他、第2実施形態に係る構成は、第1実施形態と同様であるため、同一の構成については同一符号を付し、その説明を省略する。
次に、図8〜図24を参照して、上述した第2実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。ここでは、ドレイン側選択ゲート線SGDの製造方法についてのみ説明する。なお、ソース側選択ゲート線SGSは、ドレイン側選択ゲート線SGDと同様の製造方法であり、ワード線WL、及びメモリトランジスタMTrmnは従来と同様の製造方法なので、その説明を省略する。
(第3実施形態の構成)
次に、図25を参照して、本発明の第3実施形態に係る不揮発性半導体記憶装置について説明する。図25に示すように、第3実施形態に係る不揮発性半導体記憶装置は、ドレイン側下部選択ゲート線SGDdの上部及び側部を覆う絶縁膜UIaを設けている。絶縁膜UIaは、ドレイン側上部選択ゲート線SGDuを覆うように形成されておらず、その絶縁膜UIaの内側側壁Win及び外側側壁Woutは、ドレイン側上部選択ゲート線SGDu及びドレイン側下部選択ゲート線SGDdに隣接する。内側側壁Winは、ドレイン側下部選択ゲート線SGDdに接し、外側側壁Woutは、ドレイン側上部選択ゲート線SGDuに接する。この点で、第3実施形態に係る絶縁膜UIaは、第2実施形態の絶縁膜UIと異なる。なお、第3実施形態において、ソース側下部選択ゲート線SGSdの領域においても、ドレイン側下部選択ゲート線SGDdと同様の絶縁膜UIaが設けられている。その他、第3実施形態に係る構成は、第2実施形態と同様であるため、同一の構成については同一符号を付し、その説明を省略する。
次に、図26〜図42を参照して、上述した第3実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。第2実施形態と同様にここでは、ドレイン側選択ゲート線SGDの製造方法についてのみ説明する。なお、第2実施形態と同様にソース側選択ゲート線SGSは、ドレイン側選択ゲート線SGDと同様の製造方法であり、ワード線WL、及びメモリトランジスタMTrmnは従来と同様の製造方法なので、その説明を省略する。
(第4実施形態の構成)
次に、図43を参照して、本発明の第4実施形態に係る不揮発性半導体記憶装置について説明する。図43に示すように、第4実施形態に係る不揮発性半導体記憶装置は、ドレイン側上部選択ゲート線SGDuを覆う絶縁膜UIbを設けている。なお、絶縁膜UIbは、ドレイン側下部選択ゲート線SGDdを覆うように形成されておらず、その絶縁膜UIaの内側側壁Win及び外側側壁Woutは、ドレイン側下部選択ゲート線SGDd及びドレイン側上部選択ゲート線SGDuに隣接する。内側側壁Winは、ドレイン側上部選択ゲート線SGDuに接し、外側側壁Woutは、ドレイン側下部選択ゲート線SGDdに接する。この点で、第4実施形態に係る絶縁膜UIbは、第2及び第3実施形態の絶縁膜UI,UIaと異なる。なお、第4実施形態において、ソース側上部選択ゲート線SGSuの領域においても、ドレイン側上部選択ゲート線SGDuと同様の絶縁膜UIbが設けられている。その他、第4実施形態に係る構成は、第2実施形態と同様であるため、同一の構成については同一符号を付し、その説明を省略する。
次に、図44〜図47を参照して、上述した第4実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図44〜図47は、第4実施形態に係る製造方法を示し且つ第3実施形態に係る製造方法の図27から後の製造工程を示すものである。なお、第2及び第3実施形態と同様にソース側選択ゲート線SGSは、ドレイン側選択ゲート線SGDと同様の製造方法であり、ワード線WL、及びメモリトランジスタMTrmnは従来と同様の製造方法なので、その説明を省略する。
Claims (5)
- 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、前記メモリストリングスの一端に接続された第1選択トランジスタとを有し、
前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体と、前記柱状半導体の周りに絶縁膜を介して形成された複数の電荷蓄積層と、前記絶縁膜及び前記電荷蓄積層を介して前記柱状半導体と接してメモリトランジスタを構成する第1導電層とを有し、
前記第1選択トランジスタは、前記柱状半導体の周りに第1ゲート絶縁膜を介して形成されて前記第1選択トランジスタのゲート電極として機能する第2導電層を有し、
前記第2導電層は、前記垂直方向の第1位置にて前記基板と平行な方向に所定ピッチの第1の間隙を設けて配置され、且つ前記第1位置より上層の第2位置にて前記第1の間隙上に存在する第1の層間絶縁膜上に配置されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記第1位置及び前記第2位置の前記第2導電層のいずれか一方を覆うように形成された第2の層間絶縁膜を備え、
前記第2の層間絶縁膜は、所定のエッチング条件に対して前記第1の層間絶縁膜に対して高い選択比を有する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記メモリストリングスの他端に接続された第2選択トランジスタを有し、
前記第2選択トランジスタは、前記柱状半導体の周りに第2ゲート絶縁膜を介して形成されて前記第2選択トランジスタのゲート電極として機能する第3導電層を有し、
前記第3導電層は、前記垂直方向の第3位置にて前記基板と平行な方向に所定ピッチの第2の間隙を設けて配置され、且つ前記第3位置より上層の第4位置にて前記第3の間隙上に存在する第3の層間絶縁膜上に配置されている
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、前記メモリストリングスの一端に接続された第1選択トランジスタとを有し、前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体と、前記柱状半導体の周りに絶縁膜を介して形成された複数の電荷蓄積層と、前記絶縁膜及び前記電荷蓄積層を介して前記柱状半導体と接してメモリトランジスタを構成する第1導電層を有し、前記第1選択トランジスタは、前記柱状半導体の周りにゲート絶縁膜を介して形成されて前記第1選択トランジスタのゲート電極として機能する第2導電層を有する不揮発性半導体記憶装置の製造方法であって、
前記垂直方向の第1位置にて前記基板と平行な方向に所定ピッチの第1の間隙を設けて前記第2導電層を形成する工程と、
前記第1位置より上層の第2位置にて前記第1の間隙上に前記第2導電層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 層間絶縁膜を、前記第1位置及び前記第2位置の前記第2導電層のいずれか一方を覆うように形成する工程
を備え、
前記第1位置及び前記第2位置の前記第2導電層のいずれか一方は、前記層間絶縁膜をマスクとして自己整合的に形成されることを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。
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