JP6970338B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

半導体装置の集積化技術の１つとして、３次元集積回路構造を採用するものが知られている。３次元集積回路構造には、例えば、基板の上方に延伸された島状、柱状又はワイヤ状の半導体内に、その延伸方向に対向するドレイン領域及びソース領域を設け、それらの間のチャネル領域の周囲にゲート絶縁膜を介してゲート電極を設けたトランジスタが採用される。このようなトランジスタは、ＳＧＴ（Surrounding Gate Transistor）、ＶＧＡＡ（Vertical All Around）デバイス、ナノワイヤデバイス等と称される。

特開２０１６−４６２７１号公報 国際公開第２０１２／０９８６３７号パンフレット

上記のようなトランジスタを採用したこれまでの３次元集積回路構造では、基板の上方に延伸された半導体内に設けられるドレイン領域とソース領域との間のチャネル領域（その少なくとも一部）の高さ方向の位置が、複数のトランジスタで一致する構造となっていた。このような構造では、チャネル領域の周囲にゲート電極を設け、そこから配線を引き出す場合、レイアウト上、その配線の引き回し領域を確保するために、十分な集積度でトランジスタを配置することができないことが起こり得る。

一観点によれば、基板と、前記基板の上面上に配置され、前記基板の前記上面から上方に延伸された第１半導体を備え、前記第１半導体内に、前記第１半導体の延伸方向に対向する第１ドレイン領域及び第１ソース領域、並びに前記第１ドレイン領域と前記第１ソース領域との間の第１チャネル領域を有する第１トランジスタと、前記基板の前記上面上に配置され、前記基板の前記上面から上方に延伸された第２半導体を備え、前記第２半導体内に、前記第２半導体の延伸方向に対向する第２ドレイン領域及び第２ソース領域、並びに前記第２ドレイン領域と前記第２ソース領域との間で且つ前記第１チャネル領域よりも上方に位置する第２チャネル領域を有する第２トランジスタとを含み、前記第１チャネル領域と前記基板との間に設けられる前記第１ドレイン領域又は前記第１ソース領域の下端が、前記基板の前記上面と接し、前記第２チャネル領域と前記基板との間に設けられる前記第２ドレイン領域又は前記第２ソース領域の下端が、前記基板の前記上面と接する半導体装置が提供される。

また、一観点によれば、上記のような半導体装置の製造方法が提供される。

高集積化が可能な３次元集積回路構造を有する半導体装置が実現される。

第１の実施の形態に係る半導体装置の一例を示す図である。 第１の実施の形態に係る半導体装置の形成方法の一例を示す図（その１）である。 第１の実施の形態に係る半導体装置の形成方法の一例を示す図（その２）である。 第１の実施の形態に係る半導体装置の形成方法の一例を示す図（その３）である。 第１の実施の形態に係る半導体装置の形成方法の一例を示す図（その４）である。 第１の実施の形態に係る半導体装置の形成方法の一例を示す図（その５）である。 第１の実施の形態に係る半導体装置の形成方法の一例を示す図（その６）である。 第１の実施の形態に係る半導体装置の構成例を示す図（その１）である。 第１の実施の形態に係る半導体装置の構成例を示す図（その２）である。 別の形態に係る半導体装置の一例を示す図である。 ゲート配線の引き回しについての説明図である。 第２の実施の形態に係る半導体装置の一例を示す図である。 第２の実施の形態に係る半導体装置の形成方法の一例を示す図（その１）である。 第２の実施の形態に係る半導体装置の形成方法の一例を示す図（その２）である。 第２の実施の形態に係る半導体装置の形成方法の一例を示す図（その３）である。 第２の実施の形態に係る半導体装置の形成方法の一例を示す図（その４）である。 第２の実施の形態に係る半導体装置の形成方法の一例を示す図（その５）である。 第２の実施の形態に係る半導体装置の形成方法の一例を示す図（その６）である。 第２の実施の形態に係る半導体装置の構成例を示す図（その１）である。 第２の実施の形態に係る半導体装置の構成例を示す図（その２）である。 第３の実施の形態に係る半導体装置の一例を示す図である。 第３の実施の形態に係る半導体装置の形成方法の一例を示す図（その１）である。 第３の実施の形態に係る半導体装置の形成方法の一例を示す図（その２）である。 第４の実施の形態に係る半導体装置の一例を示す図である。 第５の実施の形態に係る半導体装置の一例を示す図である。 第６の実施の形態に係る半導体装置の一例を示す図である。 第７の実施の形態に係る半導体装置の一例を示す図である。 第８の実施の形態に係る電子機器の説明図である。

まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体装置の一例を示す図である。図１には、第１の実施の形態に係る半導体装置の要部断面図を模式的に示している。

図１に示す半導体装置１Ａは、ナノワイヤデバイス１０及びナノワイヤデバイス２０を含む３次元集積回路構造を有する。ここでは一例として、複数のナノワイヤデバイス１０、及び複数のナノワイヤデバイス２０を図示している。ナノワイヤデバイス１０及びナノワイヤデバイス２０は、互いに異なる用途に用いられるナノワイヤデバイスである。ナノワイヤデバイス１０及びナノワイヤデバイス２０は、基板３０上に、Ｘ方向及びＹ方向（ＸＹ平面方向）に配列されて設けられる。図１には、Ｘ方向に配列されたナノワイヤデバイス１０及びナノワイヤデバイス２０を含む断面を図示している。ナノワイヤデバイス１０及びナノワイヤデバイス２０は、基板３０上に設けられた絶縁層４０内、この例では４層の絶縁層４１，４２，４３，４４内に設けられる。

基板３０には、半導体又は化合物半導体の基板が用いられる。例えば、基板３０には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アンチモン化ガリウム（ＧａＳｂ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、アンチモン化インジウム（ＩｎＳｂ）、リン化インジウム（ＩｎＰ）、ヒ化インジウム（ＩｎＡｓ）、窒化ガリウム（ＧａＮ）、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、酸化亜鉛（ＺｎＯ）、酸化ガリウム（Ｇａ_２Ｏ_３）、サファイア等の基板が用いられる。

ナノワイヤデバイス１０は、トランジスタ１０ａを含む。トランジスタ１０ａは、基板３０上に、Ｚ方向（基板３０に対して垂直方向）に延伸されて設けられたナノワイヤ半導体１１を有する。ナノワイヤ半導体１１は、基板３０上に設けられた絶縁膜５０の開口部５１に位置する活性層３１上、この例ではｎ型の活性層３１上に、Ｚ方向に延伸されて成長される。

ナノワイヤ半導体１１内には、Ｚ方向に対向するドレイン領域１２及びソース領域１３が設けられる。この例では、ドレイン領域１２にｎ型の半導体が用いられ、ソース領域１３にｐ型の半導体が用いられる。後述のように、基板３０上に、ドレイン領域１２となるｎ型の半導体が成長され、その上に更に、ソース領域１３となるｐ型の半導体が成長されて、ナノワイヤ半導体１１が形成される。

ナノワイヤ半導体１１（そのドレイン領域１２及びソース領域１３）には、半導体又は化合物半導体が用いられる。例えば、ナノワイヤ半導体１１には、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）のいずれかと、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）のいずれかを含む、ＩＩＩ−Ｖ族化合物半導体が用いられる。或いは、ナノワイヤ半導体１１には、Ｓｉ、Ｇｅ、炭素（Ｃ）のいずれかを含む、ＩＶ族半導体が用いられる。

ナノワイヤ半導体１１は、絶縁層４１，４２，４３を貫通するように設けられる。１層目の絶縁層４１内には、ナノワイヤ半導体１１の基板３０側の端部（ドレイン領域１２）と接続されるドレイン電極１２ａが設けられる。ドレイン電極１２ａには、図示しないドレイン配線が更に接続される。３層目の絶縁層４３上には、ナノワイヤ半導体１１の基板３０側とは反対側の端部（ソース領域１３）と接続されるソース電極１３ａが設けられる。ソース電極１３ａには、４層目の絶縁層４４を貫通してソース配線１３ｂが更に接続される。ドレイン電極１２ａ、ソース電極１３ａ及びソース配線１３ｂ（並びにドレイン配線）には、各種導体材料、例えば、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）等の金属材料が用いられる。

ナノワイヤ半導体１１の側面には、ゲート絶縁膜１４が設けられる。ゲート絶縁膜１４には、各種絶縁材料、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ_２）、酸化ハフニウム（ＨｆＯ）等の絶縁材料が用いられる。

ナノワイヤ半導体１１のドレイン領域１２とソース領域１３との間の接合界面１１ａは、１層目の絶縁層４１上であって２層目の絶縁層４２内に位置する。ナノワイヤ半導体１１の、このような位置にある接合界面１１ａの周囲に、ゲート絶縁膜１４を介してゲート電極１５が設けられる。ゲート電極１５には、絶縁層４１上を所定のパターンで引き回されるゲート配線１５ａが接続される。ゲート電極１５及びゲート配線１５ａには、各種導体材料、例えば、Ａｕ、Ｎｉ等の金属材料が用いられる。

ナノワイヤデバイス１０のトランジスタ１０ａは、ナノワイヤ半導体１１のドレイン領域１２とソース領域１３との間の接合界面１１ａを含む領域に設けられるチャネル領域１６を有する。トランジスタ１０ａは、そのチャネル領域１６の接合界面１１ａがトンネル層として機能し、ゲート電極１５の電位によってオン／オフ状態が制御される、トンネル電界効果トランジスタ（Tunnel Field Effect Transistor，ＴＦＥＴ）の一例である。

ナノワイヤデバイス２０は、トランジスタ２０ａを含む。トランジスタ２０ａは、基板３０上に、Ｚ方向（基板３０に対して垂直方向）に延伸されて設けられたナノワイヤ半導体２１を有する。ナノワイヤ半導体２１は、基板３０上に設けられた絶縁膜５０の開口部５１に位置する活性層３１上、この例ではｎ型の活性層３１上に、Ｚ方向に延伸されて成長される。ナノワイヤ半導体２１は、基板３０上に、上記ナノワイヤ半導体１１よりも小さな直径で、Ｚ方向に長く成長される。

ナノワイヤ半導体２１内には、Ｚ方向に対向するドレイン領域２２及びソース領域２３が設けられる。この例では、ドレイン領域２２にｎ型の半導体が用いられ、ソース領域２３にｐ型の半導体が用いられる。後述のように、基板３０上に、ドレイン領域２２となるｎ型の半導体が成長され、その上に更に、ソース領域２３となるｐ型の半導体が成長されて、ナノワイヤ半導体２１が形成される。ドレイン領域２２は、上記ドレイン領域１２よりも小さな直径で且つ長くなるように成長され、ソース領域２３は、上記ソース領域１３よりも小さな直径で且つ長くなるように成長される。

ナノワイヤ半導体２１（そのドレイン領域２２及びソース領域２３）には、半導体又は化合物半導体が用いられる。例えば、ナノワイヤ半導体２１には、Ｇａ、Ｉｎ、Ａｌのいずれかと、Ｎ、Ｐ、Ａｓ、Ｓｂのいずれかを含む、ＩＩＩ−Ｖ族化合物半導体が用いられる。或いは、ナノワイヤ半導体２１には、Ｓｉ、Ｇｅ、Ｃのいずれかを含む、ＩＶ族半導体が用いられる。

ナノワイヤ半導体２１は、絶縁層４１，４２，４３，４４を貫通するように設けられる。１層目の絶縁層４１内には、ナノワイヤ半導体２１の基板３０側の端部（ドレイン領域２２）と接続されるドレイン電極２２ａが設けられる。ドレイン電極２２ａには、図示しないドレイン配線が更に接続される。４層目の絶縁層４４上には、ナノワイヤ半導体２１の基板３０側とは反対側の端部（ソース領域２３）と接続されるソース電極２３ａが設けられる。ソース電極２３ａには、図示しないソース配線が更に接続される。ドレイン電極２２ａ及びソース電極２３ａ（並びにドレイン配線及びソース配線）には、各種導体材料、例えば、Ａｕ、Ｐｔ、Ｎｉ等の金属材料が用いられる。

ナノワイヤ半導体２１の側面には、ゲート絶縁膜２４が設けられる。ゲート絶縁膜２４には、各種絶縁材料、例えば、Ａｌ_２Ｏ_３、ＳｉＮ、ＳｉＯ_２、ＨｆＯ等の絶縁材料が用いられる。

基板３０上のナノワイヤ半導体２１のドレイン領域２２及びソース領域２３はそれぞれ、上記ナノワイヤ半導体１１のドレイン領域１２及びソース領域１３に比べて長い。そのため、ナノワイヤ半導体２１のドレイン領域２２及びソース領域２３の接合界面２１ａは、上記ナノワイヤ半導体１１の接合界面１１ａよりも上方の位置、この例では２層目の絶縁層４２上であって３層目の絶縁層４３内に位置する。ナノワイヤ半導体２１の、このような位置にある接合界面２１ａの周囲に、ゲート絶縁膜２４を介してゲート電極２５が設けられる。ゲート電極２５には、絶縁層４２上を所定のパターンで引き回される、図示しないゲート配線が接続される。ゲート電極２５及びゲート配線には、各種導体材料、例えば、Ａｕ、Ｎｉ等の金属材料が用いられる。

ナノワイヤデバイス２０のトランジスタ２０ａは、ナノワイヤ半導体２１のドレイン領域２２とソース領域２３との間の接合界面２１ａを含む領域に設けられるチャネル領域２６を有する。トランジスタ２０ａは、そのチャネル領域２６の接合界面２１ａがトンネル層として機能し、ゲート電極２５の電位によってオン／オフ状態が制御されるＴＦＥＴの一例である。

上記のように、図１に示す半導体装置１Ａでは、基板３０上の一方のナノワイヤデバイス１０のチャネル領域１６が、２層目の絶縁層４２内に設けられ、基板３０上の他方のナノワイヤデバイス２０のチャネル領域２６が、３層目の絶縁層４３内に設けられる。一方のナノワイヤデバイス１０のチャネル領域１６よりも、他方のナノワイヤデバイス２０のチャネル領域２６が上方に位置する。これにより、半導体装置１Ａでは、チャネル領域１６の周囲のゲート電極１５に繋がるゲート配線１５ａと、チャネル領域２６の周囲のゲート電極２５に繋がるゲート配線とが、一方のレイアウトが他方のレイアウトに与える制約が抑えられて、それぞれ引き回される。

ここで、上記のような構成を有する半導体装置１Ａの形成方法について述べる。
図２〜図７は第１の実施の形態に係る半導体装置の形成方法の一例を示す図である。図２（Ａ）及び図２（Ｂ）、図３（Ａ）及び図３（Ｂ）、図４（Ａ）及び図４（Ｂ）、図５（Ａ）及び図５（Ｂ）、図６（Ａ）及び図６（Ｂ）並びに図７（Ａ）及び図７（Ｂ）にはそれぞれ、第１の実施の形態に係る半導体装置の形成工程の要部断面図を模式的に示している。

まず、図２（Ａ）に示すように、基板３０の、ナノワイヤ半導体１１及びナノワイヤ半導体２１を成長する所定の領域に、ｎ型の活性層３１が形成される。例えば、図２（Ａ）の工程では、基板３０として、半絶縁性のＧａＡｓ（１１１）Ｂ基板が用いられ、基板３０の所定の領域に対するＳｉイオンの注入及び活性化アニールが行われ、活性層３１として、ｎ^＋型ＧａＡｓ層が形成される。この時、Ｓｉイオンが注入されない領域は、高抵抗であり、基板３０上に形成されるナノワイヤデバイス１０及びナノワイヤデバイス２０の各々をアイソレーションする。

次いで、図２（Ｂ）に示すように、基板３０上に、それに形成された活性層３１が露出する開口部５１を有する絶縁膜５０が形成される。例えば、図２（Ｂ）の工程では、基板３０の全面に、絶縁膜５０となる厚さ５０ｎｍ程度のＳｉＯ_２膜が形成される。このＳｉＯ_２膜上に、電子線リソグラフィにより、ナノワイヤ半導体１１及びナノワイヤ半導体２１を成長する活性層３１に対応する領域にそれぞれ、直径１００ｎｍ及び５０ｎｍの開口パターンを有するマスクが形成される。このマスクを用いたドライエッチングにより、ＳｉＯ_２膜が開口され、開口部５１を有する絶縁膜５０が形成される。尚、この例では、絶縁膜５０の開口部５１から露出する、基板３０の活性層３１上に、Ａｕ等の触媒金属は設けられない。

次いで、図３（Ａ）に示すように、絶縁膜５０の開口部５１から露出する、基板３０の活性層３１上に、ナノワイヤ半導体１１及びナノワイヤ半導体２１の、ドレイン領域１２及びドレイン領域２２、並びに、ソース領域１３及びソース領域２３が成長される。

例えば、図３（Ａ）の工程では、基板３０の活性層３１上に、有機金属気相成長（Metal Organic Chemical Vapor Deposition，ＭＯＣＶＤ）により、ドレイン領域１２及びドレイン領域２２として、ｎ^＋型ＩｎＡｓナノワイヤセグメントが成長される。この場合、原料には、トリメチルインジウム（ＴＭＩ）及びアルシン（ＡｓＨ_３）が用いられ、ドーピング原料には、硫化水素（Ｈ_２Ｓ）が用いられる。成長条件は、基板温度５００℃〜６００℃、Ｖ／ＩＩＩ比５００〜１５００、圧力１００ｍｂａｒに設定される。直径１００ｎｍの開口部５１の活性層３１上には、ドレイン領域１２として、高さ１μｍのｎ^＋型ＩｎＡｓナノワイヤセグメントが成長される。直径５０ｎｍの開口部５１の活性層３１上には、ドレイン領域２２として、高さ１．５μｍのｎ^＋型ＩｎＡｓナノワイヤセグメントが成長される。

更に、図３（Ａ）の工程では、ｎ^＋型ＩｎＡｓナノワイヤセグメントの成長後、ソース領域１３及びソース領域２３として、ｐ^＋型ＧａＳｂナノワイヤセグメントが成長される。この場合、原料には、トリメチルガリウム（ＴＭＧ）及びトリメチルアンチモン（ＴＭＳｂ）が用いられ、ドーピング原料には、ジエチル亜鉛（ＤＥＺｎ）が用いられる。成長条件は、基板温度６００℃〜７００℃、Ｖ／ＩＩＩ比５００〜１５００、圧力１００ｍｂａｒに設定される。直径１００ｎｍの開口部５１の活性層３１に形成されたドレイン領域１２上には、ソース領域１３として、高さ１μｍのｐ^＋型ＧａＳｂナノワイヤセグメントが成長される。直径５０ｎｍの開口部５１の活性層３１に形成されたドレイン領域２２上には、ソース領域２３として、高さ１．５μｍのｐ^＋型ＧａＳｂナノワイヤセグメントが成長される。

この結果、直径の小さいナノワイヤ半導体２１の接合界面２１ａ（ＧａＳｂ／ＩｎＡｓ界面）は、直径の大きいナノワイヤ半導体１１の接合界面１１ａ（ＧａＳｂ／ＩｎＡｓ界面）よりも、上方（垂直方向）に０．５μｍ高くなる。図３（Ａ）の工程では、ナノワイヤ半導体２１の接合界面２１ａが、ナノワイヤ半導体１１の接合界面１１ａとその上端との間に位置するように、ｎ^＋型ＩｎＡｓナノワイヤセグメント及びｐ^＋型ＧａＳｂナノワイヤセグメントの成長が行われる。これにより、ナノワイヤ半導体２１の接合界面２１ａのゲート配線を設ける際、そのゲート配線を、ナノワイヤ半導体１１の接合界面１１ａの周囲に配置させずにＸＹ平面方向に延在させることが可能になる。

次いで、図３（Ｂ）に示すように、ナノワイヤ半導体１１及びナノワイヤ半導体２１の基板３０側の端部に、ドレイン領域１２及びドレイン領域２２にそれぞれ接続されるドレイン電極１２ａ及びドレイン電極２２ａが形成される。例えば、図３（Ｂ）の工程では、フォトリソグラフィにより、ドレイン電極１２ａ及びドレイン電極２２ａを形成する領域に開口部を有するマスクが形成され、このマスクが用いられ、絶縁膜５０に開口部が形成される。そして、マスク及び絶縁膜５０の開口部内、及びマスクの上面に、蒸着により、厚さ３００ｎｍのＡｕ及び厚さ３０ｎｍの金ゲルマニウム（ＡｕＧｅ）（ＡｕＧｅ／Ａｕ）が形成され、マスクの上面に形成されたＡｕＧｅ／Ａｕがマスクと共に除去される（リフトオフ）。これにより、活性層３１であるｎ^＋型ＧａＡｓ層に接続される、ドレイン電極１２ａ及びドレイン電極２２ａが形成される。

次いで、図４（Ａ）に示すように、ナノワイヤ半導体１１の表面（少なくともその側面）、及びナノワイヤ半導体２１の表面（少なくともその側面）に、それぞれゲート絶縁膜１４及びゲート絶縁膜２４が形成される。例えば、図４（Ａ）の工程では、ナノワイヤ半導体１１及びナノワイヤ半導体２１の表面に、ゲート絶縁膜１４及びゲート絶縁膜２４として、原子層堆積（Atomic Layer Deposition，ＡＬＤ）により、Ａｌ_２Ｏ_３が堆積される。尚、図４（Ａ）では、ナノワイヤ半導体１１及びナノワイヤ半導体２１の側面に形成されるＡｌ_２Ｏ_３（ゲート絶縁膜１４及びゲート絶縁膜２４）のみ図示している。

次いで、図４（Ｂ）に示すように、基板３０上に１層目の絶縁層４１が形成される。例えば、図４（Ｂ）に示す工程では、ベンゾシクロブテン（ＢＣＢ）等の樹脂が用いられ、絶縁層４１が形成される。絶縁層４１は、基板３０上に、ナノワイヤ半導体１１の接合界面１１ａが露出する厚さで、形成される。樹脂を用いた絶縁層４１の形成時に、ナノワイヤ半導体１１の接合界面１１ａが被覆されるような場合には、エッチバックやリフローによって絶縁層４１の厚さが調整され、ナノワイヤ半導体１１の接合界面１１ａが露出される。

次いで、図５（Ａ）に示すように、絶縁層４１上に、ナノワイヤ半導体１１の接合界面１１ａを含むチャネル領域１６の周囲を取り囲むゲート電極１５、及びそれに繋がるゲート配線１５ａが形成される。例えば、図５（Ａ）の工程では、フォトリソグラフィにより、ゲート電極１５及びゲート配線１５ａを形成する領域に開口部を有するマスクが形成される。このマスクの開口部内及び上面に、蒸着により、厚さ３００ｎｍのＡｕ及び厚さ１０ｎｍのＮｉ（Ｎｉ／Ａｕ）が形成され、マスクの上面に形成されたＮｉ／Ａｕがマスクと共に除去される（リフトオフ）。これにより、絶縁層４１上であって、ナノワイヤ半導体１１のドレイン領域１２とソース領域１３との間のチャネル領域１６の周囲に、ゲート絶縁膜１４を介してゲート電極１５が形成され、このゲート電極１５から引き出されたゲート配線１５ａが形成される。

次いで、図５（Ｂ）に示すように、ゲート電極１５及びゲート配線１５ａが形成された絶縁層４１上に、２層目の絶縁層４２が形成される。例えば、図５（Ｂ）に示す工程では、ベンゾシクロブテン等の樹脂が用いられ、絶縁層４２が形成される。絶縁層４２は、絶縁層４１上に、ナノワイヤ半導体２１の接合界面２１ａが露出する厚さで、形成される。樹脂を用いた絶縁層４２の形成時に、ナノワイヤ半導体２１の接合界面２１ａが被覆されるような場合には、エッチバックやリフローによって絶縁層４２の厚さが調整され、ナノワイヤ半導体２１の接合界面２１ａが露出される。

次いで、図６（Ａ）に示すように、絶縁層４２上に、ナノワイヤ半導体２１の接合界面２１ａを含むチャネル領域２６の周囲を取り囲むゲート電極２５、及びそれに繋がるゲート配線が形成される。例えば、図６（Ａ）の工程では、フォトリソグラフィにより、ゲート電極２５及びゲート配線を形成する領域に開口部を有するマスクが形成される。このマスクの開口部内及び上面に、蒸着により、厚さ３００ｎｍのＡｕ及び厚さ１０ｎｍのＮｉ（Ｎｉ／Ａｕ）が形成され、マスクの上面に形成されたＮｉ／Ａｕが、リフトオフによってマスクと共に除去される。これにより、絶縁層４２上であって、ナノワイヤ半導体２１のドレイン領域２２とソース領域２３との間のチャネル領域２６の周囲に、ゲート絶縁膜２４を介してゲート電極２５が形成され、このゲート電極２５から引き出されたゲート配線が形成される。

次いで、図６（Ｂ）に示すように、ゲート電極２５及びゲート配線が形成された絶縁層４２上に、３層目の絶縁層４３が形成され、更に、この絶縁層４３から露出されたナノワイヤ半導体１１のソース領域１３上に、ソース電極１３ａが形成される。例えば、図６（Ｂ）に示す工程では、ベンゾシクロブテン等の樹脂が用いられ、絶縁層４３が形成される。絶縁層４３は、絶縁層４２上に、ナノワイヤ半導体１１のソース領域１３の上端が露出する厚さで、形成される。樹脂を用いた絶縁層４３の形成時に、ナノワイヤ半導体１１のソース領域１３の上端が被覆されるような場合には、エッチバックやリフローによって絶縁層４３の厚さが調整され、ナノワイヤ半導体１１のソース領域１３の上端が露出される。絶縁層４３の形成後、フォトリソグラフィにより、ソース電極１３ａを形成する領域に開口部を有するマスクが形成され、蒸着によって厚さ３００ｎｍのＡｕ及び厚さ１０ｎｍのＰｔ（Ｐｔ／Ａｕ）が形成され、リフトオフが行われる。これにより、ナノワイヤ半導体１１のソース領域１３上に、ソース電極１３ａが形成される。

次いで、図７（Ａ）に示すように、ソース電極１３ａが形成された絶縁層４３上に、４層目の絶縁層４４が形成され、更に、この絶縁層４４から露出されたナノワイヤ半導体２１のソース領域２３上に、ソース電極２３ａが形成される。例えば、図７（Ａ）に示す工程では、ベンゾシクロブテン等の樹脂が用いられ、絶縁層４４が形成される。絶縁層４４は、絶縁層４３上に、ナノワイヤ半導体２１のソース領域２３の上端が露出する厚さで、形成される。樹脂を用いた絶縁層４４の形成時に、ナノワイヤ半導体２１のソース領域２３の上端が被覆されるような場合には、エッチバックやリフローによって絶縁層４４の厚さが調整され、ナノワイヤ半導体２１のソース領域２３の上端が露出される。絶縁層４４の形成後、フォトリソグラフィにより、ソース電極２３ａを形成する領域に開口部を有するマスクが形成され、蒸着によって厚さ３００ｎｍのＡｕ及び厚さ１０ｎｍのＰｔ（Ｐｔ／Ａｕ）が形成され、リフトオフが行われる。これにより、ナノワイヤ半導体２１のソース領域２３上に、ソース電極２３ａが形成される。

次いで、以上の工程で得られた、ドレイン電極１２ａ及びドレイン電極２２ａ、ゲート電極１５に繋がるゲート配線１５ａ及びゲート電極２５に繋がるゲート配線、並びにソース電極１３ａ及びソース電極２３ａに接続される配線が形成される。例えば、図７（Ｂ）に示すように、フォトリソグラフィ及びドライエッチングにより、絶縁層４４にソース電極１３ａに通じるコンタクトホールが形成され、Ａｕめっき等により、ソース電極１３ａに接続されるソース配線１３ｂが形成される。ここでは図示を省略するが、ドレイン電極１２ａ及びドレイン電極２２ａ、並びにゲート電極１５に繋がるゲート配線１５ａ及びゲート電極２５に繋がるゲート配線に接続される配線についても、同様に形成することができる。また、ソース電極２３ａに接続される配線についても、フォトリソグラフィ及びＡｕめっき等によって形成することができる。

以上、図２〜図７に示したような工程により、トランジスタ１０ａ（ＴＦＥＴ）を含むナノワイヤデバイス１０、及びトランジスタ２０ａ（ＴＦＥＴ）を含むナノワイヤデバイス２０を備えた半導体装置１Ａ（図１及び図７（Ｂ））が形成される。

尚、ここでは、基板３０として半絶縁性のＧａＡｓ（１１１）Ｂ基板を用い、これにイオン注入を行ってｎ^＋型ＧａＡｓ層を形成し、アイソレーションとして機能する活性層３１を形成する例を示した。このほか、半絶縁性のＧａＡｓ（１１１）Ｂ基板上にｎ型ＧａＡｓエピタキシャル層を成長させ、これにイオン注入又はメサエッチングを行い、アイソレーションを実現してもよい。

また、ここでは、ｎ^＋型ＩｎＡｓナノワイヤセグメント、ｐ^＋型ＧａＳｂナノワイヤセグメントの順に積層した半導体装置１Ａを示したが、ｐ^＋型ＧａＳｂナノワイヤセグメント、ｎ^＋型ＩｎＡｓナノワイヤセグメントの順に積層して半導体装置を得ることもできる。この場合は、基板３０として半絶縁性のＧａＡｓ（１１１）Ｂ基板を用い、これにイオン注入を行ってｐ^＋型ＧａＡｓ層を形成する。或いは、半絶縁性のＧａＡｓ（１１１）Ｂ基板上にｐ型ＧａＡｓエピタキシャル層を成長させ、これにイオン注入又はメサエッチングを行う。このようにしてアイソレーションを実現することができる。

また、ナノワイヤ半導体１１及びナノワイヤ半導体２１は、格子不整合系の基板３０上であっても、欠陥を抑えて成膜することが可能である。そのため、基板３０には、成長させるナノワイヤ半導体１１及びナノワイヤ半導体２１とは格子定数の異なる基板３０が用いられてもよい。

また、ここでは、ゲート絶縁膜１４及びゲート絶縁膜２４にＡｌ_２Ｏ_３を用いる例を示したが、ゲート絶縁膜１４及びゲート絶縁膜２４には、ＳｉＮ、ＳｉＯ_２、ＨｆＯ等が用いられてもよい。

また、ここでは、ナノワイヤ半導体１１及びナノワイヤ半導体２１の選択成長マスクとして機能する絶縁膜５０にＳｉＯ_２を用いる例を示したが、絶縁膜５０には、ＳｉＮ、酸化窒化シリコン（ＳｉＯＮ）等が用いられてもよい。

また、ここでは、ナノワイヤ半導体１１及びナノワイヤ半導体２１にＩｎＡｓ及びＧａＳｂを用いる例を示したが、ナノワイヤ半導体１１及びナノワイヤ半導体２１には、Ｓｉ、Ｇｅ、ＩｎＰ、ＩｎＡｓ、ＧａＮ等、他の半導体材料が用いられてもよい。

以上述べた半導体装置１Ａの構成例を図８及び図９に示す。
図８及び図９は第１の実施の形態に係る半導体装置の構成例を示す図である。図８には、第１の実施の形態に係る半導体装置の要部斜視図（鳥瞰図）を模式的に示している。図９には、第１の実施の形態に係る半導体装置の要部平面図を模式的に示している。

この例では、図９のＬ９−Ｌ９断面位置が、上記図２〜図７に示した断面位置に相当する。尚、図８では、上記の基板３０、絶縁膜５０、絶縁層４０（４１〜４４）、ゲート絶縁膜１４、ゲート絶縁膜２４及びソース配線１３ｂの図示は省略している。図９では、上記の基板３０、絶縁膜５０、絶縁層４０（４１〜４４）、ドレイン電極１２ａ、ドレイン電極２２ａ、ソース電極１３ａ、ソース電極２３ａ及びソース配線１３ｂの図示は省略している。

半導体装置１Ａの形成では、上記図２〜図７に示したように、直径の異なる開口部５１を設けた絶縁膜５０によってマスクされた基板３０上に、ナノワイヤ半導体２１が、ナノワイヤ半導体１１よりも小さな直径で成長される。その結果、ナノワイヤ半導体２１のドレイン領域２２とソース領域２３との間のチャネル領域２６は、ナノワイヤ半導体１１のドレイン領域１２とソース領域１３との間のチャネル領域１６に比べて、Ｚ方向のより高位置に設けられるようになる。このようにＺ方向の異なる位置に設けられたチャネル領域１６及びチャネル領域２６の周囲にそれぞれ、ゲート電極１５及びゲート電極２５が形成される。

そのため、上記図２〜図７並びに図８及び図９に示すように、チャネル領域１６の周囲のゲート電極１５に繋がるゲート配線１５ａと、チャネル領域２６の周囲のゲート電極２５に繋がるゲート配線（図８及び図９のゲート配線２５ａ）とが、絶縁層４０内の異なるレイヤ（絶縁層４２内と絶縁層４３内）に形成される。従って、例えばゲート配線２５ａを、ゲート配線１５ａのレイアウトによる制約を抑えて、引き回すことができる。

ここで、別の形態に係る半導体装置の一例を図１０に示す。図１０（Ａ）には、別の形態に係る半導体装置の一例の要部断面図を模式的に示している。図１０（Ｂ）には、別の形態に係る半導体装置の一例の要部平面図を模式的に示している。

図１０（Ａ）及び図１０（Ｂ）には、同一又は同等直径の開口部５１を有する絶縁膜５０を基板３０上に設け、開口部５１から露出する基板３０上に、同一又は同等直径のナノワイヤ半導体１１及びナノワイヤ半導体２１を成長させた場合に得られる半導体装置１００の一例を示している。尚、図１０（Ａ）は、図１０（Ｂ）のＬ１０−Ｌ１０断面位置に相当する断面図である。図１０（Ｂ）では、図１０（Ａ）に示す基板３０、絶縁膜５０、絶縁層４０（４１，４２）、ドレイン電極１２ａ、ドレイン電極２２ａ、ソース電極１３ａ及びソース電極２３ａの図示は省略している。

半導体装置１００では、ナノワイヤ半導体１１及びナノワイヤ半導体２１が同一又は同等直径で基板３０上に成長される。その結果、図１０（Ａ）に示すように、ナノワイヤ半導体１１のドレイン領域１２とソース領域１３との間のチャネル領域１６と、ナノワイヤ半導体２１のドレイン領域２２とソース領域２３との間のチャネル領域２６の、Ｚ方向の位置が同一又は同等になる。このようにＺ方向の位置が同一又は同等のチャネル領域１６及びチャネル領域２６の周囲にそれぞれ、ゲート電極１５及びゲート電極２５が形成される。

そのため、チャネル領域１６の周囲のゲート電極１５に繋がるゲート配線１５ａと、チャネル領域２６の周囲のゲート電極２５に繋がるゲート配線２５ａ（図１０（Ｂ））とが、絶縁層４０内の同じレイヤ（絶縁層４２内）に形成される。従って、例えばゲート配線２５ａを引き回す際には、ゲート配線１５ａのレイアウトによる制約を受けることが起こり得る。

例えば、ナノワイヤ半導体１１を用いたナノワイヤデバイス１１０と、ナノワイヤ半導体２１を用いたナノワイヤデバイス１２０とを含む半導体装置１００において、ナノワイヤデバイス１２０のゲート電極２５に繋がるゲート配線２５ａを引き回す場合を想定する。ナノワイヤデバイス１１０及びナノワイヤデバイス１２０は、互いに異なる用途に用いられるナノワイヤデバイスである。

このような場合、図１０（Ｂ）に示すように、ゲート配線２５ａを配置する領域には、Ｘ方向の１列分、ナノワイヤデバイス１１０を配置することができない。図１０（Ａ）に示すように、チャネル領域１６及びチャネル領域２６のＺ方向の位置が同一又は同等であり、チャネル領域１６の周囲にゲート配線２５ａが配置されてしまうと、もはやこれをナノワイヤデバイス１１０として用いることができなくなるためである。このようにチャネル領域１６及びチャネル領域２６が同一又は同等位置にある半導体装置１００では、ゲート配線２５ａの配置のために、基板３０上に設けることのできるナノワイヤデバイス１１０の集積度が低下する。

これに対し、第１の実施の形態に係る半導体装置１Ａ（図１〜図９）では、チャネル領域１６及びチャネル領域２６のＺ方向の位置が異なる。そのため、例えば一方のナノワイヤデバイス２０について、そのチャネル領域２６の周囲のゲート電極２５に繋がるゲート配線２５ａを引き回す際、そのゲート配線２５ａが、他方のナノワイヤデバイス１０のチャネル領域１６の周囲に配置されることがない。ゲート配線２５ａが配置されるレイヤは、ナノワイヤデバイス１０のソース領域１３が存在するレイヤであるが、ソース領域１３を高濃度とし且つその側面をゲート絶縁膜１４で被覆しておくことで、ナノワイヤデバイス１０の特性への影響は抑えられる。従って、ゲート配線２５ａの配置のために、基板３０上に設けることのできるナノワイヤデバイス１０の集積度が低下してしまうことを抑えることができる。

更に、第１の実施の形態に係る半導体装置１Ａでは、チャネル領域１６及びチャネル領域２６のＺ方向の位置が異なる構成を採用することで、ゲート配線２５ａの引き回し自由度を高めることができる。この点について、図１１を参照して説明する。

図１１はゲート配線の引き回しについての説明図である。
チャネル領域１６及びチャネル領域２６のＺ方向の位置が同一又は同等である半導体装置１００の平面レイアウトの説明図を図１１（Ａ）に、チャネル領域１６及びチャネル領域２６のＺ方向の位置が異なる半導体装置１Ａの平面レイアウトの説明図を図１１（Ｂ）に、それぞれ示す。

一例として、同一直径の場合のナノワイヤ半導体１１及びナノワイヤ半導体２１の直径を１５０ｎｍ、ピッチを２５０ｎｍとし、ゲート配線１５ａ及びゲート配線２５ａの幅を１００ｎｍとする。また、図１１（Ａ）に示す半導体装置１００においては、ナノワイヤデバイス１２０が、Ｙ方向にあるナノワイヤデバイス１２０とは接続可であり、Ｘ方向にあるナノワイヤデバイス１２０とは接続不可であるという制約があるものとする。図１１（Ｂ）に示す半導体装置１Ａにおいても同様に、ナノワイヤデバイス２０が、Ｙ方向にあるナノワイヤデバイス２０とは接続可であり、Ｘ方向にあるナノワイヤデバイス２０とは接続不可であるという制約があるものとする。

図１１（Ａ）に示すように、チャネル領域１６及びチャネル領域２６のＺ方向の位置が同一又は同等の半導体装置１００では、前述の通り、ナノワイヤデバイス１２０のゲート電極２５に繋がるゲート配線２５ａが、１列分のナノワイヤデバイス１１０を除去して設けられる。そのため、半導体装置１００では、ナノワイヤデバイス１１０の集積度が低下する。

更に、半導体装置１００では、上記の接続可否（Ｙ方向は接続可、Ｘ方向は接続不可）の制約がある場合、図１１（Ａ）に示すような、或るナノワイヤデバイス１２０ｃに着目すると、そのナノワイヤデバイス１２０ｃのゲート電極２５から引き出されるゲート配線２５ａ（図１１（Ａ）に点線で図示）の開度は最大で４５°となる。そのため、半導体装置１００では、ゲート配線２５ａの引き回し自由度が比較的小さい。

これに対し、図１１（Ｂ）に示すように、チャネル領域１６及びチャネル領域２６のＺ方向の位置が異なる半導体装置１Ａでは、前述の通り、ナノワイヤデバイス２０のゲート電極２５に繋がるゲート配線２５ａが、他方のナノワイヤデバイス１０のチャネル領域１６の周囲に配置されることがない。そのため、半導体装置１Ａでは、１列分のナノワイヤデバイス１１０を除去することを要せず、ナノワイヤデバイス１０の集積度の低下が抑えられる。

更に、半導体装置１Ａでは、上記の接続可否（Ｙ方向は接続可、Ｘ方向は接続不可）の制約がある場合、図１１（Ｂ）に示すような、或るナノワイヤデバイス２０ｃに着目すると、そのナノワイヤデバイス２０ｃのゲート電極２５から引き出されるゲート配線２５ａ（図１１（Ｂ）に点線で図示）の開度は最大で２３５°となる。そのため、半導体装置１Ａでは、ゲート配線２５ａの引き回し自由度が大きくなる。

このように、半導体装置１Ａでは、一方のナノワイヤデバイス１０（トランジスタ１０ａ）の集積度の低下を抑え、他方のナノワイヤデバイス２０に繋がるゲート配線２５ａの引き回し自由度を高めることができる。尚、同様の観点で、半導体装置１Ａでは、他方のナノワイヤデバイス２０（トランジスタ２０ａ）の集積度の低下を抑え、一方のナノワイヤデバイス１０に繋がるゲート配線１５ａの引き回し自由度を高めることができる。

第１の実施の形態によれば、集積度が高く、配線の引き回し自由度の高い半導体装置１Ａが実現される。
次に、第２の実施の形態について説明する。

図１２は第２の実施の形態に係る半導体装置の一例を示す図である。図１２には、第２の実施の形態に係る半導体装置の要部断面図を模式的に示している。
図１２に示す半導体装置１Ｂは、段差を有する基板３０上に、Ｚ方向に延伸された同一又は同等直径のナノワイヤ半導体１１及びナノワイヤ半導体２１を用いたナノワイヤデバイス１０及びナノワイヤデバイス２０が設けられた３次元集積回路構造を有する。半導体装置１Ｂは、このような点で、上記第１の実施の形態で述べた半導体装置１Ａと相違する。

半導体装置１Ｂの、段差を有する基板３０は、面３２と、それよりもＺ方向の高位置にある面３３とを有する。基板３０の低位置の面３２上に、ナノワイヤデバイス１０のトランジスタ１０ａ（ＴＦＥＴ）が設けられ、高位置の面３３上に、ナノワイヤデバイス２０のトランジスタ２０ａ（ＴＦＥＴ）が設けられる。

半導体装置１Ｂでは、低位置の面３２上に設けられるトランジスタ１０ａのナノワイヤ半導体１１と、高位置の面３３上に設けられるトランジスタ２０ａのナノワイヤ半導体２１とが、同一又は同等直径とされる。高位置の面３３上のナノワイヤ半導体２１に設けられるドレイン領域２２とソース領域２３との間のチャネル領域２６は、低位置の面３２上のナノワイヤ半導体１１に設けられるドレイン領域１２とソース領域１３との間のチャネル領域１６よりも、Ｚ方向の高位置にある。これにより、半導体装置１Ｂでは、チャネル領域１６の周囲のゲート電極１５に繋がるゲート配線１５ａと、チャネル領域２６の周囲のゲート電極２５に繋がるゲート配線とが、一方のレイアウトが他方のレイアウトに与える制約が抑えられて、それぞれ引き回される。

ここで、上記のような構成を有する半導体装置１Ｂの形成方法について述べる。
図１３〜図１８は第２の実施の形態に係る半導体装置の形成方法の一例を示す図である。図１３（Ａ）及び図１３（Ｂ）、図１４（Ａ）及び図１４（Ｂ）、図１５（Ａ）及び図１５（Ｂ）、図１６（Ａ）及び図１６（Ｂ）、図１７（Ａ）及び図１７（Ｂ）並びに図１８（Ａ）及び図１８（Ｂ）にはそれぞれ、第２の実施の形態に係る半導体装置の形成工程の要部断面図を模式的に示している。

まず、図１３（Ａ）に示すような、段差を有する基板３０が準備される。例えば、図１３（Ａ）の工程では、基板３０として、半絶縁性のＧａＡｓ（１１１）Ｂ基板が用いられ、これにエッチングが施され、段差が形成される。エッチングには、ウェットエッチング又はドライエッチングが用いられる。段差の高さｄ（面３２と面３３の高低差）は、後述のようにして面３２上に形成されるナノワイヤ半導体１１のＧａＳｂ／ＩｎＡｓ界面の高さｈ（図１４（Ａ））よりも低く設定される。これにより、ＧａＳｂ／ＩｎＡｓ界面の周囲にゲート配線１５ａを設ける際、そのゲート配線１５ａを、基板３０の段差と干渉させずにＸＹ平面方向に延在させることが可能になる。段差の高さｄは、例えば０．５μｍとされる。基板３０には、複数の段差が形成されてもよい。面３２及び面３３のサイズは、ナノワイヤ半導体１１及びナノワイヤ半導体２１のＭＯＣＶＤ成長時の原料の拡散長（１００μｍ程度）よりも長い方が好ましい。これよりも極端に短くなると、ナノワイヤ半導体１１及びナノワイヤ半導体２１の成長が互いに影響し合う可能性がある。

次いで、図１３（Ｂ）に示すように、段差を設けた基板３０に対するｎ型の活性層３１の形成、開口部５１を有する絶縁膜５０の形成、開口部５１への触媒金属６０の形成が行われる。例えば、図１３（Ｂ）の工程では、基板３０の所定の領域に対するＳｉイオンの注入と活性化アニールにより、活性層３１として、ｎ^＋型ＧａＡｓ層が形成される。更に、基板３０の全面に、絶縁膜５０となる厚さ５０ｎｍ程度のＳｉＯ_２膜が形成され、電子線リソグラフィ及びエッチングにより、活性層３１に対応する領域に直径１００ｎｍの開口部５１が形成される。その後、絶縁膜５０の開口部５１の活性層３１上に、Ａｕ等の触媒金属６０が、蒸着及びリフトオフによって形成される。

次いで、図１４（Ａ）に示すように、絶縁膜５０の開口部５１から露出する、基板３０の活性層３１上に、ナノワイヤ半導体１１及びナノワイヤ半導体２１の、ドレイン領域１２及びドレイン領域２２、並びにソース領域１３及びソース領域２３が成長される。

例えば、図１４（Ａ）の工程では、基板３０の活性層３１上に、ＭＯＣＶＤにより、ドレイン領域１２及びドレイン領域２２として、ｎ^＋型ＩｎＡｓナノワイヤセグメントが成長される。この場合、原料には、トリメチルインジウム及びアルシンが用いられ、ドーピング原料には、硫化水素が用いられる。成長条件は、基板温度４００℃〜５００℃、Ｖ／ＩＩＩ比２０〜５０、圧力１００ｍｂａｒに設定される。開口部５１の活性層３１上には、ドレイン領域１２及びドレイン領域２２として、高さ０．７５μｍのｎ^＋型ＩｎＡｓナノワイヤセグメントが成長される。

更に、図１４（Ａ）の工程では、ｎ^＋型ＩｎＡｓナノワイヤセグメントの成長後、ソース領域１３及びソース領域２３として、ｐ^＋型ＧａＳｂナノワイヤセグメントが成長される。この場合、原料には、トリメチルガリウム及びトリメチルアンチモンが用いられ、ドーピング原料には、ジエチル亜鉛が用いられる。成長条件は、基板温度５００℃〜５８０℃、Ｖ／ＩＩＩ比５〜５０、圧力１００ｍｂａｒに設定される。開口部５１の活性層３１に形成されたドレイン領域１２及びドレイン領域２２上には、ソース領域１３及びソース領域２３として、高さ０．７５μｍのｐ^＋型ＧａＳｂナノワイヤセグメントが成長される。この時、高位置の面３３上に成長されるＧａＳｂ／ＩｎＡｓ界面が、低位置の面３２上に成長されるＧａＳｂ／ＩｎＡｓ界面とその上端との間に位置するように、ｐ^＋型ＧａＳｂナノワイヤセグメントが成長される。

このような方法により、例えば、面３３上のナノワイヤ半導体２１の接合界面２１ａ（ＧａＳｂ／ＩｎＡｓ界面）が、面３２上のナノワイヤ半導体１１の接合界面１１ａ（ＧａＳｂ／ＩｎＡｓ界面）よりも、Ｚ方向に０．５μｍ高くなる構造が得られる。

次いで、図１４（Ｂ）に示すように、ナノワイヤ半導体１１及びナノワイヤ半導体２１の基板３０側の端部に、ドレイン領域１２及びドレイン領域２２にそれぞれ接続されるドレイン電極１２ａ及びドレイン電極２２ａが形成される。例えば、図１４（Ｂ）の工程では、フォトリソグラフィ及びエッチングにより、絶縁膜５０に開口部が形成され、ＡｕＧｅ／Ａｕ（厚さ３０ｎｍ／３００ｎｍ）の蒸着及びリフトオフにより、活性層３１上にドレイン電極１２ａ及びドレイン電極２２ａが形成される。

次いで、図１５（Ａ）に示すように、ナノワイヤ半導体１１及びナノワイヤ半導体２１の表面に、それぞれゲート絶縁膜１４及びゲート絶縁膜２４が形成される。例えば、図１５（Ａ）の工程では、ナノワイヤ半導体１１及びナノワイヤ半導体２１の表面に、ゲート絶縁膜１４及びゲート絶縁膜２４として、ＡＬＤにより、Ａｌ_２Ｏ_３が堆積される。尚、図１５（Ａ）では、ナノワイヤ半導体１１及びナノワイヤ半導体２１の側面に形成されるＡｌ_２Ｏ_３（ゲート絶縁膜１４及びゲート絶縁膜２４）のみ図示している。

次いで、図１５（Ｂ）に示すように、基板３０上に１層目の絶縁層４１が形成される。例えば、図１５（Ｂ）に示す工程では、ベンゾシクロブテン等の樹脂が用いられ、絶縁層４１が形成される。絶縁層４１は、基板３０上に、要すればエッチバックやリフローが行われて、ナノワイヤ半導体１１の接合界面１１ａが露出する厚さとなるように、形成される。

次いで、図１６（Ａ）に示すように、絶縁層４１上に、ナノワイヤ半導体１１の接合界面１１ａを含むチャネル領域１６の周囲を取り囲むゲート電極１５、及びそれに繋がるゲート配線１５ａが形成される。例えば、図１６（Ａ）の工程では、フォトリソグラフィによるマスクの形成後、Ｎｉ／Ａｕ（厚さ１０ｎｍ／３００ｎｍ）の蒸着及びリフトオフにより、ゲート電極１５及びそこから引き出されたゲート配線１５ａが形成される。

次いで、図１６（Ｂ）に示すように、ゲート電極１５及びゲート配線１５ａが形成された絶縁層４１上に、２層目の絶縁層４２が形成される。例えば、図１６（Ｂ）に示す工程では、ベンゾシクロブテン等の樹脂が用いられ、絶縁層４２が形成される。絶縁層４２は、絶縁層４１上に、要すればエッチバックやリフローが行われて、ナノワイヤ半導体２１の接合界面２１ａが露出する厚さとなるように、形成される。

次いで、図１７（Ａ）に示すように、絶縁層４２上に、ナノワイヤ半導体２１の接合界面２１ａを含むチャネル領域２６の周囲を取り囲むゲート電極２５、及びそれに繋がるゲート配線が形成される。例えば、図１７（Ａ）の工程では、フォトリソグラフィによるマスクの形成後、Ｎｉ／Ａｕ（厚さ１０ｎｍ／３００ｎｍ）の蒸着及びリフトオフにより、ゲート電極２５及びそこから引き出されたゲート配線が形成される。

次いで、図１７（Ｂ）に示すように、ゲート電極２５及びゲート配線が形成された絶縁層４２上に、３層目の絶縁層４３が形成される。例えば、図１７（Ｂ）に示す工程では、ベンゾシクロブテン等の樹脂が用いられ、絶縁層４３が形成される。絶縁層４３は、絶縁層４２上に、要すればエッチバックやリフローが行われて、ナノワイヤ半導体１１のソース領域１３の上端までの厚さとなるように、形成される。ナノワイヤ半導体１１のソース領域１３上の触媒金属６０が、そのままソース電極１３ａとして利用される。勿論、触媒金属６０の除去後に改めてソース電極１３ａが形成されてもよい。

次いで、図１８（Ａ）に示すように、絶縁層４３上に、４層目の絶縁層４４が形成される。例えば、図１８（Ａ）に示す工程では、ベンゾシクロブテン等の樹脂が用いられ、絶縁層４４が形成される。絶縁層４４は、絶縁層４３上に、要すればエッチバックやリフローが行われて、ナノワイヤ半導体２１のソース領域２３の上端までの厚さとなるように、形成される。ナノワイヤ半導体２１のソース領域２３上の触媒金属６０が、そのままソース電極２３ａとして利用される。勿論、触媒金属６０の除去後に改めてソース電極２３ａが形成されてもよい。

尚、触媒金属６０をソース電極２３ａとして利用する場合には、絶縁層４３を、ナノワイヤ半導体２１のソース領域２３の上端までの厚さとなるように形成し、絶縁層４４の形成を省略することもできる。

次いで、以上の工程で得られた、ドレイン電極１２ａ及びドレイン電極２２ａ、ゲート電極１５に繋がるゲート配線１５ａ及びゲート電極２５に繋がるゲート配線、並びにソース電極１３ａ及びソース電極２３ａに接続される配線が形成される。例えば、図１８（Ｂ）に示すように、絶縁層４４を貫通しソース電極１３ａに接続されるソース配線１３ｂが形成される。ドレイン電極１２ａ及びドレイン電極２２ａ、ゲート電極１５に繋がるゲート配線１５ａ及びゲート電極２５に繋がるゲート配線、並びにソース電極２３ａについても、それらに接続される配線が、それぞれ所定の領域に形成される。

以上、図１３〜図１８に示したような工程により、低位置の面３２上に形成されたトランジスタ１０ａを含むナノワイヤデバイス１０、及び高位置の面３３上に形成されたトランジスタ２０ａを含むナノワイヤデバイス２０を備えた半導体装置１Ｂ（図１２及び図１８（Ｂ））が形成される。

尚、ここでは、ｎ^＋型ＩｎＡｓナノワイヤセグメント、ｐ^＋型ＧａＳｂナノワイヤセグメントの順に積層した半導体装置１Ｂを示したが、ｐ^＋型ＧａＳｂナノワイヤセグメント、ｎ^＋型ＩｎＡｓナノワイヤセグメントの順に積層して半導体装置を得ることもできる。この場合は、基板３０として半絶縁性のＧａＡｓ（１１１）Ｂ基板を用い、これにイオン注入を行ってｐ^＋型ＧａＡｓ層を形成する。或いは、半絶縁性のＧａＡｓ（１１１）Ｂ基板上にｐ型ＧａＡｓエピタキシャル層を成長させ、これにイオン注入又はメサエッチングを行う。このようにしてアイソレーションを実現することができる。

また、ナノワイヤ半導体１１及びナノワイヤ半導体２１は、格子不整合系の基板３０上であっても、欠陥を抑えて成膜することが可能である。そのため、基板３０には、成長させるナノワイヤ半導体１１及びナノワイヤ半導体２１とは格子定数の異なる基板３０が用いられてもよい。

また、ここでは、ゲート絶縁膜１４及びゲート絶縁膜２４にＡｌ_２Ｏ_３を用いる例を示したが、ゲート絶縁膜１４及びゲート絶縁膜２４には、ＳｉＮ、ＳｉＯ_２、ＨｆＯ等が用いられてもよい。

また、ここでは、ナノワイヤ半導体１１及びナノワイヤ半導体２１の選択成長マスクとして機能する絶縁膜５０にＳｉＯ_２を用いる例を示したが、絶縁膜５０には、ＳｉＮ、ＳｉＯＮ等が用いられてもよい。

また、ここでは、ナノワイヤ半導体１１及びナノワイヤ半導体２１にＩｎＡｓ及びＧａＳｂを用いる例を示したが、ナノワイヤ半導体１１及びナノワイヤ半導体２１には、Ｓｉ、Ｇｅ、ＩｎＰ、ＩｎＡｓ、ＧａＮ等、他の半導体材料が用いられてもよい。

以上述べた半導体装置１Ｂの構成例を図１９及び図２０に示す。
図１９及び図２０は第２の実施の形態に係る半導体装置の構成例を示す図である。図１９には、第２の実施の形態に係る半導体装置の要部斜視図（鳥瞰図）を模式的に示している。図２０には、第２の実施の形態に係る半導体装置の要部平面図を模式的に示している。

この例では、図２０のＬ２０−Ｌ２０断面位置が、上記図１３〜図１８に示した断面位置に相当する。尚、図１９では、上記の基板３０、絶縁膜５０、絶縁層４０（４１〜４４）、ゲート絶縁膜１４、ゲート絶縁膜２４及びソース配線１３ｂの図示は省略している。図２０では、上記の基板３０、絶縁膜５０、絶縁層４０（４１〜４４）、ドレイン電極１２ａ、ドレイン電極２２ａ、ソース電極１３ａ、ソース電極２３ａ及びソース配線１３ｂの図示は省略している。

半導体装置１Ｂの形成では、上記図１３〜図１８に示すように、段差を有する基板３０の、低位置の面３２上に、ナノワイヤ半導体１１が成長され、高位置の面３３上に、ナノワイヤ半導体２１が、ナノワイヤ半導体１１と同一又は同等直径で成長される。その結果、ナノワイヤ半導体２１のドレイン領域２２とソース領域２３との間のチャネル領域２６は、ナノワイヤ半導体１１のドレイン領域１２とソース領域１３との間のチャネル領域１６に比べて、Ｚ方向のより高位置に設けられるようになる。このようにＺ方向の異なる位置に設けられたチャネル領域１６及びチャネル領域２６の周囲にそれぞれ、ゲート電極１５及びゲート電極２５が形成される。

そのため、上記図１３〜図１８並びに図１９及び図２０に示すように、チャネル領域１６の周囲のゲート電極１５に繋がるゲート配線１５ａと、チャネル領域２６の周囲のゲート電極２５に繋がるゲート配線（図１９及び図２０のゲート配線２５ａ）とが、絶縁層４０内の異なるレイヤ（絶縁層４２内と絶縁層４３内）に形成される。従って、例えばゲート配線２５ａを、ゲート配線１５ａのレイアウトによる制約を抑えて、引き回すことができる。これにより、一方のナノワイヤデバイス１０の集積度の低下を抑え、他方のナノワイヤデバイス２０に繋がるゲート配線２５ａの引き回し自由度を高めることができる。同様の観点で、他方のナノワイヤデバイス２０の集積度の低下を抑え、一方のナノワイヤデバイス１０に繋がるゲート配線１５ａの引き回し自由度を高めることができる。

第２の実施の形態によれば、集積度が高く、配線の引き回し自由度の高い半導体装置１Ｂが実現される。
次に、第３の実施の形態について説明する。

図２１は第３の実施の形態に係る半導体装置の一例を示す図である。図２１には、第３の実施の形態に係る半導体装置の要部断面図を模式的に示している。
図２１に示す半導体装置１Ｃでは、段差を有する基板３０として、下地半導体層３４、ｉ型半導体層３５、ｎ型半導体層３６、ｉ型半導体層３７及びｎ型半導体層３８の積層構造を有する基板が用いられる。半導体装置１Ｃは、このような点で、上記第２の実施の形態で述べた半導体装置１Ｂと相違する。

半導体装置１Ｃにおいて、段差を有する基板３０の低位置の面３２には、下地半導体層３４上のｉ型半導体層３５の上に設けられたｎ型半導体層３６が露出する。段差を有する基板３０の高位置の面３３には、ｎ型半導体層３６上のｉ型半導体層３７の上に設けられたｎ型半導体層３８が露出する。隣り合うｎ型半導体層３６間、及び隣り合うｎ型半導体層３８間は、不活性層３９によってアイソレーションされる。ｎ型半導体層３６及びｎ型半導体層３８が、上記の活性層３１に相当する。

段差を有する基板３０として、この図２１に示すような構造を有するものが用いられてもよい。
上記のような構成を有する半導体装置１Ｃの形成方法について述べる。

図２２及び図２３は第３の実施の形態に係る半導体装置の形成方法の一例を示す図である。図２２（Ａ）及び図２２（Ｂ）並びに図２３（Ａ）及び図２３（Ｂ）にはそれぞれ、第３の実施の形態に係る半導体装置の形成工程の要部断面図を模式的に示している。

まず、図２２（Ａ）に示すような、段差を有する基板３０が準備される。例えば、所定の下地半導体層３４として半絶縁性のＧａＡｓ（１１１）Ｂ基板が用いられる。その上に、ｉ型半導体層３５としてｉ型ＧａＡｓエピタキシャル層が、ｎ型半導体層３６としてｎ型ＧａＡｓエピタキシャル層が、ｉ型半導体層３７としてｉ型ＧａＡｓエピタキシャル層が、ｎ型半導体層３８としてｎ型ＧａＡｓエピタキシャル層が、順に成長される。このようにして得られた積層体の所定の領域に対し、表層のｎ型半導体層３８（ｎ型ＧａＡｓエピタキシャル層）とその下のｉ型半導体層３７（ｉ型ＧａＡｓエピタキシャル層）を除去し、内層のｎ型半導体層３６（ｎ型ＧａＡｓエピタキシャル層）を露出させるエッチングが行われる。このような方法により、図２２（Ａ）に示すような、段差を有し、低位置の面３２にｎ型半導体層３６が露出し、高位置の面３３にｎ型半導体層３８が露出する、基板３０が得られる。

次いで、上記のようにして得られた基板３０に、図２２（Ｂ）に示すように、不活性層３９が形成される。例えば、低位置の面３２に露出するｎ型半導体層３６、及び高位置の面３３に露出するｎ型半導体層３８のうち、ナノワイヤ半導体１１及びナノワイヤ半導体２１を成長する部位以外の領域に対し、イオン注入が行われ、不活性層３９が形成される。このような方法により、図２３（Ａ）に示すような、段差を有し、面３２及び面３３の所定の部位に不活性層３９でアイソレーションされてｎ型半導体層３６及びｎ型半導体層３８が露出する、基板３０が得られる。

以後、上記第２の実施の形態で述べたのと同様にして、基板３０上にナノワイヤデバイス１０及びナノワイヤデバイス２０が形成される。
即ち、図２３（Ａ）に示すように、開口部５１を有する絶縁膜５０が形成され、開口部５１に触媒金属６０が形成され（図１３（Ｂ））、ｎ型半導体層３６及びｎ型半導体層３８（活性層３１）の上にそれぞれ、ナノワイヤ半導体１１及びナノワイヤ半導体２１が成長される（図１４（Ａ））。

その後は、図２３（Ｂ）に示すように、まずドレイン電極１２ａ，２２ａの形成（図１４（Ｂ））、ゲート絶縁膜１４，２４の形成（図１５（Ａ））、１層目の絶縁層４１の形成（図１５（Ｂ））が行われる。次いで、ナノワイヤ半導体１１のチャネル領域１６の周囲のゲート電極１５とそれに繋がるゲート配線１５ａの形成（図１６（Ａ））が行われ、２層目の絶縁層４２の形成（図１６（Ｂ））が行われる。次いで、ナノワイヤ半導体２１のチャネル領域２６の周囲のゲート電極２５とそれに繋がるゲート配線の形成（図１７（Ａ））、３層目の絶縁層４３の形成（図１７（Ｂ））が行われる。ここで、触媒金属６０がソース電極１３ａとして利用されるか、或いは改めてソース電極１３ａが形成される。次いで、絶縁層４４の形成（図１８（Ａ））が行われる。ここで、触媒金属６０がソース電極２３ａとして利用されるか、或いは改めてソース電極２３ａが形成される。その後、ソース配線１３ｂ等、所定の部位に接続される配線の形成（図１８（Ｂ））が行われる。

以上のような工程により、図２３（Ｂ）（及び図２１）に示すような半導体装置１Ｃが得られる。
尚、ここでは、基板３０のｎ型半導体層３６及びｎ型半導体層３８にｎ型ＧａＡｓエピタキシャル層を用い、これらの間に介在されるｉ型半導体層３７にｉ型ＧａＡｓエピタキシャル層を用いる例を示した。このほか、ｉ型半導体層３７に、ｎ型半導体層３６及びｎ型半導体層３８とは異なる半導体材料、例えばインジウムガリウムリン（ＩｎＧａＰ）を用いることもできる。このようにすると、上記図２２（Ａ）の工程でエッチングにより段差を形成する際、ｎ型半導体層３６及びｎ型半導体層３８とのエッチング選択性を利用し、所定の長さ及び高さｄの段差を、精度良く形成することが可能になる。

次に、第４の実施の形態について説明する。
図２４は第４の実施の形態に係る半導体装置の一例を示す図である。図２４には、第４の実施の形態に係る半導体装置の要部断面図を模式的に示している。

図２４に示す半導体装置１Ｄは、段差を有する基板３０の高位置の面３３上に設けられるナノワイヤ半導体２１が、低位置の面３２上に設けられるナノワイヤ半導体１１よりも、小さな直径とされた構成を有する。半導体装置１Ｄは、このような点で、上記第２の実施の形態で述べた半導体装置１Ｂと相違する。

半導体装置１Ｄのように、高位置の面３３上のナノワイヤ半導体２１の直径を小さくすると、ナノワイヤ半導体１１と同一又は同等直径とした場合に比べて、チャネル領域２６の周囲のゲート電極２５とそれに繋がるゲート配線のＺ方向の位置が、より高くなる。そのため、ナノワイヤ半導体２１のチャネル領域２６の周囲のゲート電極２５に繋がるゲート配線と、ナノワイヤ半導体１１のチャネル領域１６の周囲のゲート電極１５に繋がるゲート配線１５ａとの、Ｚ方向の距離が大きくなる。これにより、ゲート電極２５に繋がるゲート配線と、ゲート電極１５に繋がるゲート配線１５ａとの間の、容量の発生やクロストーク等の電気的な影響を抑えることが可能になる。

尚、半導体装置１Ｄにおいて、段差を有する基板３０には、上記第３の実施の形態（図２１〜図２３）で述べたようなものを採用してもよい。
次に、第５の実施の形態について説明する。

図２５は第５の実施の形態に係る半導体装置の一例を示す図である。図２５には、第５の実施の形態に係る半導体装置の要部断面図を模式的に示している。
図２５に示す半導体装置１Ｅは、１本のナノワイヤ半導体１１に２つのトランジスタ１０ａ及びトランジスタ１０ｂが設けられ、１本のナノワイヤ半導体２１に２つのトランジスタ２０ａ及びトランジスタ２０ｂが設けられた構成を有する。

半導体装置１Ｅでは、基板３０の一の活性層３１上に、トランジスタ１０ａのドレイン領域１２及びソース領域１３が順に成長され、その上に、トランジスタ１０ｂのソース領域１３及びドレイン領域１２が順に成長されて、ナノワイヤ半導体１１が形成される。トランジスタ１０ａ及びトランジスタ１０ｂの各チャネル領域１６の周囲に、ゲート電極１５が設けられ、そのゲート電極１５に、ＸＹ平面方向に延在するゲート配線１５ａが接続される。トランジスタ１０ａ及びトランジスタ１０ｂのソース領域１３同士の接合部には、ソース電極１３ａが接続され、そのソース電極１３ａに、ＸＹ平面方向に延在するソース配線１３ｂが接続される。トランジスタ１０ｂのドレイン領域１２上には、ドレイン電極１２ａが接続され、そのドレイン電極１２ａに、Ｚ方向に延在するドレイン配線１２ｂが接続される。

半導体装置１Ｅでは、基板３０の他の活性層３１上に、トランジスタ２０ａのドレイン領域２２及びソース領域２３が順に成長され、その上に、トランジスタ２０ｂのソース領域２３及びドレイン領域２２が順に成長されて、ナノワイヤ半導体２１が形成される。トランジスタ２０ａ及びトランジスタ２０ｂの各チャネル領域２６の周囲に、ゲート電極２５が設けられ、そのゲート電極２５に、ＸＹ平面方向に延在するゲート配線（図示せず）が接続される。トランジスタ２０ａ及びトランジスタ２０ｂのソース領域２３同士の接合部には、ソース電極２３ａが接続され、そのソース電極２３ａに、ＸＹ平面方向に延在するソース配線（図示せず）が接続される。トランジスタ２０ｂのドレイン領域２２上には、ドレイン電極２２ａが接続され、そのドレイン電極２２ａに、ＸＹ平面方向に延在するドレイン配線（図示せず）が接続される。

半導体装置１Ｅにおいて、トランジスタ２０ａ及びトランジスタ２０ｂが設けられるナノワイヤ半導体２１は、トランジスタ１０ａ及びトランジスタ１０ｂが設けられるナノワイヤ半導体１１よりも小さな直径とされる。トランジスタ２０ａ及びトランジスタ２０ｂの各チャネル領域２６は、Ｚ方向について、トランジスタ１０ａ及びトランジスタ１０ｂの各チャネル領域１６とは異なる位置に設けられる。半導体装置１Ｅでは、トランジスタ２０ａのチャネル領域２６が、トランジスタ１０ａのチャネル領域１６よりも、Ｚ方向のより高位置に設けられ、トランジスタ２０ｂのチャネル領域２６は、トランジスタ１０ｂのチャネル領域１６よりも、Ｚ方向のより高位置に設けられる。

半導体装置１Ｅでは、このようにチャネル領域１６及びチャネル領域２６のＺ方向の位置を互いに異ならせたことで、集積度の低下を抑え、高い引き回し自由度で、ＸＹ平面方向に延在する配線を配置することができる。

尚、ここでは、１本のナノワイヤ半導体１１に２つのトランジスタ１０ａ及びトランジスタ１０ｂを設け、１本のナノワイヤ半導体２１に２つのトランジスタ２０ａ及びトランジスタ２０ｂを設ける例を示したが、設けるトランジスタの数は限定されない。チャネル領域のＺ方向の位置が異なるものであれば、１本のナノワイヤ半導体１１に３つ以上のトランジスタが設けられてもよく、１本のナノワイヤ半導体２１に３つ以上のトランジスタが設けられてもよい。また、１本のナノワイヤ半導体１１に設けられるトランジスタの数と、１本のナノワイヤ半導体２１に設けられるトランジスタの数とは、必ずしも同数であることを要しない。

また、半導体装置１Ｅにおいて、基板３０には、上記第２の実施の形態（図１２〜図１８）及び第３の実施の形態（図２１〜図２３）で述べたような段差を有するものを採用してもよい。

次に、第６の実施の形態について説明する。
ナノワイヤデバイス１０及びナノワイヤデバイス２０がそれぞれ備えるトランジスタ１０ａ及びトランジスタ２０ａは、上記のようなＴＦＥＴに限らず、ＭＯＳ電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor，ＭＯＳＦＥＴ）等でもよい。ここでは一例として、ＭＯＳＦＥＴを採用した例を第６の実施の形態として説明する。

図２６は第６の実施の形態に係る半導体装置の一例を示す図である。図２６には、第６の実施の形態に係る半導体装置の要部断面図を模式的に示している。
図２６に示す半導体装置１Ｆは、ナノワイヤデバイス１０及びナノワイヤデバイス２０がそれぞれ備えるトランジスタ１０ａ及びトランジスタ２０ａとして、ＭＯＳＦＥＴが用いられた構成を有する。

半導体装置１Ｆにおいて、トランジスタ１０ａは、基板３０の一の活性層３１上に形成されたナノワイヤ半導体１１を用いて形成される。ナノワイヤ半導体１１には、Ｚ方向に対向するドレイン領域１２及びソース領域１３と、それらの間に介在するチャネル領域１６が設けられる。この例では、ドレイン領域１２及びソース領域１３にｎ型の半導体が用いられ、チャネル領域１６にｐ型の半導体が用いられる。ｎ型の活性層３１上に、ドレイン領域１２となるｎ型の半導体、チャネル領域１６となるｐ型の半導体、ソース領域１３となるｎ型の半導体が順に成長され、ナノワイヤ半導体１１が形成される。トランジスタ１０ａのチャネル領域１６の周囲には、ゲート電極１５が設けられ、そのゲート電極１５に、ＸＹ平面方向に延在するゲート配線１５ａが接続される。トランジスタ１０ａのドレイン領域１２及びソース領域１３には、それぞれドレイン電極１２ａ及びソース電極１３ａ等が接続される。

半導体装置１Ｆにおいて、トランジスタ２０ａは、基板３０の他の活性層３１上に形成されたナノワイヤ半導体２１を用いて形成される。ナノワイヤ半導体２１には、Ｚ方向に対向するドレイン領域２２及びソース領域２３と、それらの間に介在するチャネル領域２６が設けられる。この例では、ドレイン領域２２及びソース領域２３にｎ型の半導体が用いられ、チャネル領域２６にｐ型の半導体が用いられる。ｎ型の活性層３１上に、ドレイン領域２２となるｎ型の半導体、チャネル領域２６となるｐ型の半導体、ソース領域２３となるｎ型の半導体が順に成長され、ナノワイヤ半導体２１が形成される。トランジスタ２０ａのチャネル領域２６の周囲には、ゲート電極２５が設けられ、そのゲート電極２５に、ＸＹ平面方向に延在するゲート配線が接続される。トランジスタ２０ａのドレイン領域２２及びソース領域２３には、それぞれドレイン電極２２ａ及びソース電極２３ａ等が接続される。

半導体装置１Ｆにおいて、トランジスタ２０ａが設けられるナノワイヤ半導体２１は、トランジスタ１０ａが設けられるナノワイヤ半導体１１よりも小さな直径とされる。トランジスタ２０ａのチャネル領域２６は、Ｚ方向について、トランジスタ１０ａのチャネル領域１６とは異なる位置に設けられる。半導体装置１Ｆでは、トランジスタ２０ａのチャネル領域２６が、トランジスタ１０ａのチャネル領域１６よりも、Ｚ方向のより高位置に設けられる。

半導体装置１Ｆでは、このようにチャネル領域１６及びチャネル領域２６のＺ方向の位置を互いに異ならせたことで、集積度の低下を抑え、高い引き回し自由度で、ＸＹ平面方向に延在する配線を配置することができる。

尚、半導体装置１Ｆにおいて、上記第５の実施の形態（図２５）で述べた例に従い、ナノワイヤ半導体１１及びナノワイヤ半導体２１にそれぞれ複数のトランジスタを設けてもよい。

次に、第７の実施の形態について説明する。
図２７は第７の実施の形態に係る半導体装置の一例を示す図である。図２７には、第７の実施の形態に係る半導体装置の要部断面図を模式的に示している。

図２７に示す半導体装置１Ｇは、段差を有する基板３０上に、Ｚ方向に延伸された同一又は同等直径のナノワイヤ半導体１１及びナノワイヤ半導体２１を用いたトランジスタ１０ａ及びトランジスタ２０ａ（ＭＯＳＦＥＴ）が設けられた構成を有する。半導体装置１Ｇは、このような点で、上記第６の実施の形態で述べた半導体装置１Ｆと相違する。

半導体装置１Ｇでは、低位置の面３２上に成長されたナノワイヤ半導体１１を用いてトランジスタ１０ａが形成され、高位置の面３３上にナノワイヤ半導体１１と同一又は同等直径で成長されたナノワイヤ半導体２１を用いてトランジスタ２０ａが形成される。このようにしてチャネル領域１６及びチャネル領域２６のＺ方向の位置を互いに異ならせたことで、集積度の低下を抑え、高い引き回し自由度で、ＸＹ平面方向に延在する配線を配置することができる。

尚、半導体装置１Ｇにおいて、段差を有する基板３０には、上記第３の実施の形態（図２１〜図２３）で述べたようなものを採用してもよい。
また、半導体装置１Ｇにおいて、上記第４の実施の形態（図２４）で述べた例に従い、高位置の面３３上に、ナノワイヤ半導体１１よりも直径の小さいナノワイヤ半導体２１を設け、これを用いてナノワイヤデバイス２０を形成してもよい。

また、半導体装置１Ｇにおいて、上記第５の実施の形態（図２５）で述べた例に従い、ナノワイヤ半導体１１及びナノワイヤ半導体２１にそれぞれ複数のトランジスタを設けてもよい。

次に、第８の実施の形態について説明する。
上記第１〜第７の実施の形態で述べたような半導体装置１Ａ〜１Ｇ等は、各種電子機器に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することができる。

図２８は第８の実施の形態に係る電子機器の説明図である。図２８には、電子機器を模式的に示している。
図２８に示すように、例えば上記第１の実施の形態で述べたような半導体装置１Ａ（図１等）が各種電子機器７０に搭載（内蔵）される。

半導体装置１Ａでは、トランジスタ２０ａが設けられるナノワイヤ半導体２１が、トランジスタ１０ａが設けられるナノワイヤ半導体１１よりも小さな直径とされる。トランジスタ２０ａのチャネル領域２６は、Ｚ方向について、トランジスタ１０ａのチャネル領域１６とは異なる位置に設けられる。このようにチャネル領域１６及びチャネル領域２６のＺ方向の位置を互いに異ならせたことで、集積度の低下を抑え、高い引き回し自由度で、ゲート配線１５ａ等を配置することができる。これにより、集積度の高い、高性能の半導体装置１Ａが実現され、そのような半導体装置１Ａを搭載した、高性能の各種電子機器７０が実現される。

ここでは、上記第１の実施の形態で述べた半導体装置１Ａを搭載した電子機器７０を一例として示したが、上記第２〜第７の実施の形態で述べた半導体装置１Ｂ〜１Ｇ等についても同様に、各種電子機器に搭載することが可能である。

以上述べたような半導体装置１Ａ〜１Ｇ等を用いることで、コンピュータ、センサ、通信機器等の超小型化や超低消費電力化を図り、ＩｏＴ（Internet of Things）、ビッグデータ処理、人工知能、スマートグリッド、自動運転、ロボットの発展等に貢献することが可能になる。更には、新しい非ノイマン型脳コンピューティング等の実現による社会の発展に貢献することが可能になる。

尚、以上述べた「ナノワイヤ半導体」には、ワイヤ状や線状等と形容される半導体のほか、柱状や島状等と形容される半導体が含まれる。「ナノワイヤデバイス」には、このような半導体を用いて形成されたトランジスタを備えるものが含まれる。また、以上述べた手法は、ナノサイズの半導体を用いたデバイスに限らず、ミクロンサイズやサブミクロンサイズ等、様々なサイズの半導体を用いたデバイスにも同様に適用可能である。

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１００ 半導体装置
１０，２０，２０ｃ，１１０，１２０，１２０ｃ ナノワイヤデバイス
１０ａ，１０ｂ，２０ａ，２０ｂ トランジスタ
１１，２１ ナノワイヤ半導体
１１ａ，２１ａ 接合界面
１２，２２ ドレイン領域
１２ａ，２２ａ ドレイン電極
１２ｂ ドレイン配線
１３，２３ ソース領域
１３ａ，２３ａ ソース電極
１３ｂ ソース配線
１４，２４ ゲート絶縁膜
１５，２５ ゲート電極
１５ａ，２５ａ ゲート配線
１６，２６ チャネル領域
３０ 基板
３１ 活性層
３２，３３ 面
３４ 下地半導体層
３５，３７ ｉ型半導体層
３６，３８ ｎ型半導体層
３９ 不活性層
４０，４１，４２，４３，４４ 絶縁層
５０ 絶縁膜
５１ 開口部
６０ 触媒金属
７０ 電子機器

Claims (10)

1. 基板と、
   前記基板の上面上に配置され、前記基板の前記上面から上方に延伸された第１半導体を備え、前記第１半導体内に、前記第１半導体の延伸方向に対向する第１ドレイン領域及び第１ソース領域、並びに前記第１ドレイン領域と前記第１ソース領域との間の第１チャネル領域を有する第１トランジスタと、
   前記基板の前記上面上に配置され、前記基板の前記上面から上方に延伸された第２半導体を備え、前記第２半導体内に、前記第２半導体の延伸方向に対向する第２ドレイン領域及び第２ソース領域、並びに前記第２ドレイン領域と前記第２ソース領域との間で且つ前記第１チャネル領域よりも上方に位置する第２チャネル領域を有する第２トランジスタと
   を含み、
   前記第１チャネル領域と前記基板との間に設けられる前記第１ドレイン領域又は前記第１ソース領域の下端が、前記基板の前記上面と接し、前記第２チャネル領域と前記基板との間に設けられる前記第２ドレイン領域又は前記第２ソース領域の下端が、前記基板の前記上面と接することを特徴とする半導体装置。
2. 前記第１トランジスタは、前記第１チャネル領域の周囲に第１ゲート絶縁膜を介して第１ゲート電極を有し、前記第１ゲート電極から前記第１半導体の延伸方向と直交する方向に第１配線が引き出され、
   前記第２トランジスタは、前記第２チャネル領域の周囲に第２ゲート絶縁膜を介して第２ゲート電極を有し、前記第２ゲート電極から前記第２半導体の延伸方向と直交する方向に第２配線が引き出されることを特徴とする請求項１に記載の半導体装置。
3. 前記第１ドレイン領域及び前記第２ドレイン領域は、第１導電型であり、
   前記第１ソース領域及び前記第２ソース領域は、第２導電型であり、
   前記第１チャネル領域は、前記第１ドレイン領域と前記第１ソース領域との接合界面を含み、
   前記第２チャネル領域は、前記第２ドレイン領域と前記第２ソース領域との接合界面を含むことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１ドレイン領域及び前記第１ソース領域、並びに前記第２ドレイン領域及び前記第２ソース領域は、第１導電型であり、
   前記第１チャネル領域及び前記第２チャネル領域は、第２導電型であることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記第２半導体は、平面視で前記第１半導体よりも小さいことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
6. 前記基板は、前記上面として、第１面と、前記第１面よりも上方に位置する第２面とを有し、
   前記第１半導体は、前記第１面上に設けられ、
   前記第２半導体は、前記第２面上に設けられることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
7. 前記第１チャネル領域は、前記第２面よりも上方に位置することを特徴とする請求項６に記載の半導体装置。
8. 前記第２チャネル領域は、前記第１チャネル領域と、前記第１チャネル領域上に設けられた前記第１ドレイン領域又は前記第１ソース領域の上端との間に位置することを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
9. 基板の上面上に、前記基板の前記上面から上方に延伸された第１半導体を備え、前記第１半導体内に、前記第１半導体の延伸方向に対向する第１ドレイン領域及び第１ソース領域、並びに前記第１ドレイン領域と前記第１ソース領域との間の第１チャネル領域を有する第１トランジスタを形成する工程と、
   前記基板の前記上面上に、前記基板の前記上面から上方に延伸された第２半導体を備え、前記第２半導体内に、前記第２半導体の延伸方向に対向する第２ドレイン領域及び第２ソース領域、並びに前記第２ドレイン領域と前記第２ソース領域との間で且つ前記第１チャネル領域よりも上方に位置する第２チャネル領域を有する第２トランジスタを形成する工程と
   を含み、
   前記第１チャネル領域と前記基板との間に設けられる前記第１ドレイン領域又は前記第１ソース領域の下端が、前記基板の前記上面と接し、前記第２チャネル領域と前記基板との間に設けられる前記第２ドレイン領域又は前記第２ソース領域の下端が、前記基板の前記上面と接することを特徴とする半導体装置の製造方法。
10. 前記第１トランジスタを形成する工程、及び前記第２トランジスタを形成する工程は、
    前記基板の前記上面上に、前記第１ドレイン領域又は前記第１ソース領域となる第１半導体結晶部、及び前記第２ドレイン領域又は前記第２ソース領域となる第２半導体結晶部を成長させる工程と、
    前記第１半導体結晶部上及び前記第２半導体結晶部上にそれぞれ、前記第１ソース領域又は前記第１ドレイン領域となる第３半導体結晶部、及び前記第２ソース領域又は前記第２ドレイン領域となる第４半導体結晶部を成長させる工程と
    を含むことを特徴とする請求項９に記載の半導体装置の製造方法。

Images