CN217881520U - 晶体管的外延结构 - Google Patents

Abstract

本申请公开了一种晶体管的外延结构，所述外延结构包括：衬底以及位于所述衬底表面上的外延层；所述外延层包括：位于所述衬底表面上的成核层；位于所述成核层表面上的缓冲层；位于所述缓冲层表面上的沟道层；位于所述沟道层表面上的插入层；位于所述插入层表面上的势垒层；位于所述势垒层表面上的间隔层；位于所述间隔层表面上的非故意掺杂层；位于所述非故意掺杂层表面上的P型层。本申请技术方案所述的外延结构，可以有效提高P沟道晶体管性能，并且同时集成N沟道晶体管与P沟道晶体管，可以用于GaN基晶体管构架互补型逻辑电路。

Description

晶体管的外延结构

技术领域

本申请涉及半导器件技术领域，更具体的说，涉及一种晶体管的外延结构。

背景技术

GaN基电子器件已经经历二三十年的研究与发展，开始快速商业化。因其高速、高功率密度的优势，在5G基站、移动设备的小型快速充电器、激光雷达等场景中得到广泛应用。可以预期，在不久的将来，GaN基功率转换、电源管理系统有望服务于诸多新兴应用，如数据中心、无人驾驶、新能源汽车、人工智能等。这些应用对电能供应与供电模块的紧凑性要求高，这恰是GaN基功率电子产品对比传统硅基功率器件的优势所在。为充分发掘GaN的潜能，为构建更为智能、稳定、可靠的电源系统，业内一直致力于探索开发合适的技术平台以实现功率开关与各外围功能模块的高度集成。其中，逻辑电路在外围电路中广泛存在，是实现电源管理系统智能化的关键。

硅基微电子与集成电路的研发经验表明，互补型逻辑电路是制备大规模集成电路的最优拓扑。互补意味着电路由两种具有相反控制逻辑的晶体管组成，一种具有P型导电沟道，另一种具有N型导电沟道。这样的拓扑具有诸多优点，其中最为突出的是其极低的静态功耗。因为控制逻辑相反，所以在任何一个逻辑状态下，总有一类晶体管处于关断状态，从而有效阻断电流、显著降低功耗。然而，由于高性能P型导电沟道的GaN晶体管不易制备，与N型导电沟道晶体管的集成亦是困难重重，GaN基互补逻辑电路的研究进展缓慢。

实用新型内容

有鉴于此，本申请提供了一种晶体管的外延结构，方案如下：

一种晶体管的外延结构，包括：

衬底以及位于所述衬底表面上的外延层；

其中，所述外延层包括：

位于所述衬底表面上的成核层；

位于所述成核层表面上的缓冲层；

位于所述缓冲层表面上的沟道层；

位于所述沟道层表面上的插入层；

位于所述插入层表面上的势垒层；

位于所述势垒层表面上的间隔层；

位于所述间隔层表面上的非故意掺杂层；

位于所述非故意掺杂层表面上的P型层。

优选的，在上述外延片中，所述间隔层为氮化物层。

优选的，在上述外延片中，所述间隔层的厚度为0.5nm～10nm。

优选的，在上述外延片中，所述非故意掺杂层为非故意掺杂的氮化物层。

优选的，在上述外延片中，所述间隔层与所述非故意掺杂层为不同材质的氮化物层。

优选的，在上述外延片中，所述非故意掺杂层的厚度为1nm～20nm。

优选的，在上述外延片中，所述P型层为P型掺杂的氮化物层。

优选的，在上述外延片中，所述P型层包括至少一层结构；

在所述衬底指向所述P型层的方向上，所述P型层包括：

依次层叠的P型轻掺杂半导体层、P型重掺杂半导体层和P型超重掺杂半导体层；

或，P型轻掺杂半导体层；

或，依次层叠的P型轻掺杂半导体层和P型重掺杂半导体层；

或，依次层叠的P型重掺杂半导体层、P型轻掺杂半导体层和P型重掺杂半导体层。

优选的，在上述外延片中，所述P型层的厚度为30nm～200nm。

通过上述描述可知，本申请技术方案提供的晶体管的外延结构中，所述外延结构包括：衬底以及位于所述衬底表面上的外延层；所述外延层包括：位于所述衬底表面上的成核层；位于所述成核层表面上的缓冲层；位于所述缓冲层表面上的沟道层；位于所述沟道层表面上的插入层；位于所述插入层表面上的势垒层；位于所述势垒层表面上的间隔层；位于所述间隔层表面上的非故意掺杂层；位于所述非故意掺杂层表面上的P型层。本申请技术方案所述的外延结构，可以有效提高P沟道晶体管性能，并且可以同时集成N沟道晶体管与P沟道晶体管，可以用于GaN基晶体管构架互补型逻辑电路。

另外，本申请技术方案可以直接通过一次外延工艺在衬底上依次形成各层结构，从而形成所述外延结构，制作方法简单，制作成本低。

而且，在外延结构中加入间隔层，一方面，所述间隔层可以作为形成N沟道晶体管的刻蚀阻挡层，使得刻蚀后的N沟道晶体管具有更好的形貌，保证N沟道晶体管的电学性能，且简化了刻蚀工艺的复杂性，另一方面，更加利于空穴的集聚，增加了二维空穴气的浓度。同时，所述外延结构中加入非故意掺杂层，在极化作用下，保证了价带低于空穴的费米能级，防止载流子的隧穿，降低P沟道的杂质散射，提高空穴迁移率，从而更有效地提升P沟道晶体管的性能。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。

图1为本申请实施例提供的一种晶体管的外延结构的结构示意图；

图2为本申请实施例提供的一种晶体管的外延结构中异质结沟道结构形成二维电子气和二维空穴气的原理示意图；

图3为本申请实施例提供的P型层的结构示意图；

图4为本申请实施例提供的一种晶体管的外延结构的制作方法的方法流程图；

图5为本申请实施例提供的一种晶体管的截面图；

图6为本申请实施例提供的一种晶体管的截面图；

图7a-图10为本申请实施例提供的一种晶体管的制作方法的工艺流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

参考图1所示，图1为本申请实施例提供的一种晶体管的外延结构的结构示意图，所述外延结构包括：

衬底100以及位于衬底100表面上的外延层；

其中，外延层包括：

位于所述衬底100表面上的成核层101；

位于所述成核层101表面上的缓冲层102；

位于所述缓冲层102表面上的沟道层103；

位于所述沟道层103表面上的插入层104；

位于所述插入层104表面上的势垒层105；

位于所述势垒层105表面上的间隔层106；

位于所述间隔层106表面上的非故意掺杂层107；

位于所述非故意掺杂层107表面上的P型层108。

其中，所述衬底100可以为蓝宝石(Al₂O₃)、碳化硅(SiC)以及硅衬底中的任意一种，所述衬底100还可以为具有半导体层的衬底，所述半导体层可以为AlN、SiC等。例如，在蓝宝石衬底上形成有AlN层，将形成有AlN层的蓝宝石衬底作为所述衬底100。

本申请实施例所述外延结构可以用于制备高性能P型沟道的GaN晶体管，也可以用于制备高性能N型沟道的GaN晶体管，故可以同时集成N沟道晶体管与P沟道晶体管，可以用于GaN基晶体管构架互补型逻辑电路。

所述成核层101位于所述衬底100上，所述成核层101一方面可以为所述衬底100上的外延层提供成核点，成核点会在横向和纵向生长，最终形成连续薄膜；另一方面，所述成核层101还可以释放所述衬底100与其表面上的外延层的应力，由于晶格失配，异质外延生长将会引起大量位错。存在所述成核层101时，晶格失配引发的位错会集中在所述成核层101与所述衬底100的界面处，从而在所述成核层101以后的外延层的生长中降低位错密度，提高晶体质量。

可选的，所述成核层101的材质可以为氮化物，例如，所述成核层101的材质可以包括AlN、GaN或AlGaN等。也就是说，所述成核层101为氮化物层，具体的，所述成核层101为单层膜层，或者，所述成核层101为多膜层层叠结构，至少两层膜层的材料不同。进一步的，所述成核层101的材质优选为AlN。

所述缓冲层102位于所述成核层101上，所述缓冲层102用于减少所述衬底100与所述缓冲层102上方其他外延层之间的晶格失配，以减少生长的外延层出现缺陷与位错的可能，提高晶体质量。所述缓冲层102不局限于一种材料，也可以是多种材料以及不同掺杂物和不同掺杂含量的组合等，本申请实施例对此不作具体限定。优选的，所述缓冲层102的材质为氮化物，例如所述缓冲层102的材质为GaN、AlGaN、渐变Al组分AlGaN等。也就是说，所述缓冲层102为氮化物层，具体的，所述缓冲层102为单层膜层，或者，所述缓冲层102为多膜层层叠结构，至少两层膜层的材料不同。

所述沟道层103位于所述缓冲层102上，所述沟道层103为非故意掺杂结构，且所述沟道层103的材质包括但不局限于为GaN或者InAlGaN等，优选的，所述沟道层103的材质为GaN。也就是说，所述沟道层103为氮化物层，具体的，所述沟道层103为单层膜层，或者，所述沟道层103为多膜层层叠结构，至少两层膜层的材料不同。

参考图2所示，图2为本申请实施例提供的一种晶体管的外延结构中异质结沟道结构形成二维电子气和二维空穴气的原理示意图。

如图2中左图所示，所述沟道层103、所述插入层104以及所述势垒层105组成第一异质结沟道结构。第一异质结沟道结构一侧能带向下弯曲形成二维势阱聚集极化电荷，形成二维电子气(2DEG)。在所述沟道层103与所述势垒层105之间引入所述插入层104，可以优化所述沟道层103同所述势垒层105组成的第一异质结沟道结构的材料特性，所述插入层104在极化效应的作用下，能够有效提高所述势垒层105同所述沟道层103的有效导带带阶，一方面能够形成更深而窄的量子阱，有利于提高沟道电子密度；另一方面能抑制所述势垒层105中的合金无序散射，提高沟道电子迁移率。所述插入层104厚度过大时，则会因为晶格失配而导致外延晶体质量差。优选的，所述插入层104的厚度为0.5nm～10nm。所述插入层104的材质为氮化物，例如可以为AlN、AlGaN等，优选为AlN。也就是说，所述插入层104为氮化物层，具体的，所述插入层104为单层膜层，或者，所述插入层104为多膜层层叠结构，至少两层膜层的材料不同。

所述势垒层105的材质为氮化物，例如可以为InGaN、AlGaN、AlInGaN等。也就是说，所述势垒层105为氮化物层，具体的，所述势垒层105为单层膜层，或者，所述势垒层105为多膜层层叠结构，至少两层膜层的材料不同。优选的，所述势垒层105的材质为AlGaN。当所述势垒层105包括Al元素时，所述势垒层105的Al组分和厚度的增加会令二维电子气的密度增加，若所述势垒层105中Al组分和厚度过大，会导致二维电子气的密度增加，则将引起势垒层105应变迟豫，令第一异质结沟道结构的材料特性恶化。在应变迟豫还未出现的前提下，为提高二维电子气的电导，需要对所述势垒层105的Al组分以及厚度进行优化，基于此，设置所述势垒层105的Al组分不超过50％，优选的，设置所述势垒层105的Al组分为5％～30％；设置所述势垒层105的厚度不超过50nm，优选的，设置所述势垒层105的厚度为10nm～50nm。

如图2中右图所示，所述势垒层105、所述间隔层106、所述非故意掺杂层107、所述P型层108组成的第二异质结沟道结构，在非故意掺杂层107一侧产生的二维空穴气(2DHG)。

可选的，所述间隔层106的材质为氮化物，例如包括：AlN、InGaN、AlGaN、AlInGaN等，也就是说，所述间隔层106为氮化物层，具体的，所述间隔层106为单层膜层，或者，所述间隔层106为多膜层层叠结构，至少两层膜层的材料不同。优选的，所述间隔层106为AlN。

所述间隔层106的材质为氮化物，所述非故意掺杂层107也为氮化物，且所述间隔层106的材质与所述非故意掺杂层107的材质不同，或者所述间隔层106的材质与所述非故意掺杂层107的材质为同种氮化物材质，但其组分有较大差别，以保障在采用所述外延结构制作晶体管时实现干法刻蚀速率的转变，以精确控制刻蚀结果。

本申请实施例中，设置所述间隔层106的厚度为0.5nm～10nm。当所述间隔层106的厚度为0.5nm～10nm时，一方面，能够保证较好的刻蚀阻挡效果，另一方面，更加利于空穴的集聚，增加了二维空穴气的浓度。若间隔层106的厚度过厚，则会增大应力，使位错增加，结晶质量下降。

所述非故意掺杂层107在极化作用下，保证了价带低于空穴的费米能级，防止其载流子的隧穿，降低P沟道的杂质散射，提高空穴迁移率。通过所述外延结构制作P沟道晶体管时，能够更有效地提升P沟道的增强型GaN基晶体管的性能。所述非故意掺杂层107包括非故意掺杂氮化物，例如为GaN、InGaN、AlGaN、AlInGaN等，优选为非故意掺杂的GaN。也就是说，所述非故意掺杂层107为非故意掺杂的氮化物层，具体的，所述非故意掺杂层107为单层膜层，或者，所述非故意掺杂层107为多膜层层叠结构，至少两层膜层的材料不同。

当所述非故意掺杂层107包括非故意掺杂的氮化物，保证了价带低于空穴的费米能级，防止载流子的隧穿，降低P沟道的杂质散射，提高空穴迁移率，从而更有效地提升P沟道的增强型GaN基晶体管的性能。可选的，设置所述非故意掺杂层107的厚度为1nm～20nm，一方面，能够保证所述非故意掺杂层107实现上述效果，另一方面，若非故意掺杂层107的厚度过厚，则会降低二维空穴气的浓度。

所述P型层108不局限于一种材料，也可以是多种材料以及不同掺杂物和不同掺杂含量的组合等，所述P型层的材质为P型掺杂的氮化物，例如，所述P型层108包括：p-GaN、p-AlGaN、p-AlInN、p-InGaN、p-AlInGaN等，优选为P型掺杂的GaN。也就是说，所述P型层为单层P型掺杂的半导体层或是多膜层层叠的P型掺杂的半导体层。

所述P型层108、所述非故意掺杂层107、所述间隔层106以及所述势垒层105形成第二异质结沟道结构，所述P型层108一侧价带顶高于所述势垒层105一侧价带顶，从而在所述非故意掺杂层107一侧集聚空穴，形成二维空穴气。可选的，所述P型层108的厚度为30nm～200nm，一方面，能够保证所述P型层108实现上述效果，另一方面，若所述P型层108的厚度过厚，过长的P型层外延生长时间会引起P型层中所掺杂元素扩散到其他外延层，影响最初外延结构设计。

可选的，所述P型层108可以是镁、锌等元素掺杂的半导体层，掺杂含量包括但不局限于单一掺杂含量或外延生长方向的函数(例如渐变递增、渐变递减等)。

参考图3所示，图3为本申请实施例提供的P型层的结构示意图，所述P型层108包括至少一层结构。在所述衬底100指向所述P型层108的方向上，所述P型层108包括：如图3中(a)所示，依次层叠的P型轻掺杂(p-)半导体层、P型重掺杂(p+)半导体层和P型超重掺杂(p++)半导体层；或，如图3中(b)所示，P型轻掺杂半导体层；或，如图3中(c)所示，依次层叠的P型轻掺杂半导体层和P型重掺杂半导体层；或，如图3中(d)所示，依次层叠的P型重掺杂半导体层、P型轻掺杂半导体层和P型重掺杂半导体层。所述P型层108中的半导体层可以为GaN层。采用图3所示P型层108，能够获得高质量的二维空穴气，提高P沟道晶体管的性能。

本申请实施例所述外延结构用于制作晶体管时，不仅能够保证N型/P型沟道增强型GaN基晶体管电学性能，而且能够同时集成N型沟道晶体管与P型沟道晶体管，构建GaN基互补逻辑电路。

基于上述实施例，本申请另一实施例还提供了一种晶体管的外延结构的制作方法，用于制备上述实施例所述的外延结构，该制作方法如图4所示。

参考图4所示，图4为本申请实施例提供的一种晶体管的外延结构的制作方法的方法流程图，结合图1和图4所示，该制作方法包括：

步骤S11：提供一衬底100。

在所述衬底100表面上形成外延层，形成外延层的方法包括：

步骤S12：在所述衬底100上形成成核层101。

步骤S13：在所述成核层101上形成缓冲层102。

步骤S14：在所述缓冲层102上形成沟道层103。

步骤S15：在所述沟道层103上形成插入层104。

步骤S16：在所述插入层104上形成势垒层105。

步骤S17：在所述势垒层105上形成间隔层106。

步骤S18：在所述间隔层106上形成非故意掺杂层107。

步骤S19：在所述非故意掺杂层107上形成P型层108。

本申请实施例中，所述成核层101、所述缓冲层102、所述沟道层103、所述插入层104、所述势垒层105、所述间隔层106、所述非故意掺杂层107和所述P型层108的形成方式包括但不局限于金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)、等离子体辅助化学气相沉积(PECVD)或激光溅射等。

本申请实施例所述外延结构的制作方法，可以用于制备上述实施例所述的外延结构，制作工艺简单，制作成本低，制备的所述外延结构可以用于制备高性能P型沟道的GaN晶体管，也可以用于制备高性能N型沟道的GaN晶体管，故可以同时集成N沟道晶体管与P沟道晶体管，可以用于GaN基晶体管构架互补型逻辑电路。

基于上述实施例，本申请另一实施例还提供了一种晶体管，所述晶体管如图5所示。

参考图5所示，图5为本申请实施例提供的一种晶体管的截面图，所述晶体管是包括P沟道与N沟道的增强型GaN基晶体管，具体的，所述晶体管包括：

如上述实施例所述的外延结构；其中，所述外延结构包括衬底100以及位于所述衬底100表面上的外延层。所述外延层包括：衬底100，以及依次设置在所述衬底100上的所述成核层101、所述缓冲层102、所述沟道层103、所述插入层104、所述势垒层105、所述间隔层106、所述非故意掺杂层107和P型层108。

在平行于所述外延层的方向上，所述外延层包括第一区001和第二区002，以及位于所述第一区001和所述第二区002之间的第三区003。

所述晶体管包括：位于所述第一区001的N沟道晶体管；位于所述第二区002的P沟道晶体管；以及于所述第三区003的隔离结构203，所述隔离结构203从所述外延层背离所述衬底100的一侧表面至少延伸至所述沟道层103与所述插入层104的交界面；其中，所述隔离结构203至少穿过所述插入层104，以隔离所述N沟道晶体管和所述P沟道晶体管。为了保证完全隔离所述N沟道晶体管和所述P沟道晶体管，可以设置所述隔离结构203延伸至所述沟道层103，所述隔离结构203可以延伸至沟道层103内，或是贯穿沟道层103，甚至延伸至所述衬底100。

如图5所示，所述隔离结构203为沟槽，所述沟槽依次贯穿所述P型层108、所述非故意掺杂层107、所述间隔层106、所述势垒层105以及所述插入层104，并延伸至所述沟道层103中。

在所述半导体衬底100指向所述外延层的方向上，所述N沟道晶体管包括位于所述第一区001内的所述沟道层103、所述插入层104、所述势垒层105、所述间隔层106、所述非故意掺杂层107、所述P型层108以及第一电极结构。所述第一区001内的非故意掺杂层107覆盖所述间隔层106的部分表面，所述第一区001内的P型层108覆盖所述非故意掺杂层107。所述第一电极结构包括：位于所述间隔层106表面上的第一源极201a和第一漏极201b；以及位于所述第一源极201a和所述第一漏极201b之间的第一栅极202a；其中，所述第一栅极202a位于所述P型层108的表面上，且所述第一源极201a和所述第一漏极201b与所述第一栅极202a下方的P型层108以及非故意掺杂层107不接触。

在所述半导体衬底100指向所述外延层的方向上，所述P沟道晶体管包括位于所述第二区002内的所述沟道层103、所述插入层104、所述势垒层105、所述间隔层106、所述非故意掺杂层107、所述P型层108、以及第二电极结构。所述第二区002内的P型层108的表面内具有凹槽，所述凹槽的深度小于所述第二区002内的P型层108的厚度。所述第二电极结构包括：位于所述P型层108表面上且互不接触的第二栅极202A、第二源极201A和第二漏极201B，所述第二栅极202A位于所述凹槽内，所述第二源极201A以及所述第二漏极201B位于所述凹槽两侧的P型层108的表面上。

所述第一区001、所述第二区002以及所述第三区003中，所述外延层中的同一膜层同时制备。这样，通过同一外延层结构同时集成P沟道晶体管和N沟道晶体管，所述N沟道晶体管和所述P沟道晶体管采用同一外延结构的外延层，对应外延层中相同的膜层为同层结构，相同膜层同时制备。

在图5中，以所述隔离结构203是沟槽为例进行说明，其他方式中，还可以通过离子注入形成的掺杂区作为隔离结构203，如图6所示。

参考图6所示，图6为本申请实施例提供的一种晶体管的截面图，与图5所示方式不同在于，图6所示方式中，通过离子注入形成的掺杂区作为隔离结构203，N沟道晶体管以及P沟道晶体管的结构可以参考图5方式所示，本申请实施例在此不再赘述。

所述晶体管采用上述实施例所述外延结构，外延结构中具有间隔层106与非故意掺杂层107。一方面，间隔层106可以作为N沟道晶体管的结构刻蚀阻挡层，优化刻蚀结果；另一方面，间隔层106能够提高二维空穴气的浓度。非故意掺杂层107在极化作用下，保证了价带低于空穴的费米能级，防止载流子的隧穿，降低P沟道的杂质散射，提高空穴迁移率，从而更有效地，提升P沟道晶体管的性能。基于上述实施例外延结构，能够集成制备出性能良好的同时具有P沟道与N沟道的增强型GaN基晶体管。

本申请实施例所述晶体管中，同时具有沟道层103/插入层104/势垒层105组成的异质结沟道结构产生的二维电子气，又具有势垒层105/间隔层106/非故意掺杂层107/P型层108组成的异质结沟道结构产生的二维空穴气；可以以此为基础在同一外延结构上同时集成N沟道晶体管和P沟道晶体管。故所述晶体管可以作为同时具有P沟道晶体管和N沟道晶体管的增强型GaN基晶体管，同时集成有N沟道晶体管与P沟道晶体管，可以用于GaN基晶体管构架互补型逻辑电路。

基于上述实施例，本申请另一实施例还提供了一种上述晶体管的制作方法，所述制作方法如图7a-图10所示。

参考图7a-图10所示，图7a-图10为本申请实施例提供的一种晶体管的制作方法的工艺流程图，结合图1、图5以及图7a-图10所示，该制作方法包括：

步骤S21：如图1所示，提供一外延结构。

所述外延结构具有衬底100以及依次形成在所述衬底100上的成核层101、缓冲层102、沟道层103、插入层104、势垒层105、间隔层106、非故意掺杂层107以及P型层108。

如上述实施例所述，在平行所述外延层的方向上，所述外延层包括第一区001和第二区002，以及位于所述第一区001和所述第二区002之间的第三区003。

步骤S22：如图7a所示，在所述第三区003形成隔离结构203，所述隔离结构203从所述P型复合层108延伸至所述沟道层103内。

在图7a中，形成所述隔离结构203的方法包括：在所述第三区003形成从所述P型复合层108至少延伸至所述沟道层103和插入层104交界面的沟槽，作为所述隔离结构203。该方式中，采用光刻和刻蚀的方式，形成所述沟槽，基于沟槽形成隔离岛作为第三区，进而阻断二维电子气以及二维空穴气，实现P沟道晶体管与N沟道晶体管之间的完全阻断。

其他方式中，形成所述隔离结构203的方法还可以如图7b所示，在所述第三区003形成从所述P型复合层108延伸至所述沟道层103内的离子注入区，作为所述隔离结构203。离子注入区能够到达沟道层103，破坏外延结构位于离子注入区的外延层晶体结构，从而阻断二维电子气以及二维空穴气，实现P沟道晶体管与N沟道晶体管之间的完全阻断。其中，离子注入可采用的离子包括但不限于H⁺、He⁺、B⁺、N⁺、O⁺、F⁺、P⁺、He⁺、Ar⁺、Zn⁺等。

步骤S23：如图8-图10、图5所示，在所述第一区001形成N沟道晶体管，在所述第二区002形成P沟道晶体管，最终形成如图5所示的晶体管器件结构。

在步骤S23中，结合图5、图8、图10所示，形成所述N沟道晶体管的方法包括：首先，如图8所示，对所述第一区001中的外延层进行图形化处理，露出部分间隔层106，保留部分P型层108及其下方的部分非故意掺杂层107。然后，如图10和图5所示，在所述第一区001中露出的所述间隔层106表面形成第一源极201a和第一漏极201b，在第一源极201a和第一漏极201b之间预留的P型层108表面上形成第一栅极202a，第一源极201a和第一漏极201b与所述第一栅极202a下方的P型层108以及非故意掺杂层107不接触。

对所述第一区001进行结构刻蚀时，保留部分非故意掺杂层107以及部分P型层108，而其余地方，将直接刻蚀至间隔层106表面，因为间隔层106的存在，将会使N沟道晶体管的刻蚀变得简单，可以轻松控制刻蚀后的表面形貌，进而保证N沟道晶体管的电学性能。

在步骤S23中，结合图5、图9、图10所示，形成所述P沟道晶体管方法包括：首先，如图9所示，在所述第二区002中的所述P型层108表面向内部形成栅极凹槽，所述凹槽从所述P型层108的表面向内部延伸，且所述凹槽的深度小于所述P型层108的厚度。然后如图10和图5所示，在所述P型层108的表面形成第二栅极202A、第二源极201A和第二漏极201B，其中，所述第二栅极202A位于所述凹槽内，所述第二源极201A以及所述第二漏极201B位于所述凹槽两侧的P型层108表面上；所述第二栅极202A、所述第二源极201A以及所述第二漏极201B互不接触。

本申请实施例中，P沟道晶体管和N沟道晶体管的栅极可以同时制备，P沟道晶体管和N沟道晶体管的源极和漏极可以同时制备。可以先制备源极、漏极，再制备栅极，或者，先制备栅极，再制备源极、漏极，本申请实施例对此不作具体限定。

源极、漏极与下方外延层之间是欧姆接触。其中，N沟道晶体管的源极、漏极形成在露出的间隔层106的表面上。P沟道晶体管区的源极、漏极形成在P型层108的表面上。栅极与下方的P型层108之间可以是欧姆接触，也可以是肖特基接触。栅极包括但不局限于是TiN、W、Ni/Au、Pd/Au等肖特基接触或是欧姆接触栅极金属等。

隔离结构203的形成可以在步骤S23之前，也可以在步骤S23之后。可以基于需求，先形成第一区001中的结构，再形成第二区002中的结构，或者，先形成第二区002中的结构，再形成第一区001中的结构，本申请实施例对此不作具体限定。

在所述晶体管的制作方法中，刻蚀可以为干法刻蚀或是湿法刻蚀。当采用干法刻蚀时，所述干法刻蚀的刻蚀试剂可以是能够应用于干法刻蚀工艺的刻蚀气体，例如Cl基刻蚀气体和/或F基刻蚀气体等，但不限于此。典型的所述刻蚀气体可以是Cl₂/N₂/O₂，其他Cl基含有氧气的刻蚀混合气体，如Cl₂/BCl₃/N₂/O₂、BCl₃/N₂/O₂、Cl₂/O₂等，含有Cl基、F基的刻蚀混合气体，如Cl₂/BCl₃/SF₆、Cl₂/SF₆等，常规Cl₂基刻蚀气体，如Cl₂、Cl₂/BCl₃等。

本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

需要说明的是，在本申请的描述中，需要理解的是，幅图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的幅图标记标识同样的结构。另外，处于理解和易于描述，幅图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。

术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种晶体管的外延结构，其特征在于，包括：

衬底以及位于所述衬底表面上的外延层；

其中，所述外延层包括：

位于所述衬底表面上的成核层；

位于所述成核层表面上的缓冲层；

位于所述缓冲层表面上的沟道层；

位于所述沟道层表面上的插入层；

位于所述插入层表面上的势垒层；

位于所述势垒层表面上的间隔层；

位于所述间隔层表面上的非故意掺杂层；

位于所述非故意掺杂层表面上的P型层。

2.根据权利要求1所述的外延结构，其特征在于，所述间隔层为氮化物层。

3.根据权利要求1所述的外延结构，其特征在于，所述间隔层的厚度为0.5nm～10nm。

4.根据权利要求1所述的外延结构，其特征在于，所述非故意掺杂层为非故意掺杂的氮化物层。

5.根据权利要求1所述的外延结构，其特征在于，所述间隔层与所述非故意掺杂层为不同材质的氮化物层。

6.根据权利要求1所述的外延结构，其特征在于，所述非故意掺杂层的厚度为1nm～20nm。

7.根据权利要求1所述的外延结构，其特征在于，所述P型层为P型掺杂的氮化物层。

8.根据权利要求1所述的外延结构，其特征在于，所述P型层包括至少一层结构；

在所述衬底指向所述P型层的方向上，所述P型层包括：

依次层叠的P型轻掺杂半导体层、P型重掺杂半导体层和P型超重掺杂半导体层；

或，P型轻掺杂半导体层；

或，依次层叠的P型轻掺杂半导体层和P型重掺杂半导体层；

或，依次层叠的P型重掺杂半导体层、P型轻掺杂半导体层和P型重掺杂半导体层。

9.根据权利要求1所述的外延结构，其特征在于，所述P型层的厚度为30nm～200nm。

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