WO2022149248A1 - 半導体装置、増幅装置、及び半導体装置の製造方法 - Google Patents

半導体装置、増幅装置、及び半導体装置の製造方法 Download PDF

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Abstract

半導体装置は、基板と、基板の上に配置されたゲート電極、ソース電極、及びドレイン電極と、基板の上面に対し垂直に延びるように基板の上面に２次元に配列された非導電性の複数のナノワイヤと、複数のナノワイヤの上端に基板との間に空隙を有するように配置され複数のナノワイヤにより支持される電極パッドと、電極パッドとゲート電極とを接続する引き出し電極とを含む。

Description

半導体装置、増幅装置、及び半導体装置の製造方法
　本願開示は、半導体装置、増幅装置、及び半導体装置の製造方法に関する。
　量子コンピュータにおいて、量子ビットからのマイクロ波出力信号は極めて微弱であり、マイクロ波出力信号を低雑音で増幅する低雑音増幅器を用いる。増幅器に用いられるトランジスタの雑音特性はゲート容量に大きく依存するので、ゲート長を短縮してゲート容量を低減することが好ましい。しかしながら、ゲート長を短縮して真性容量を小さくしても、外部配線からの信号供給用にゲート電極に接続される電極パッドの下には誘電率が高い半導体層があり、その結果相対的に大きな値となる電極パッドの寄生容量がゲート電極の容量として残ってしまう。電極パッドの面積は数μm角であり、ゲート長の数十ｎｍよりはるかに大きいので、電極パッドによる寄生容量が増幅器の雑音低減に対する大きな阻害要因となる。電気的接続のために設けられる電極パッドには、最小限ある程度の面積が必要となるので、電極パッドのサイズ低減による寄生容量の低減には限界があった。
特開2001-96499号公報 特開平6-53714号公報 米国特許出願公開2013-0043945号明細書
　以上を鑑みると、ゲート電極に接続される電極パッドの寄生容量を低減した半導体装置が望まれる。
　半導体装置は、基板と、基板の上に配置されたゲート電極、ソース電極、及びドレイン電極と、基板の上面に対し垂直に延びるように基板の上面に２次元に配列された非導電性の複数のナノワイヤと、複数のナノワイヤの上端に基板との間に空隙を有するように配置され複数のナノワイヤにより支持される電極パッドと、電極パッドとゲート電極とを接続する引き出し電極とを含む。
　本願開示の少なくとも１つの実施例によれば、ゲート電極に接続される電極パッドの寄生容量を低減した半導体装置が得られる。
量子コンピュータの構成の一例を示す図である。 低雑音増幅器の構成の一例を示す図である。 増幅装置の構成の一例を示す図である。 電極パッドの寄生容量を低減した半導体装置の構成の一例を示す上面図である。 図４に示される半導体装置の線Ａ－Ａ'に沿った断面図である。 通常の化合物半導体におけるゲート電極の構成を示す断面図である。 第１の実施例による半導体装置の構成の一例を示す上面図である。 図７に示される半導体装置の線Ｂ－Ｂ'に沿った断面を示す断面図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 第１の実施例による半導体装置の製造方法を示す図である。 ＨＥＭＴ素子のデバイスパラメータを示す図である。 第２の実施例による半導体装置の構成の一例を示す上面図である。 図２２に示される半導体装置の線Ｃ－Ｃ'に沿った断面を示す断面図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第２の実施例による半導体装置の製造方法を示す図である。 第３の実施例による半導体装置の構成の一例を示す上面図である。 図３７に示される半導体装置の線Ｄ－Ｄ'に沿った断面を示す断面図である。 第３の実施例による半導体装置の製造方法を示す図である。 第３の実施例による半導体装置の製造方法を示す図である。 第３の実施例による半導体装置の製造方法を示す図である。 第４の実施例による半導体装置の構成の一例を示す上面図である。 図４２に示される半導体装置の線Ｅ－Ｅ'に沿った断面を示す断面図である。 第４の実施例による半導体装置の製造方法を示す図である。 第４の実施例による半導体装置の製造方法を示す図である。 第４の実施例による半導体装置の製造方法を示す図である。 第５の実施例による半導体装置の構成の一例を示す断面図である。
　以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
　図１は、量子コンピュータの構成の一例を示す図である。図１に示す量子コンピュータは、極低温希釈冷凍機１０、マイクロ波パルス発生器１１、量子ビットチップ１２、低雑音増幅器１３、及び復調器１４を含む。
　極低温希釈冷凍機１０は、ヘリウム同位体であるヘリウム４とヘリウム３とを用いることにより、例えば筒状の筐体内部を数ｍＫまでの極低温に冷却する。外部の室温環境下に置かれたマイクロ波パルス発生器１１はマイクロ波パルスを発生し、発生したマイクロ波パルスを10mK程度の極低温状態にされた量子ビットチップ１２に入力する。量子ビットチップ１２は、入力されたマイクロ波パルスに応じて量子ビットに基づく量子演算を実行し、演算後の量子ビットの状態に応じたマイクロ波を出力する。4K程度の極低温状態にされた低雑音増幅器１３は、出力マイクロ波を低雑音で増幅し、増幅後のマイクロ波を外部の室温環境下に置かれた復調器１４に供給する。復調器１４は、増幅後のマイクロ波を復調する。
　図２は、低雑音増幅器１３の構成の一例を示す図である。低雑音増幅器１３は、縦続接続された複数の増幅装置１３－１乃至１３－ｎを含む。１段目の増幅装置１３－１に図１に示される量子ビットチップ１２からの出力信号が入力され、ｉ段目（ｉ＝１～ｎ－１）の増幅装置１３－１の出力信号がｉ＋１段目の増幅装置１３－１に入力される。ｎ段目の増幅装置１３－１の出力信号が、低雑音増幅器１３の出力として、図１に示される復調器１４に供給される。
　図３は、１つの増幅装置の構成の一例を示す図である。図３に示す増幅装置が、増幅装置１３－１乃至１３－ｎの各々として用いられてよい。
　図３に示す増幅装置は、第１の整合回路２０、トランジスタ２１、第２の整合回路２２、容量素子２３乃至２６、及び抵抗素子２７及び２８を含む。増幅装置への入力信号は容量素子２３及び第１の整合回路２０を介してトランジスタ２１のゲート電極に印加される。第１の整合回路２０は入力側とトランジスタ２１側とのインピーダンス整合を図る。トランジスタ２１は、ゲート電極に印加された入力信号を増幅する。増幅後の信号は、第２の整合回路２２及び容量素子２４を介して外部に出力される。第２の整合回路２２はトランジスタ２１側と出力側とのインピーダンス整合を図る。
　トランジスタ２１のゲート電極に入力信号を印加するために、入力信号を供給する信号線を、ゲート電極に接続された電極パッドに接続する。トランジスタ２１により低雑音での増幅動作を実現するためには、基板を介して電極パッドとソース電極又はドレイン電極との間に存在する寄生容量を低減することが求められる。
　図４は、電極パッドの寄生容量を低減した半導体装置の構成の一例を示す上面図である。図５は、図４に示される半導体装置の線Ａ－Ａ'に沿った断面図である。
　図４及び図５に示される半導体装置は、誘電体である基板３０、活性領域３１、ソース電極３２、ドレイン電極３３、ゲート電極３４、引き出し電極３５、電極パッド３６、及び非導電性の複数のナノワイヤ３７を含む。図４及び図５に示される半導体装置は化合物半導体であり、基板３０の上に活性領域３１が形成されている。基板３０は素子分離領域として機能する。
　ゲート電極３４、ソース電極３２、及びドレイン電極３３は、基板３０の上（より詳しくは活性領域３１の上面）に配置されている。非導電性の複数のナノワイヤ３７は、基板３０の上面に対し垂直に延びるように基板３０の上面に２次元に配列されている。電極パッド３６は、複数のナノワイヤ３７の上端に基板３０との間に空隙を有するように配置され複数のナノワイヤ３７により支持されている。引き出し電極３５は、電極パッド３６とゲート電極３４とを電気的に接続する。
　複数のナノワイヤ３７として好ましい材料の例としては、ＡｌＧａＡｓ、ＩｎＡｌＡｓ、ＡｌＡｓ、ＩｎＰ、ＩｎＡｌＰ、ＧａＰ、ＡｌＧａＰ、ＩｎＡｓＰ、ＧａＡｓＳＰ、ＧａＳｂ，ＡｌＳｂ，ＡｌＧａＳｂ，ＧａＡｓＳｂ，及びＡｌＡｓＳｂ等が挙げられる。またこの材料の例として、更に、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、Ｓｉ、Ｇｅ、ＳｉＧｅ、及びＣ（ダイヤモンド）等が挙げられる。
　上記のような複数のナノワイヤ３７により電極パッド３６を中空に支持する構成により、電極パッド３６と誘電体である基板３０との間に、何もない空間が設けられている。そのため、電極パッド３６の下にある誘電率が高い半導体である基板３０によって発生する寄生容量を大きく低減することができる。従って、トランジスタに入力される信号における雑音を低減することができる。
　また図５に示される半導体装置においては、ゲート電極３４、ソース電極３２、及びドレイン電極３３は活性領域３１の上面に形成され、活性領域３１は後述するようにチャネル層及び電子供給層を含む。このようにトランジスタがＨＥＭＴ（High Electron Mobility Transistor）構造となっていることにより、トランジスタにおける雑音を更に低減することができる。
　図６は、通常の化合物半導体におけるゲート電極の構成を示す断面図である。図５に示される構成と異なり、通常の化合物半導体においては、ゲート電極と一体となった電極パッド３８が基板３０の上面に直接に触れるように形成されている。従って、誘電体である基板３０を介して電極パッド３８とソース電極（不図示）又はドレイン電極（不図示）との間に比較的大きな容量が発生する。
　それに対して図５に示される構成においては、電極パッド３６と基板３０との間に空隙が設けられているために電極パッド３６とソース電極３２又はドレイン電極３３との間の容量が低減される。また複数のナノワイヤ３７によって電極パッド３６が支えられるため、必要十分な機械的な強度を保つことができる。これにより、電極パッド３６に対してボンディングワイヤやバンプを容易に形成することができる。また図５に示される構成では、ゲート電極３４の上面に引き出し電極３５が重なるように配置されているので、両者を纏めて考えると、ゲート電極の断面積が増加することと等価である。これによりゲート抵抗が低減できることから、更なる雑音低減の効果が得られる。
　図７は、第１の実施例による半導体装置の構成の一例を示す上面図である。図８は、図７に示される半導体装置の線Ｂ－Ｂ'に沿った断面を示す断面図である。
　図７及び図８に示す半導体装置は、半絶縁性のＩｎＰ基板４０、ｉ－ＩｎＡｌＡｓバッファ層４１、ｉ－ＧａＡｓ層４２、ＳｉＯ２層４３、ｉ－ＩｎＧａＡｓチャネル層４４、及びｎ－ＩｎＡｌＡｓ供給層４５を含む。半導体装置は更に、ソース電極４６、ドレイン電極４７、ゲート電極４８、引き出し電極４９、電極パッド５０、及び非導電性の複数のナノワイヤ５１を含む。ソース電極４６、ドレイン電極４７、及びゲート電極４８は、いずれもＴｉ／Ｐｔ／Ａｕであってよい。なお図示されていないが、ソース電極４６及びドレイン電極４７の直下には、ノンアロイオーミック接続を行うためのｎ－ＩｎＧａＡｓが設けられてよい。
　図７及び図８に示す第１の実施例による半導体装置は、図４に示される半導体装置と基本的に同一の構成を有する。即ち、ゲート電極４８、ソース電極４６、及びドレイン電極４７は、基板（ＩｎＰ基板４０、ｉ－ＩｎＡｌＡｓバッファ層４１、ｉ－ＧａＡｓ層４２、及びＳｉＯ２層４３）の上（上方）に配置されている。非導電性の複数の複数のナノワイヤ５１は、基板の上面に対し垂直に延びるように基板の上面に２次元に配列されている。電極パッド５０は、複数のナノワイヤ５１の上端に基板との間に空隙を有するように配置され複数のナノワイヤ５１により支持されている。引き出し電極４９は、電極パッド５０とゲート電極４８とを電気的に接続する。
　図７及び図８に示される第１の実施例による半導体装置においては、ｉ－ＩｎＧａＡｓチャネル層４４及びｎ－ＩｎＡｌＡｓ供給層４５が活性領域に相当する。ゲート電極４８、ソース電極４６、及びドレイン電極４７は活性領域の上面に形成される。ｎ－ＩｎＡｌＡｓ供給層４５が電子を供給する電子供給層として機能し、ｉ－ＩｎＧａＡｓチャネル層４４がソース電極側からドレイン電極側に向かい電子が移動する電子走行層として機能する。このように第１の実施例による半導体装置はＨＥＭＴ構造を有している。
　複数のナノワイヤ５１は、ノンドープのＧａＡｓ（ｉ－ＧａＡｓ）を結晶成長することにより形成される。ナノワイヤ５１は水平方向において略円形状（詳しくは結晶構造に応じた角柱形状）の断面を有し、直径はナノメートルオーダーである。ナノワイヤ５１の直径は、例えば、５０ｎｍ以上且つ２００ｎｍ以下であることが好ましく、９０ｎｍ以上且つ１１０ｎｍ以下であることがより好ましい。５０ｎｍよりも細くなると強度に問題が生じる可能性があり、２００ｎｍを超えると容量削減の効果が損なわれる可能性がある。また直径が５０ｎｍより小さい又は２００ｎｍより大きい場合、複数のナノワイヤ５１を所望の形状に結晶成長させ難くなる。
　複数のナノワイヤ５１の間隔は、例えば、２５０ｎｍ以上且つ１０００ｎｍ以下であることが好ましく、５００ｎｍ程度であることがより好ましい。間隔が２５０ｎｍよりも狭くなり本数が多くなると容量削減の効果が小さくなり、間隔が１０００ｎｍよりも広くなり本数が減ると強度に問題が生じる。また間隔が２５０ｎｍより狭い又は１０００ｎｍより広い場合、複数のナノワイヤ５１を所望の形状に結晶成長させ難くなる。
　第１の実施例による半導体装置において、基板は、複数のナノワイヤ５１が形成される材料（ｉ－ＧａＡｓ）と同一の材料で形成された第１の層（ｉ－ＧａＡｓ層４２）を含み、複数のナノワイヤ５１の下端は第１の層（ｉ－ＧａＡｓ層４２）に接する。ｉ－ＧａＡｓ層４２を設けることにより、結晶成長させる基礎としてｉ－ＧａＡｓ層４２を機能させ、複数のナノワイヤ５１を結晶成長させることが可能となる。なおｉ－ＧａＡｓ層４２として、層の上面が（１１１）Ｂ面である、即ち（１１１）Ｂ面方位を有するｉ－ＧａＡｓ層を用いることで、複数のナノワイヤ５１を垂直方向に成長させることができる。ｉ－ＧａＡｓ層４２の（１１１）Ｂ面方位は、ＩｎＰ基板４０として（１１１）Ｂ面方位を有するＩｎＰ基板４０を用いることにより実現される。
　図７及び図８に示される半導体装置において、ｉ－ＩｎＧａＡｓチャネル層４４とｎ－ＩｎＡｌＡｓ供給層４５とはメサエッチングによって素子分離される。ｉ－ＩｎＧａＡｓチャネル層４４は、図面横方向において、ｎ－ＩｎＡｌＡｓ供給層４５より短い長さとなっている。これは、活性化領域の上面だけでなく側面にも形成されるゲート電極４８が、ｉ－ＩｎＧａＡｓチャネル層４４と電気的に短絡しないようにするためである。
　以下に図７及び図８に示す第１の実施例による半導体装置の製造方法について詳細に説明する。
　図９に示されるように、（１１１）Ｂ面方位を有するＩｎＰ基板４０の上に、ＩｎＰ基板４０、ｉ－ＩｎＡｌＡｓバッファ層４１、ｉ－ＧａＡｓ層４２、ｉ－ＩｎＧａＡｓ層４４Ａ、及びｎ－ＩｎＡｌＡｓ層４５Ａを順次成長させる。各層の厚さは、例えば、ｉ－ＩｎＡｌＡｓバッファ層４１が２００ｎｍ、ｉ－ＧａＡｓ層４２が５ｎｍ、ｉ－ＩｎＧａＡｓ層４４Ａが１０ｎｍ、及びｎ－ＩｎＡｌＡｓ層４５Ａが９ｎｍである。ｎ－ＩｎＡｌＡｓ層４５Ａのドーピング濃度は例えば１ｅ１９ｃｍ－３であってよい。
　図１０においては、フォトリソグラフィーにより活性領域を覆うレジスト１００を形成し、ＩｎＧａＡｓ層４４Ａ及びｎ－ＩｎＡｌＡｓ層４５Ａをウェットエッチングすることにより、メサ構造の素子分離を形成する。即ち、ｉ－ＩｎＧａＡｓ層４４Ａ及びｎ－ＩｎＡｌＡｓ層４５Ａが、ウェットエッチングにより削られることにより、ＩｎＧａＡｓ層４４Ｂ及びｎ－ＩｎＡｌＡｓ供給層４５が形成される。
　図１１に示されるように、ＩｎＧａＡｓ層４４Ｂをわずかに選択的にエッチングして、水平方向の広がりをｎ－ＩｎＡｌＡｓ供給層４５よりも狭くすることにより、ｉ－ＩｎＧａＡｓチャネル層４４が形成される。その後レジスト１００は除去される。
　図１２に示されるように、化学気相成長により図１１で得られた構造物の全体をＳｉＯ２膜４３Ａで覆う。
　図１３に示されるように、電子線リソグラフィーによりナノワイヤ形成領域以外を覆うレジスト（図示せず）を形成し、ドライエッチングによってＳｉＯ２膜４３Ａに複数の開口を形成する。開口形成後、レジストは除去される。開口の径は５０ｎｍから２００ｎｍ程度であり、開口の数及び配置位置は複数のナノワイヤ５１の数及び配置位置に一致する。なお複数のナノワイヤ５１を成長しやすくするために、Ａｕ触媒（厚さ１０ｎｍ程度）を蒸着し、リフトオフすることにより、開口位置にＡｕ触媒の膜を形成してもよい。
　図１４に示されるように、有機金属気相成長法を用いて、開口位置にｉ－ＧａＡｓナノワイヤ５１を成長させる。具体的には、基板温度を摂氏４００度から５００度に加熱し、原料ガスとしてトリエチルガリウム（ＴＥＧａ）及びアルシン（ＡｓＨ３）を供給すると、原料ガスが基板表面で分解及び化学反応し、基礎（ｉ－ＧａＡｓ層４２）の結晶情報を引き継いで成長する。複数のナノワイヤ５１の高さはメサ以上あればよいが、例えば０．５μｍ程度であってよい。
　図１５に示されるように、フォトリソグラフィーによりゲート電極領域以外を覆うレズスト１０１を形成し、ドライエッチングによりＳｉＯ２膜４３Ａをエッチングする。これによりＳｉＯ２層４３が形成される。
　図１６に示されるように、ゲート電極４８（Ｔｉ／Ｐｔ／Ａｕ）を蒸着し、リフトオフする。このときゲート電極４８とｉ－ＩｎＧａＡｓチャネル層４４との間には間隙が形成されるので、ゲート電極４８とｉ－ＩｎＧａＡｓチャネル層４４との電気的短絡が避けられる。なお図１６の断面図に示される位置以外の位置において、ゲート電極４８を形成する前に、ソース電極４６（Ｔｉ／Ｐｔ／Ａｕ）及びドレイン電極４７（Ｔｉ／Ｐｔ／Ａｕ）を形成しておく。
　図１７に示されるように、図１６で得られた構造の上側全体を例えばＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔｈｙｌｇｌｕｔａｒｉｍｉｄｅ）等のフィラー１０２で覆う。
　図１８に示されるように、フィラー１０２をドライエッチでエッチバックしてゲート電極４８と複数のナノワイヤ５１との先端を露出させる。
　図１９に示されるように、ゲート電極４８、フィラー１０２、及び複数のナノワイヤ５１の上面に、Ｔｉ／Ａｕで形成される引き出し電極４９及び電極パッド５０を設ける。具体的には、フォトリソグラフィーによるレジスト形成、蒸着による電極材料形成、及びリフトオフを順次実行する。
　図２０に示されるように、溶剤でフィラー１０２を溶解することにより、電極パッド５０直下の複数のナノワイヤ５１が配列されている領域に存在するフィラー１０２を含め、全てのフィラー１０２を除去する。これにより、電極パッド５０と基板との間に空隙が形成され、電極パッド５０と基板との間には細い複数のナノワイヤ５１のみが存在する状態となる。
　以上の行程により、第１の実施例によるＨＥＭＴ構造を有する半導体装置が形成される。
　図２１は、ＨＥＭＴ素子のデバイスパラメータを示す図である。主要なパラメータとして、ソース抵抗Ｒｓ、ゲート抵抗Ｒｇ、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、真性相互コンダクタンスｇｍ ｉｎｔ（図２１では単にｇｍとして示される）がある。これらのパラメータに基づいて、最小雑音指数Ｆｍｉｎは以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
 ここでＫはフィッティング係数、ｆは周波数、ｆＴは遮断周波数である。このｆＴはデバイスパラメータを用いて以下の式（２）のように表される。
Figure JPOXMLDOC01-appb-M000002
 式（２）よりゲート・ソース間容量Ｃｇｓを低減すればｆＴが増加することがわかる。更に式（１）より、ｆＴを増加させるとＦｍｉｎが低減できることがわかる。従って、増幅装置の低雑音化のためには、ゲート容量を低減することが効果的である。
　以下に置いて、基板上に電極パッドが直接載せられている構成（例えば図６に示す構成）と、複数のナノワイヤにより電極パッドを中空に支持する構成（図４、図５、図７、図８等に示す構成）とについて、上記の式（１）で表される雑音指数を評価する。
　以下に示す表１において、「通常パッド」は、基板上に電極パッドが直接載せられている構成に相当し、「ナノワイヤパッド」は、複数のナノワイヤにより電極パッドを中空に支持する構成に相当する。
Figure JPOXMLDOC01-appb-T000003
 ゲート電極は、フィンガー部とパッド部とに大別することができる。実測した通常パッドのトランジスタ構造において、フィンガー部のゲートフィンガー幅は８０μｍであり、パッドは一辺の長さが３μｍの正方形であった。実測されたゲート容量Ｃｇｓのゲート長Ｌｇへの依存性において、Ｌｇが0であると仮定すると、ゲート容量Ｃｇｓは３１５ｆＦ／ｍｍという値が得られた。この３１５ｆＦ／ｍｍという値が、ゲートフィンガーが存在しない場合のパッド寄生容量に相当する。実測値による全体のゲート容量は８３５ｆＦ／ｍｍであった。従って、上記のパッド寄生容量の分を差し引いて、５２０（＝８３５－４１３）ｆＦ／ｍｍがゲートフィンガー部の容量となる。
　直径０．２μｍのナノワイヤが０．５μｍのピッチで縦横７本ずつ合計４９本配列されていると想定すると、ナノワイヤの断面積は１．５３８６（＝０．１×０．１×３．１４×４９）μｍ２である。３μｍ×３μｍのパッドの面積は９μｍであるので、面積比により計算したナノワイヤパッドの寄生容量は、約５４（＝３１５×１．５３８６／９）ｆＦ／ｍｍとなる。即ち表１に示されるように、ゲート・ソース間容量Ｃｇｓに着目したとき、通常パッドの３１５ｆＦ／ｍｍに対してナノワイヤパッドの５４ｆＦ／ｍｍは１７％に低減されることになる。
　これら数値を用い、通常パッドの場合のトランジスタに対して実測したｆＴ＝３００ＧＨｚに基づいて、ナノワイヤパッドの場合のｆＴを見積もると、表１に示されるようにｆＴ＝４０８ＧＨｚとなる。即ち、ナノワイヤパッドの５４ｆＦ／ｍｍとフィンガー部の容量５２０ｆＦ／ｍｍを足した５７４ｆＦ／ｍｍをゲート・ソース間容量Ｃｇｓとして、ゲート・ドレイン間容量Ｃｇｄ（１６６ｆＦ／ｍｍ）と真性相互コンダクタンスｇｍ ｉｎｔ（０．１５２S）を式（２）に入れることにより、ナノワイヤパッドのｆＴ＝４０８ＧＨｚが計算される。
　更に前述の式（１）に、上記求めたゲート・ソース間容量Ｃｇｓ及び遮断周波数ｆＴの値、その他パラメータの値を入力することにより、通常パッドの場合及びナノワイヤパッドの場合について雑音指数Ｆｍｉｎを求めることができる。具体的には、測定周波数１０ＧＨｚの場合において、表１に示されるように、室温における通常パッドの場合の雑音指数Ｆｍｉｎ＝１．５３及びナノワイヤパッドの場合のＦｍｉｎ＝１．３９が計算される。また更に（Ｆｍｉｎ－１）・Ｋにより４Ｋにおける値として計算した雑音温度が表１に示される。表１から分かるように、通常パッドの場合に対して、ナノワイヤパッドの場合における雑音温度は７３％に低減される。
　表２に３μｍ×３μｍのパッドに対してナノワイヤの支柱を形成した場合における面積被覆率の計算値を示す。ナノワイヤのピッチとして、０．５μｍの場合、１．０μｍの場合、及び１．５μｍの場合をそれぞれ示してある。
Figure JPOXMLDOC01-appb-T000004
 パッドの４隅及びエッジ部分に最も外側のナノワイヤを形成するとすれば、パッド領域として３μｍ×３μｍの正方形領域を対象としているので、それぞれのナノワイヤピッチの場合におけるナノワイヤの本数は４９本、１６本、及び９本に自動的に決定される。ナノワイヤの径を大きめの値として２５０ｎｍとすると、ピッチ０．５μｍの場合において被覆率２６．７％となる。この計算ではナノワイヤ径として大きめの値を仮定して被覆率を見積もっているが、好ましいナノワイヤ径は前述のように５０ｎｍ～２００ｎｍ程度と小さいため、被覆率は表２に示す値よりも小さくなる。一般的に、電極パッドの面積に対するナノワイヤの総面積として計算した被覆率は２７％以下が好ましい。
　図２２は、第２の実施例による半導体装置の構成の一例を示す上面図である。図２３は、図２２に示される半導体装置の線Ｃ－Ｃ'に沿った断面を示す断面図である。
　図２２及び図２３に示す半導体装置は、半絶縁性のＧａＡｓ基板６０、ｉ－ＧａＡｓバッファ層６１、ＳｉＯ２層６２、ｉ－ＩｎＡｌＧａＡｓバッファ層６３、ｉ－ＩｎＧａＡｓチャネル層６４、及びｎ－ＩｎＡｌＡｓ供給層６５を含む。半導体装置は更に、ソース電極６６、ドレイン電極６７、ゲート電極６８、引き出し電極６９、電極パッド７０、及び非導電性の複数のナノワイヤ７１を含む。ソース電極６６、ドレイン電極６７、及びゲート電極６８は、いずれもＴｉ／Ｐｔ／Ａｕであってよい。なお図示されていないが、ソース電極６６及びドレイン電極６７の直下には、ノンアロイオーミック接続を行うためのｎ－ＩｎＧａＡｓが設けられてよい。
　図２２及び図２３に示す第２の実施例による半導体装置は、図４に示される半導体装置と基本的に同一の構成を有する。即ち、ゲート電極６８、ソース電極６６、及びドレイン電極６７は、基板（ＧａＡｓ基板６０、ｉ－ＧａＡｓバッファ層６１、及びＳｉＯ２層６２）の上（上方）に配置されている。非導電性の複数の複数のナノワイヤ７１は、基板の上面に対し垂直に延びるように基板の上面に２次元に配列されている。電極パッド７０は、複数のナノワイヤ７１の上端に基板との間に空隙を有するように配置され複数のナノワイヤ７１により支持されている。引き出し電極６９は、電極パッド７０とゲート電極６８とを電気的に接続する。
　図２２及び図２３に示される第２の実施例による半導体装置においては、ｉ－ＩｎＧａＡｓチャネル層６４及びｎ－ＩｎＡｌＡｓ供給層６５が活性領域に相当する。ゲート電極６８、ソース電極６６、及びドレイン電極６７は活性領域の上面に形成される。ｎ－ＩｎＡｌＡｓ供給層６５が電子を供給する電子供給層として機能し、ｉ－ＩｎＧａＡｓチャネル層６４がソース電極側からドレイン電極側に向かい電子が移動する電子走行層として機能する。このように第２の実施例による半導体装置はＨＥＭＴ構造を有している。
　複数のナノワイヤ７１は、ノンドープのＧａＡｓ（ｉ－ＧａＡｓ）を結晶成長することにより形成される。ナノワイヤ７１は水平方向において略円形状（詳しくは結晶構造に応じた角柱形状）の断面を有し、直径はナノメートルオーダーである。ナノワイヤ７１の好ましい直径及びピッチは、第1の実施例の場合と同様である。
　第２の実施例による半導体装置において、基板は、複数のナノワイヤ７１が形成される材料（ｉ－ＧａＡｓ）と同一の材料で形成された第１の層（ｉ－ＧａＡｓバッファ層６１）を含み、複数のナノワイヤ７１の下端は第１の層（ｉ－ＧａＡｓバッファ層６１）に接する。ｉ－ＧａＡｓバッファ層６１を設けることにより、結晶成長させる基礎としてｉ－ＧａＡｓバッファ層６１を機能させ、複数のナノワイヤ７１を結晶成長させることが可能となる。なおｉ－ＧａＡｓバッファ層６１として、層の上面が（１１１）Ｂ面である、即ち（１１１）Ｂ面方位を有するｉ－ＧａＡｓ層を用いることで、複数のナノワイヤ７１を垂直方向に成長させることができる。ｉ－ＧａＡｓバッファ層６１の（１１１）Ｂ面方位は、半絶縁性のＧａＡｓ基板６０として（１１１）Ｂ面方位を有するＧａＡｓ基板６０を用いることにより実現される。
　図２２及び図２３に示される半導体装置において、ｉ－ＩｎＡｌＧａＡｓバッファ層６３と、ｉ－ＩｎＧａＡｓチャネル層６４と、ｎ－ＩｎＡｌＡｓ供給層６５とはメサエッチングによって素子分離される。ｉ－ＩｎＧａＡｓチャネル層６４は、図面横方向において、ｎ－ＩｎＡｌＡｓ供給層６５より短い長さとなっている。これは、活性化領域の上面だけでなく側面にも形成されるゲート電極６８が、ｉ－ＩｎＧａＡｓチャネル層６４と電気的に短絡しないようにするためである。
　なおｉ－ＧａＡｓバッファ層６１の結晶とｉ－ＩｎＧａＡｓチャネル層６４の結晶とでは、格子定数が不整合となっている。従ってｉ－ＧａＡｓバッファ層６１の上面に直接にｉ－ＩｎＧａＡｓチャネル層６４を設けたのでは、ひずみが少ないｉ－ＩｎＧａＡｓチャネル層６４を安定して結晶成長させることが困難である。この格子定数の不整合を緩和するためにｉ－ＩｎＡｌＧａＡｓバッファ層６３が設けられている。
　図２４は、ｉ－ＩｎＡｌＧａＡｓバッファ層６３の構成の一例を示す図である。図２４に示されるように、ｉ－ＩｎＡｌＧａＡｓバッファ層６３は、その厚さ方向に沿って、徐々に変化する組成を有する。即ちｉ－ＩｎＡｌＧａＡｓバッファ層６３の組成をｉ－ＩｎｘＡｌｙＧａ１－ｘ－ｙＡｓとしたときに、層の厚さ方向に沿ってｘの値及びｙの値を徐々に変化させる。具体的には、ｉ－ＧａＡｓバッファ層６１側ではｘ及びｙが０に近い値となり、ｉ－ＩｎＧａＡｓチャネル層６４側ではｘが０．５２及びｙが０．４８に近い値となるように、層の厚さ方向に沿ってｘの値及びｙの値を徐々に変化させる。このようなｉ－ＩｎＡｌＧａＡｓバッファ層６３を設けることにより、ｉ－ＩｎＧａＡｓチャネル層６４に結晶欠陥が入りにくくなり、ｉ－ＩｎＧａＡｓチャネル層６４を安定して結晶成長させることができる。
　以下に図２２及び図２３に示す第２の実施例による半導体装置の製造方法について詳細に説明する。
　図２５に示されるように、（１１１）Ｂ面方位を有する半絶縁性ＧａＡｓ基板６０の上に、ｉ－ＧａＡｓバッファ層６１、ｉ－ＩｎＡｌＧａＡｓ層６３Ａ、ｉ－ＩｎＧａＡｓ層６４Ａ、及びｎ－ＩｎＡｌＡｓ層６５Ａを順次成長させる。各層の厚さは、例えば、ｉ－ＧａＡｓバッファ層６１が２００ｎｍ、ｉ－ＩｎＡｌＧａＡｓ層６３Ａが５００ｎｍ、ｉ－ＩｎＧａＡｓ層６４Ａが１０ｎｍ、及びｎ－ＩｎＡｌＡｓ６５Ａが８ｎｍである。ｎ－ＩｎＡｌＡｓ層６５Ａのドーピング濃度は例えば１ｅ１９ｃｍ－３であってよい。
　図２６においては、フォトリソグラフィーにより活性領域を覆うレジスト２００を形成し、ｉ－ＩｎＡｌＧａＡｓ層６３Ａ、ｉ－ＩｎＧａＡｓ層６４Ａ、及びｎ－ＩｎＡｌＡｓ層６５Ａをウェットエッチングすることにより、メサ構造の素子分離を形成する。即ち、ｉ－ＩｎＡｌＧａＡｓ層６３Ａ、ｉ－ＩｎＧａＡｓ層６４Ａ、及びｎ－ＩｎＡｌＡｓ層６５Ａが、ウェットエッチングにより削られ、ｉ－ＩｎＡｌＧａＡｓバッファ層６３、ｉ－ＩｎＧａＡｓ層６４Ｂ、及びｎ－ＩｎＡｌＡｓ供給層６５が形成される。
　図２７に示されるように、ｉ－ＩｎＧａＡｓ層６４Ｂをわずかに選択的にエッチングして、水平方向の広がりをｎ－ＩｎＡｌＡｓ供給層６５よりも狭くすることにより、ｉ－ＩｎＧａＡｓチャネル層６４が形成される。その後レジスト２００は除去される。
　図２８に示されるように、化学気相成長により図２７で得られた構造物の全体をＳｉＯ２膜６２Ａで覆う。
　図２９に示されるように、電子線リソグラフィーによりナノワイヤ形成領域以外を覆うレジスト（図示せず）を形成し、ドライエッチングによってＳｉＯ２膜６２Ａに複数の開口を形成する。開口形成後、レジストは除去される。開口の径は５０ｎｍから２００ｎｍ程度であり、開口の数及び配置位置は複数のナノワイヤ７１の数及び配置位置に一致する。なお複数のナノワイヤ７１を成長しやすくするために、Ａｕ触媒（厚さ１０ｎｍ程度）を蒸着し、リフトオフすることにより、開口位置にＡｕ触媒の膜を形成してもよい。
　図３０に示されるように、有機金属気相成長法を用いて、開口位置にｉ－ＧａＡｓナノワイヤ７１を成長させる。具体的には、基板温度を摂氏４００度から５００度に加熱し、原料ガスとしてトリエチルガリウム（ＴＥＧａ）及びアルシン（ＡｓＨ３）を供給すると、原料ガスが基板表面で分解及び化学反応し、基礎（ｉ－ＧａＡｓバッファ層６１）の結晶情報を引き継いで成長する。複数のナノワイヤ７１の高さはメサ以上あればよいが、例えば０．８μｍ程度であってよい。
　図３１に示されるように、フォトリソグラフィーによりゲート電極領域以外を覆うレズスト２０１を形成し、ドライエッチングによりＳｉＯ２膜６２Ａをエッチングする。これによりＳｉＯ２層６２が形成される。
　図３２に示されるように、ゲート電極６８（Ｔｉ／Ｐｔ／Ａｕ）を蒸着し、リフトオフする。このときゲート電極６８とｉ－ＩｎＧａＡｓチャネル層６４との間には間隙が形成されるので、ゲート電極６８とｉ－ＩｎＧａＡｓチャネル層６４との電気的短絡が避けられる。なお図３２の断面図に示される位置以外の位置において、ゲート電極６８を形成する前に、ソース電極６６（Ｔｉ／Ｐｔ／Ａｕ）及びドレイン電極６７（Ｔｉ／Ｐｔ／Ａｕ）を形成しておく。
　図３３に示されるように、図３２で得られた構造の上側全体を例えばＰＭＧＩ等のフィラー２０２で覆う。
　図３４に示されるように、フィラー２０２をドライエッチでエッチバックしてゲート電極６８と複数のナノワイヤ７１との先端を露出させる。
　図３５に示されるように、ゲート電極６８、フィラー２０２、及び複数のナノワイヤ７１の上面に、Ｔｉ／Ａｕで形成される引き出し電極６９及び電極パッド７０を設ける。具体的には、フォトリソグラフィーによるレジスト形成、蒸着による電極材料形成、及びリフトオフを順次実行する。
　図３６に示されるように、溶剤でフィラー２０２を溶解することにより、電極パッド７０直下の複数のナノワイヤ７１が配列されている領域に存在するフィラー２０２を含め、全てのフィラー２０２を除去する。これにより、電極パッド７０と基板との間に空隙が形成され、電極パッド７０と基板との間には細い複数のナノワイヤ７１のみが存在する状態となる。
　以上の行程により、第２の実施例によるＨＥＭＴ構造を有する半導体装置が形成される。
　図３７は、第３の実施例による半導体装置の構成の一例を示す上面図である。図３８は、図３７に示される半導体装置の線Ｄ－Ｄ'に沿った断面を示す断面図である。
　図３７及び図３８に示す第２の実施例による半導体装置は、複数のナノワイヤ５１が複数のナノワイヤ５１Ａに置き換えられていることのみが、図７及び図８に示す第１の実施例による半導体装置と異なる。その他の構成は第１の実施例と第２の実施例とで同一である。
　第１の実施例における複数のナノワイヤ５１の材料は不純物を含まないｉ－ＧａＡｓであったが、第２の実施例における複数のナノワイヤ５１Ａの材料は導電型にこだわらない（即ち不純物が含まれてもよい）ＧａＡｓである。但し、不純物に起因する複数のナノワイヤ５１Ａの導電性を除去するために、図３８に複数の矢印で模式的に示すように複数のナノワイヤ５１Ａへのイオン注入処理を実行することにより、ナノワイヤに欠陥を導入する。ＧａＡｓに含まれる不純物に起因するキャリアが、これら欠陥にトラップされることにより、複数のナノワイヤ５１Ａを非導電性にすることができる。
　上述のように第３の実施例において、複数のナノワイヤ５１Ａは、欠陥を導入することにより不活性化した半導体で形成される。従って、製造された半導体装置において複数のナノワイヤ５１Ａに導電性があることが検査により判明した場合などには、イオン注入処理を製造工程に組み込むことにより、その後製造する半導体装置においてナノワイヤが非導電性であることを担保できる。
　以下に図３７及び図３８に示す第３の実施例による半導体装置の製造方法について詳細に説明する。
　第３の実施例における製造工程においては、まず、図７乃至図１３に示す第１の実施例における製造工程と同一の製造工程が実行される。
　その後図３９に示されるように、有機金属気相成長法を用いて、開口位置に例えばｎ－ＧａＡｓ（５ｅ１７ｃｍ－３）のナノワイヤ５１Ａを成長させる。複数のナノワイヤ５１Ａの高さはメサ以上あればよいが、例えば０．５μｍ程度であってよい。
　図４０に示されるように、フォトリソグラフィーによりゲート電極領域以外を覆うレズスト１０３を形成する。
　図４１に示されるように、垂直方向に対して角度を付けて複数のナノワイヤ５１Ａに酸素イオンを注入することにより、複数のナノワイヤ５１Ａに欠陥を導入してキャリアを補償する。イオン注入処理後、レジスト１０３を除去する。
　その後、図１５乃至図２０に示す第１の実施例における製造工程と同一の製造工程を実行することにより、第３の実施例による半導体装置が完成する。
　図４２は、第４の実施例による半導体装置の構成の一例を示す上面図である。図４３は、図４２に示される半導体装置の線Ｅ－Ｅ'に沿った断面を示す断面図である。
　図４２及び図４３に示す第４の実施例による半導体装置は、層間絶縁膜５５が設けられていることのみが、図７及び図８に示す第１の実施例による半導体装置と異なる。その他の構成は第１の実施例と第４の実施例とで同一である。
　第４の実施例による半導体装置では、基板の上（より具体的には基板、トランジスタ、及び電極パッド等の上）に設けられた絶縁膜を含む。この絶縁膜を層間絶縁膜として用いることにより、層間絶縁膜の上面に更に回路を形成することができる。また絶縁膜５５は複数のナノワイヤ５１の位置において空隙を有することにより、複数のナノワイヤ５１の少なくとも一部のナノワイヤは絶縁膜５５に接していない。これにより、層間絶縁膜を設けながらも、電極パッド５０と誘電体である基板との間に、何もない空間を設けることが可能となり、電極パッド５０の下にある誘電率が高い半導体である基板によって発生する寄生容量を大きく低減することができる。従って、トランジスタに入力される信号における雑音を低減することができる。
　以下に図４２及び図４３に示す第４の実施例による半導体装置の製造方法について詳細に説明する。
　第４の実施例における製造工程においては、まず、図７乃至図１９に示す第１の実施例における製造工程と同一の製造工程が実行される。
　その後図４４に示されるように、ドライエッチングによってフィラー１０２（図１９参照）をエッチングして除去する。この際、電極パッド５０の直下のみフィラー１０２が残留することになる。なおフォトリソグラフィーによって電極パッド５０の位置を覆うレジストを形成することにより、電極パッド５０の直下においてフィラー１０２が確実に残るようにし、その後レジストを除去してもよい。
　図４５に示されるように、図４４で得られた構造物の上側全体を覆うように、例えばＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）を材料とする絶縁膜５５を形成する。これにより、複数のナノワイヤ５１を囲むように残留しているフィラー１０２を含め、ゲート電極４８、引き出し電極４９、及び電極パッド５０等の各部材が絶縁膜５５に覆われる。
　図４６に示されるように、溶剤でフィラー１０２を溶解することにより、電極パッド５０直下の複数のナノワイヤ５１が配列されている領域に存在するフィラー１０２を除去する。具体的には、絶縁膜５５の上面からフィラー１０２まで届く孔を形成し、孔に溶剤を流し込むことにより、フィラー１０２を溶融して除去する。これにより、電極パッド５０と基板との間に空隙が形成され、電極パッド５０と基板との間には細い複数のナノワイヤ５１のみが存在する状態となる。
　図４７は、第５の実施例による半導体装置の構成の一例を示す断面図である。
　図４７に示す第５の実施例による半導体装置は、複数のナノワイヤ５１が複数のナノワイヤ８１に置き換えられ、ｉ－ＧａＡｓ層４２が削除され、ＳｉＯ２層４３の代わりにＡｌＯ２層８０が設けられていることのみが、第１の実施例による半導体装置と異なる。その他の構成は第１の実施例と第５の実施例とで同一である。
　第５の実施例による半導体装置において、複数のナノワイヤ８１は絶縁体で形成される。即ち、複数のナノワイヤ８１は、ｉ－ＧａＡｓ等の半導体で形成されるのではなく絶縁性の材料で形成される。複数のナノワイヤ８１の材料は例えばＢＣＢであってよく、ドライエッチングにより形成してよい。その際に選択エッチングを可能にするためにＳｉＯ２層４３に代えて保護膜としてＡｌＯ２層８０が設けられている。この構成の場合、ｉ－ＧａＡｓナノワイヤを結晶成長させる必要が無いので、第１の実施例による半導体装置において設けられていたｉ－ＧａＡｓ層４２は不要となる。
　第５の実施例においても、絶縁体からなる非導電性である複数のナノワイヤ８１は、基板の上面に対し垂直に延びるように基板の上面に２次元に配列されている。電極パッド５０は、複数のナノワイヤ８１の上端に基板との間に空隙を有するように配置され複数のナノワイヤ８１により支持されている。そのため、電極パッド５０の下にある誘電率が高い半導体である基板によって発生する寄生容量を大きく低減することができる。従って、トランジスタに入力される信号における雑音を低減することができる。
　以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
１０　極低温希釈冷凍機
１１　マイクロ波パルス発生器
１２　量子ビットチップ
１３　低雑音増幅器
１３－１～１３－ｎ　増幅装置
１４　復調器
２０　第１の整合回路
２１　トランジスタ
２２　第２の整合回路
２３～２６　容量素子
２７、２８　抵抗素子
３０　基板
３１　活性領域
３２　ソース電極
３３　ドレイン電極
３４　ゲート電極
３５　引き出し電極
３６　電極パッド
３７　ナノワイヤ
４０　ＩｎＰ基板
４１　ｉ－ＩｎＡｌＡｓバッファ層
４２　ｉ－ＧａＡｓ層
４３　ＳｉＯ２層
４４　ｉ－ＩｎＧａＡｓチャネル層
４５　ｎ－ＩｎＡｌＡｓ供給層
４６　ソース電極
４７　ドレイン電極
４８　ゲート電極
４９　引き出し電極
５０　電極パッド
５１　ナノワイヤ

Claims (9)

  1. 　基板と、
    　前記基板の上に配置されたゲート電極、ソース電極、及びドレイン電極と、
    　前記基板の上面に対し垂直に延びるように前記基板の上面に２次元に配列された非導電性の複数のナノワイヤと、
    　前記複数のナノワイヤの上端に前記基板との間に空隙を有するように配置され前記複数のナノワイヤにより支持される電極パッドと、
    　前記電極パッドと前記ゲート電極とを接続する引き出し電極と
    を含む、半導体装置。
  2. 　前記基板の上面に形成された活性領域を更に含み、前記ゲート電極、ソース電極、及びドレイン電極は前記活性領域の上面に形成され、前記活性領域はチャネル層及び電子供給層を含む、請求項１記載の半導体装置。
  3. 　前記複数のナノワイヤはノンドープのＧａＡｓで形成される、請求項１又は２記載の半導体装置。
  4. 　前記基板は、前記複数のナノワイヤが形成される材料と同一の材料で形成された第１の層を含み、前記複数のナノワイヤの下端は前記第１の層に接する、請求項１乃至３いずれか一項記載の半導体装置。
  5. 　前記複数のナノワイヤは、欠陥を導入することにより不活性化した半導体で形成される、請求項１乃至４いずれか一項記載の半導体装置。
  6. 　前記基板の上に設けられた絶縁膜を更に含み、前記絶縁膜は前記複数のナノワイヤの位置において空隙を有することにより、前記複数のナノワイヤの少なくとも一部のナノワイヤは前記絶縁膜に接していない、請求項１乃至５いずれか一項記載の半導体装置。
  7. 　前記ナノワイヤが絶縁体で形成される、請求項１又は２記載の半導体装置。
  8. 　基板と、
    　前記基板の上に配置されたゲート電極、ソース電極、及びドレイン電極と、
    　前記基板の上面に対し垂直に延びるように前記基板の上面に２次元に配列された非導電性の複数のナノワイヤと、
    　前記複数のナノワイヤの上端に前記基板との間に空隙を有するように配置され前記複数のナノワイヤにより支持される電極パッドと、
    　前記電極パッドと前記ゲート電極とを接続する引き出し電極と、
    　外部からの入力信号を前記電極パッドに印加する第１の整合回路と、
    　前記ソース電極又はドレイン電極からの信号を外部に出力する第２の整合回路と、
    を含む増幅回路。
  9. 　第１の材料で形成された第１の層を含む基板を形成し、
    　前記基板の上にトランジスタを形成し、
    　前記第１の層の上面に前記第１の材料で形成された複数のナノワイヤを結晶成長させて形成し、
    　前記複数のナノワイヤの上端に前記基板との間に空隙を有するように配置され前記複数のナノワイヤにより支持される電極パッドを形成する
    各段階を含む、半導体装置の製造方法。
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