KR100642191B1 - 헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

단일 포지티브 전력 공급원으로 동작할 수 있고, 효율을 증가시킬 수 있고, 게이트 접촉 저항을 줄여서 고주파 특성이 향상되는 반도체 장치와 그 제조 방법에 있어서, 캐리어가 주행하기 위해 기판상에 형성된 캐리어 주행 층과, 캐리어 주행 층상에 형성되며, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캐리어 공급층과, 캐리어 공급층상에 형성되며, 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과, 서로 소정의 간격을 두고 배리어층상에 형성되는 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 떨어져서, 소스 전극과 드레인 전극 사이의 배리어층상에 형성되는 게이트 전극과, 적어도 게이트 전극 아래의 상기 배리어층내에 형성되며, 제1 도전형과 도전형이 반대인 제2 도전형의 불순물을 함유하는 제1 저 저항성 영역을 포함하는 반도체 장치와 그 제조 방법.
게이트 접촉, 옴접촉, 밴드갭, 캐리어 주행 층, 캐리어 공급층, 배리어층, 저 저항성 영역, 고 저항성 층

Description

헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법{HETERO-JUNCTION FIELD EFFECT TRANSISTOR AND PROCESS OF PRODUCTION OF SAME}
도 1은 본 발명의 실시예에 따른 헤테로 접합 전계 효과 트랜지스터(HFET)의 단면도.
도 2a ~ 도 2c는 본 발명의 반도체 장치의 제조 방법 단계의 단면도.
도 3은 종래의 HFET의 단면도.
도 4는 종래의 다른 HFET의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 버퍼층
3 : 제1 배리어층
3a : 캐리어 공급 영역
3b : 고 저항성 층
4 : 채널층
5 : 제2 배리어층
6 : 제3 배리어층
7 : 캡층
8 : 절연층
9 : 소스 전극
10 : 드레인 전극
11 : 게이트 전극
12 : 저 저항성 영역
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 마이크로파 통신 장치에 적용할 수 있는 헤테로-접합 FET(Hetero-junction Field Effect Transistor; HFET) 및 그 제조 방법에 관한 것이다.
최근 몇 년 사이에, 셀룰러폰 및 다른 이동 통신 시스템에 있어서, 단말기의 소형화 및 전력 소모의 감소가 강하게 추구되어져왔다. 그래서, 단말기에 사용되는 트랜지스터 및 기타 장치들이 소형화되고, 전력 소모가 감소되어져왔다. 예를 들어, 디지털 셀룰러폰-요즘 상기 디지털 셀룰러폰은 이동 통신에서 주류가 되고 있음-에 사용되는 전력 증폭기용의 IC들은 단일 포지티브 전력 공급원으로 동작하고, 저 전압으로 구동되며, 고 효율로 동작하도록 요구되어지고 있다.
전력 증폭기에 사용되는 장치들 중의 하나가 HFET이다. 현재 대량 생산되는 HFET는 전자를 캐리어로서 사용하므로, 종종 "고전자 이동도 트랜지스터(High Electron Mobility Transistors)"(HEMTs)로도 불린다. HEMT에 있어서, 전자가 주 행하는 층(채널층)과 전자를 공급하는 층(도핑층) 사이에 형성된 헤테로-접합을 전류 조정(modulation)을 위해 사용한다.
HFET는 채널 구조에서 종래의 접합형(junction) FET나 쇼트키 접합형(Schottky junction) FET(MESFETs; 금속 반도체 FETs)와 다르다. HFET에서, 게이트 전극에 포지티브 전압을 인가함으로써, 채널층에 캐리어가 저장된다. 그래서, HFET는 JFET, MESFET, 및 다른 장치들과 비교해볼 때, 게이트 전압 Vg에 대한 게이트-소스 캐패시턴스 Cgs와 상호 컨덕턴스 Gm의 선형성이 우수하다는 특징이 있다. HFET의 이러한 특성은 전력 증폭기의 효율을 향상시키데 유리하다.
도 3은 HFET 구조의 일례에 대한 단면도이다. 도 3에 나타난 HFET에 있어서, 제1 배리어층(barrier layer)(33), 채널층(34), 및 제2 배리어층(35)이 반-절연성 GaAs 단결정으로 구성된 버퍼층(32)을 개재시켜, 반-절연성 GaAs 기판(31)상에 순서대로 적층되어있다.
제1 배리어층(33)은 예를 들어 AlGaAs나 다른 Ⅲ-Ⅴ족 화합물 반도체로 만들어지며, n-형 불순물을 포함하는 캐리어 공급 영역(33a)-고 저항성층(33b 및 33b') 사이에 위치함-으로서 구성된다. 채널층(34)의 물질로서는, 제1 배리어층(33) 및 제2 배리어층(35)보다 더 작은 밴드갭을 갖는 InGaAs와 같은 반도체가 사용된다. 제2 배리어층(35)은 예를 들어 AlGaAs나 또는 다른 화합물 반도체로 만들어지며, n-형 불순물을 포함하는 캐리어 공급 영역(35a)-고 저항성층(35b 및 35b') 사이에 위치함-으로서 구성된다.
제2 배리어층(35)상에 캡층(cap layer)(36)이 형성되며, 캡층(36)은 예를 들어 실리콘 질화막으로 구성된 절연층(37)으로 도포되었다. 소스 전극(38) 및 드레인 전극(39)이 절연층(37)에 형성된 컨택트 홀(contact hole)에 형성된다. 또한, 게이트 전극(40)이 제2 배리어층(35)상에 형성된다. 게이트 전극(40)에 전압을 인가하면, 소스 전극(38)과 드레인 전극(39) 사이의 전류가 조정된다.
일반적으로 HFET에서는, 도 3에 나타난 바와 같이, 제2 배리어층(35)의 두께가 게이트 전극(40) 근처에서 더 얇아지게 만들어지는 오목 구조를 자주 사용한다. 오목 구조를 사용하면, 게이트 전극(40) 아래의 채널층(34)에서의 캐리어가 공핍하기가 더 쉬워진다.
게다가, 도 4에 나타난 구조의 HFET 또한 최근들어 제안되어져왔다. 도 4에 나타난 HFET에서, 게이트 전극(40) 아래에는 도 3에 나타난 바와 같은 오목부는 없지만, p-형 불순물을 포함하는 p-형의 저 저항성 영역(41)이 형성된다. p-형의 저 저항성 영역(41)은 게이트 전극(40)과 접촉하며, 제2 배리어층(35)에 매립되어 형성된다. 나머지 부분은 도 3에 나타난 HFET의 구조와 동일하다.
p-형 불순물 예를 들어, Zn을 제2 배리어층(35)의 일부분, 상술하자면, 고 저항성층(35b')에 고 농도(예를 들어 1 ×1019 atoms/cm3)로 확산(diffuse)시킴으로써 p-형의 저 저항성 영역(41)이 형성된다.
도 4에 나타난 구조의 경우에 있어서, 게이트 전극(40) 아래에 pn 접합이 형성된다. 그래서, 도 3에 나타난 바와 같은 쇼트키 접촉(Schottky contact)이 게이 트 전극 부분에 형성되는 경우에 비해, 내부(built-in) 전압을 더 크게 만들어서, 게이트 전극에 더 높은 포지티브 전압을 인가하는 것이 가능해진다. 이러한 이유로, 단일 포지티브 전력 공급원으로 동작할 수 있어서, 네거티브(negative) 전력 공급 회로가 불필요해진다. 또한, 도 4에 나타난 구조의 경우에서는, HFET의 특성인 게이트 전압 Vg에 대한 상호 컨덕턴스 Gm과 게이트-소스 캐패시턴스 Cgs의 양호한 선형성이 유지된다.
본 발명에 의해 해결될 문제를 요약해보면, 도 3에 나타난 종래의 HFET의 경우에서는, 게이트 전극(40) 아래의 제2 배리어층(35)이 에칭되고, 에칭에 의해 형성된 오목부의 깊이에 의해 트랜지스터의 임계 전압이 조정된다. 그러나, 일반적으로 오목부를 형성하기 위해 에칭할 때, 그 에칭양을 정확히 제어하는 것이 어려우며, 에칭양은 쉽사리 불균일해진다. 그 결과로서, 임계 전압도 쉽사리 불균일해진다.
또한, 도 4에 나타난 종래의 HFET에서는, 게이트 전극은 제2 배리어층(35)에 매립되어서 형성된 p-형의 저 저항성 영역(41)과 연결된다. 일반적으로, 게이트 전극용의 물질로서는, 접합 계면부터 순서대로 적층된 Ti/Pt/Au로 구성된 다층 구조 금속이 종종 사용된다. 게이트 전극과 결합된 화합물 반도체가 예를 들어 p-형 GaAs이면, 비교적 우수한 옴접촉(ohmic contact)을 얻을 수 있다.
그러나, 일반적으로 GaAs보다 더 큰 밴드갭을 갖는 예를 들어 AlGaAs 및 다른 반도체의 경우에서는, 고농도의 p-형 불순물을 함유하는 것이 어려워서, 상기 일반 게이트 전극 물질과의 양호한 옴접촉을 얻기가 어려워진다. 그 결과로서, 게이트 전극과 게이트 전극 아래의 반도체 사이의 접촉 저항이 증가하여서, 고주파 특성이 감쇠하게 된다.
본 발명의 목적은 단일 포지티브 전력 공급원으로 동작할 수 있고, 효율을 향상시켜서 전력 소모를 줄일 수 있고, 게이트 접촉 저항을 줄여서 고주파 특성을 향상시키는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 제1 양상에 따르면, 캐리어를 주행시키기 위해 기판상에 형성된 캐리어 주행 층과, 캐리어 주행 층상에 형성되며 캐리어 주행 층보다 큰 밴드갭을 가지며 제1 도전형 불순물을 함유하는 캐리어 공급층과, 캐리어 공급층상에 형성되며 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과, 서로 소정의 거리를 두고 배리어층상에 형성된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 떨어져서 소스 전극과 드레인 전극 사이의 배리어층상에 형성된 게이트 전극과, 적어도 게이트 전극 아래의 배리어층내에 형성되며 제1 도전형과 도전형이 반대인 제2 도전형 불순물을 함유하는 제1 저 저항성 영역을 포함하는 반도체 장치가 제공된다.
바람직하게는, 캐리어 주행 층을 포함하는 반도체보다 더 큰 밴드갭을 가지며, 도핑되지 않은 반도체로 구성된 제1 고 저항성층이 캐리어 공급층과 배리어층 사이에 형성된다.
더 바람직하게는, 본 발명의 반도체 장치는 제1 저 저항성 영역 아래의 제1 고 저항성 층내에 형성되며, 제2 도전형 불순물을 함유하고, 제1 저 저항성 영역보다 더 큰 저항성을 갖는 제2 저 저항성 층을 더 포함한다.
바람직하게는, 캐리어 주행 층을 포함하는 반도체보다 더 큰 밴드갭을 가지며, 도핑되지 않은 반도체로 구성된 제2 고 저항성층이 캐리어 주행 층과 캐리어 공급층 사이에 형성된다.
바람직하게는, 도핑되지 않은 반도체로 구성된 버퍼층이 기판과 캐리어 주행 층 사이에 형성된다.
바람직하게는, 캐리어 공급층을 포함하는 반도체보다 더 작은 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캡층이 소스 전극과 배리어층 사이와, 드레인 전극과 배리어층 사이에 형성된다.
본 발명의 제2 양상에 따르면, 기판상에 형성되며 제1 도전형 불순물을 함유하는 제1 캐리어 공급층과, 제1 캐리어 공급층상에 형성되며 제1 캐리어 공급층보다 더 작은 밴드갭을 가지며 불순물을 함유하지 않는 캐리어 주행 층과, 캐리어 주행 층상에 형성되며 캐리어 주행 층보다 더 큰 밴드갭을 가지며 제1 도전형 불순물을 함유하는 제2 캐리어 공급층과, 제2 캐리어 공급층상에 형성되며 제2 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과, 서로 소정의 간격을 두고 배리어층상에 형성되는 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 떨어져서 소스 전극과 드레인 전극 사이의 배리어층상에 형성되는 게이트 전극과, 적어도 게이트 전극 아래의 배리어층내에 형성되며 제1 도전형과 도전형이 반대인 제2 도전형 불순물을 함유하는 제1 저 저항성 영역을 포함하는 반도체 장치가 제공된다.
바람직하게는, 캐리어 주행 층을 포함하는 반도체보다 더 큰 밴드갭을 가지며 불순물을 함유하지 않는 제1 고 저항성층이 제2 캐리어 공급층과 배리어층 사이에 형성된다.
더 바람직하게는, 본 발명의 반도체 장치는 제1 저 저항성 영역 아래의 제1 고 저항성층내에 형성되며, 제2 도전형 불순물을 함유하며, 제1 저 저항성 영역보다 더 큰 저항성을 갖는 제2 저 저항성 층을 더 포함한다.
바람직하게는, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제2 고 저항성 층이 제1 캐리어 공급층과 캐리어 주행 층 사이에 형성된다.
바람직하게는, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제3 고 저항성 층이 캐리어 주행 층과 제2 캐리어 공급층 사이에 형성된다.
바람직하게는, 불순물을 함유하지 않는 버퍼층이 기판과 제1 캐리어 공급층 사이에 형성된다.
더 바람직하게는, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제4의 고 저항성 층이 버퍼층과 제1 캐리어 공급층 사이에 형성된다.
바람직하게는, 캐리어는 전자이다. 또한, 바람직하게는 기판은 GaAs 기판이다.
더 바람직하게는, 제1 캐리어 공급층, 캐리어 주행 층, 제2 캐리어 공급층, 및 배리어층이 Ⅲ-Ⅴ족 화합물 반도체로 구성된다.
바람직하게는, 캐리어 주행 층과 캐리어 공급층 사이의 격자 상수(lattice constant) 차이가 캐리어 공급층과 배리어층 사이의 격자 상수 차이보다 더 크다.
바람직하게는, 제2 캐리어 공급층을 포함하는 반도체보다 더 작은 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캡층이 소스 전극과 배리어층 사이와, 드레인 전극과 배리어층 사이에 형성된다.
바람직하게는, 캐리어 주행 층과 캐리어 공급층 사이의 격자 상수 차이가 캐리어 공급층과 배리어층 사이의 격자 상수 차이보다 더 크다.
본 발명의 상기 반도체 장치에 따르면, 저 저항성 영역이 게이트 전극 아래에 형성되었기 때문에, 금속이 배리어층과 직접 결합된 쇼트키 배리어를 사용하는 경우에 비해 내부 전압이 더 커지게 되어서, 게이트 전극에 더 높은 포지티브 전합을 인가하는 것이 가능해진다.
그래서, 단일 포지티브 전력 공급원으로 동작시키는 것이 가능하여서, 네거티브 전력 회로가 불필요해진다. 이러한 이유로, 반도체 장치의 효율은 높이고, 반도체 장치의 전력 소모는 더 줄이는 것이 가능해진다. 또한, 네거티브 전력 회로를 생략하여서 칩의 장착 영역을 줄임으로써, 반도체 장치를 소형화하는 것이 가능해진다.
본 발명의 반도체 장치에 따르면, 바람직하게는 저항성이 다른 2개의 저 저항성 영역이 게이트 전극 아래에 형성된다. 상층의 저 저항성 영역의 물질로서는, 상층에서의 저 저항성 영역의 저항을 줄이기 위해, 게이트 전극으로 구성되는 금속 물질과의 옴접촉을 쉽게 형성하는 반도체 물질이 선택된다. 이러한 이유로, 게이 트 접촉 저항을 줄여서, 반도체 장치의 고주파 특성을 향상시키는 것이 가능해진다.
본 발명의 반도체 장치에 따르면, 바람직하게는 채널층을 포함하는 반도체보다 더 큰 밴드갭을 갖는 고 저항성 층이 채널층과 게이트 전극 사이에 형성된다. 이러한 이유로, 게이트 전압 Vg에 대한 상호 컨덕턴스 Gm과 게이트-소스 캐패시턴스 Cgs의 선형성이 향상될 수 있어서, 전력 공급(powering) 효율이 증가된다. 또한, 채널층에서의 와류(parasite) 저항 성분은 게이트 전극에 포지티브 전압이 가해질 때 감소될 수 있기 때문에, 채널층에서의 on-저항 Ron이 감소될 수 있어서, 고 효율의 전력을 얻을 수 있다.
본 발명의 제3 양상에 따라서, 기판상에 캐리어가 주행하기 위해 캐리어 주행 층을 형성하는 단계와, 캐리어 주행 층상에 캐리어 주행 층보다 더 큰 밴드갭을 가지며 제1 도전형 불순물을 갖는 캐리어 공급층을 형성하는 단계와, 캐리어 공급층상에 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층을 형성하는 단계와, 배리어층의 부분에 제1 도전형과 도전형이 반대인 제2 도전형 불순물을 주입하여 제1 저 저항성 영역을 형성하는 단계와, 배리어층상에 소스 전극과 드레인 전극을 제1 저 저항성 영역과 대향하도록(face) 형성하는 단계와, 소스 전극과 드레인 전극과 떨어져서 제1 저 저항성 영역상에 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 반도체 장치의 상기 제조 방법에 따르면, 에피택셜 층을 형성한 후에 제2 도전형 불순물의 확산에 의해 저 저항성 영역이 형성되고, 그 후 저 저항성 영역과의 옴접촉을 형성하는 게이트 전극이 형성된다. 바람직하게는, 채널층상에 제1 고 저항성층을 형성하고, 그 위에 배리어층을 적층시킨 후 제2 도전형 불순물을 확산시킴으로써, 제1 고 저항성층과 배리어층내에 동일 제조 단계로 각각 저 저항성 영역을 형성하는 것이 가능하다. 그래서, 간략한 방법에 의해 게이트 접촉시 양호한 옴접촉을 갖는 반도체 장치를 형성하는 것이 가능하다.
본 발명의 상기 및 기타 목적 및 특징은 첨부하는 도면을 참조하여, 주어진 바람직한 실시예의 다음 설명으로부터 보다 더 명백해질 것이다.
본 발명의 반도체 장치 및 그 제조 방법의 바람직한 실시예는 도면을 참조하여 다음에 설명될 것이다.
도 1은 본 발명의 실시예에서의 반도체 장치의 단면도이다. 도 1의 반도체 장치는 예를 들면, GaAs로 만들어진 기판(1)과, 이 기판상에 불순물을 함유하지 않는(도핑하지 않음) GaAs로 구성된 버퍼층(2)을 개재시켜, 제1 배리어층(3), 채널층(4), 제2 배리어층(5), 및 제3 배리어층(6)이 연속으로 적층되어 구성된다. 소스 전극(9) 및 드레인 전극(10)이 제3 배리어층(6)상에 두 개의 캡층(7)을 사이에 두고 형성된다.
게이트 전극(11)이 소스 전극(9)과 드레인 전극(10) 사이에 형성되고, 제1 p-형의 저 저항성 영역(12)이 게이트 전극(11) 아래의 제2 배리어층(5)내에 형성된다. 또한, 제1 p-형의 저 저항성 영역(12)보다 고 농도로 불순물을 함유하여서, 저항성이 감소된 제2 p-형의 저 저항성 영역(13)이 게이트 전극(11) 아래의 제3 배리어층(6)내에 형성된다.
상기 반도체 장치에 있어서, 채널층(4)은 소스 전극(9)과 드레인 전극(10) 사이의 전류 경로를 형성한다.
다음으로, 본 실시예에서의 반도체 장치의 각 층에 대한 자세한 설명이 주어질 것이다.
GaAs 기판(1)은 거의 불순물을 함유하지 않으며, 대략 106 ~ 108 Ω.㎝ 의 저항성을 갖는 반-절연성 GaAs 단결정으로 구성된다. GaAs 기판(1)은 적어도 GaAs의 융점 이상에서 성장되며(grown), 포인트 결함(point defect)과 전위(dislocation)와 같은 격자 결함을 상대적으로 많이 함유하는 벌크(bulk) 결정이다. 그래서, 에피택셜층(epitaxial layer)이 기판(1)상에서 직접 성장되면, 초기에 성장된 기판 가까이의 에피택셜층은 항상 좋은 품질의 결정이 될 수 없게 된다.
버퍼층(2)이 형성되지 않는면, 소스/드레인 전압에 대한 드레인 전류의 곡선(I-V 특성 곡선)에서 이력 현상(hysteresis)이 관찰되거나 또는, 상호 컨덕턴스 Gm이 저 전류 영역에서 감소하는 문제가 종종 발생한다. 이것을 방지하기 위해, 기판(1)과 에피택셜 층 사이에 버퍼층(2)을 형성하는 것이 바람직하다.
버퍼층(2)은 예를 들어, 대략 3 ~ 5 ㎛의 두께로 에피택셜 성장에 의해 형성된다.
제1 배리어층(3)은 예를 들어 AlxGa1-xAs의 혼정(mixed crystal)이거나 또는 다른 Ⅲ-Ⅴ족 화합물 반도체로 구성되며, 고 저항성 층(3b 및 3b') 사이에 위치되며 n-형의 불순물을 고 농도로 함유한 캐리어 공급 영역(3a)으로써 구성된다. 만일 AlxGa1-xAs의 혼정이 제1 배리어층(3)으로서 사용된다면, Al의 조성비 x는 보통 0.2 ~ 0.3이다.
고 저항성 층(3b)은 대략 200 ㎚의 두께를 갖는 도핑되지 않은 층이며, 버퍼층(2)과 동일한 목적으로 형성된다. 즉, 고 저항성 층(3b)을 형성함으로써 헤테로-접합 계면에서 우수한 결정 조건을 얻을 수 있다.
캐리어 공급 영역(3a)은 예를 들어, 대략 1.0 ×1012 ~ 2.0 ×1012 atoms/㎝2의 n-형 불순물로서의 실리콘으로 도핑된 층이고, 대략 4 ㎚의 두께를 가진다. 캐리어 공급 영역(3a)으로부터 생성된 전자들은 채널층(4)과의 접합 계면으로 이동하여 전류의 경로를 제공하는 채널을 형성한다.
채널층(4)과 인접한 고 저항성 층(3b')은 대략 2 ㎚의 두께를 가지며 도핑되지 않은 층이다. 고 저항성 층(3b')은 캐리어 공급 영역(3a)은 채널층(4) 사이의 공간적 분리를 확보하기 위해 형성되었다. 캐리어 공급 영역(3a)이 불순물을 고 농도로 함유하기 때문에, 불순물에서의 포텐셜(potential)의 부분이 인접 층에 영향을 준다. 불순물에 의해 발생하는 스캐터링(scattering)으로 인한 전자 이동도(mobility)의 감소를 방지하기 위해, 캐리어 공급 영역(3a)와 채널층(4) 사이에 매우 얇은 고 저항성 층(3b')을 형성하는 것이 바림직하다.
채널층(4)의 재료로서는, 제1 배리어층(3)과 제2 배리어층(5)을 형성하는 반 도체보다 더 작은 밴드갭을 가지며, 도핑되지 않은 InxGa1-xAs 혼정과 같은 반도체가 사용될 수 있다. 통상, InGaAs 혼정은 AlGaAs 혼정보다 더 큰 전자 이동도를 갖는다. 그래서, 채널층(4)으로서 InGaAs를 사용함으로써 고속 전자 이동이 가능해진다. InxGa1-xAs가 채널층(4)으로써 사용된다면, In의 조성비 x는 통상 0.1 ~ 0.2이다.
채널층(4)에는 제1 배리어층(3)의 캐리어 공급 영역(3a)로부터의 캐리어와, 제2 배리어층(5)의 캐리어 공급 영역(5a)로부터의 캐리어가 공급되며, 공급된 캐리어가 저장된다. 채널층은 대략 10 ~ 15 ㎚의 매우 얇은 두께, 즉 20 ~ 30개의 원자층으로 형성된다. 그래서, 접합 계면에 수직한 방향으로의 자유로운 전자의 어떠한 이동도 존재하지 않아 2차원의 전자 가스(2DEG) 특성이 나타난다.
HFET에 있어서, 에피택셜 층이 상술된 바와 같이 매우 얇게 형성되기 때문에, 캐리어 공급 영역과 채널층 사이의 헤테로-접합 계면에서의 결정도가 양호한지에 대해서는 중요하지가 않다.
제2 배리어층(5)은 예를 들어, AlxGa1-xAs 혼정이거나 또는 Ⅲ-Ⅴ족의 화합물 반도체로 만들어지며, 고 저항성 층(5b 및 5b') 사이에 위치된 n-형 불순물을 고 농도로 함유한 캐리어 공급 영역(5a)으로서 구성된다. 만일 AlxGa1-xAs 혼정이 제2 배리어층(5)으로서 사용된다면, Al의 조성비 x는 통상 0.2 ~ 0.3이다.
채널층(4)에 인접한 고 저항성 층(5b)은 대략 2 ㎚의 두께를 갖는 도핑이 않된 층이다. 고 저항성층(5b)은 제1 배리어층(3)의 고 저항성 층(3b')과 동일한 방 법으로, 캐리어 공급 영역에 함유된 고농도의 불순물의 포텐셜이 채널층(4)에 침투(soak)하여서 전자 스캐터링을 일으키게 하지 못하게 하는 목적으로 형성되었다.
캐리어 공급 영역(5a)은 대략 1.0 ×1012 ~ 2.0 ×1012 atoms/㎠의 n-형 실리콘등의 불순물을 함유하고, 대략 4 ㎚의 두께를 갖는다.
고 저항성층(5b')은 대략 75 ㎚의 두께를 갖는 도핑되지 않은 층이다. 고 저항성 층(5b')은 불순물을 고 농도로 함유한 캐리어 공급 영역(5a)과 영역(5a)상에 형성된 제3 배리어층(6) 사이에 공간적 분리를 확보할 목적으로 형성돼 있다.
채널층(4)을 형성하는 반도체보다 더 큰 밴드갭을 갖는 제2 배리어층(5)이 채널층(4)과 게이트 전극(11) 사이에 형성되었기 때문에, 게이트 전압 Vg에 대한 상호 컨덕턴스 Gm과 게이트-소스 캐패시턴스 Cgs의 선형성이 향상되며, 전력 공급 효율이 증가된다.
제3 배리어층(6)의 재료로서는, 제2 배리어층(5)을 형성하는 반도체보다 더 작은 밴드갭을 가지며, p-형 불순물을 도핑함으로써 저항성을 감소시킬 수 있는 반도체를 사용할 수 있다. 구체적으로, 제3 배리어층(6)으로서는 예를 들어, GaAs로 구성된 층을 대략 10 ~ 20 ㎚의 두께로 형성한다.
게이트 접촉을 옴접촉으로 만들기 위해 게이트 전극 아래의 반도체에 p-형 불순물을 주입하면, AlGaAs나 또는 밴드갭이 큰 다른 반도체로는 통상의 게이트 전극 물질과의 양호한 옴접촉을 얻을 수 없다.
본 실시예의 반도체 장치에 따르면, 게이트 전극과의 접촉 부분에 제3 배리어층(6)으로서 예를 들어 GaAs 층을 제공함으로써 게이트 전극과의 우수한 옴접촉이 형성되기 때문에 게이트 저항을 줄일 수 있다. 이 때문에, 반도체 장치에서의 고주파 특성이 향상될 수 있다.
제3 배리어층(6)상에 두 개의 캡층(7)이 이들 사이에 적당한 공간을 두고 형성되었다. 캡층(7)은 대략 4 ×1018 atoms/㎠의 실리콘등의 n-형 불순물을 함유하는 GaAs를 포함하고, 대략 50 ~ 100 ㎚ 두께를 갖는다. 제3 배리어층(6)의 삽입(interposition)으로 인해 전류의 경로에 접촉 저항이 발생하지만, 캡층(7)을 형성함으로써 접촉 저항을 감소시킬 수 있다.
예를 들어, 실리콘 질화물을 함유하는 절연층(8)이 캡층(7)을 도포하면서 형성된다. 절연층(8)의 두께는 예를 들어 대략 300 ㎚이다. 절연층(8)에 형성된 컨택트 홀(8a 및 8b)에, 소스 전극(9)과 드레인 전극(10)이 각각 형성된다. 소스 전극(9)과 드레인 전극(10)은 캡층(7)상에 순서대로 적층된 Au-Ge 합금, Ni, 및 Au로 구성된다. 전극들은 캡층(7)과의 옴접촉을 형성한다.
또한, 컨택트 홀(8c)은 두 개의 캡층(7)사이의 절연층(8)내에 형성되며, 게이트 전극(11)은 컨택 홀(8c)내에 형성된다. 게이트 전극(11)은 기판측으로부터 순서대로 적층된 Ti, Pt, 및 Au로 구성된다.
제1 p-형의 저 저항성 영역(12)은 게이트 전극(11) 아래의 고 저항성층(5b')내에 매립되어 형성된다. 제1 p-형의 저 저항성 영역(12)은 p-형의 불순물로서 예 를 들어 Zn을 약 1.0 ×1019 atoms/㎠ 함유한다.
게이트 전극(11)과 제1 p-형의 저 저항성 영역(12) 사이의 제3 배리어층(6)내에, 제1 p-형의 저 저항성 영역(12)보다 고 농도로 불순물을 함유하는 제2 p-형의 저 저항성 영역(13)이 형성된다. 제2 p-형의 저 저항성 영역(13)은 p-형 불순물로서 예를 들어 Zn을 약 2.0 ×1019 atoms/㎠ 함유한다.
본 실시예의 반도체 장치에 따르면, 제1 p-형의 저 저항성 영역(12)은 제2 배리어층(5)내에 형성되었기 때문에, 내부 전위는 쇼트키 배리어를 사용한 경우에 비해 더 커진다. 그래서, 게이트 전극(11)에 더 큰 포지티브 전합을 인가하는 것이 가능해진다. 이 때문에, 단일 포지티브 전력 회로로 동작할 수 있으므로, 네거티브 전력 회로가 불필요해진다. 그래서, 칩의 장착 영역을 줄이는 것이 가능하다.
또한, 제1 p-형의 저 저항성 영역(12)보다 더 낮은 저항성을 갖는 제2 p-형의 저 저항성 영역(13)이 형성되기 때문에, 제1 p-형의 저 저항성 영역(12)이 게이트 전극(11)에 직접 결합되는 경우에 비해, 양호한 옴접촉을 얻을 수 있다. 이 때문에, 게이트 저항을 많이 줄일 수 있어서, 반도체 장치의 고주파 특성을 향상시키는 것이 가능해진다.
또한, 게이트 전극(11)에 포지티브 전합을 인가하면 채널층(4)에서의 와류(parasitic) 저항 성분이 감소하기 때문에, 채널층(4)내의 on-저항 Ron이 감소하여서 고 효율의 전력 공급을 얻을 수 있다.
다음으로, 본 실시예의 상기 반도체 장치의 제조 방법에 대해 설명될 것이다.
첫번째로, 도 2a에 나타난 바와 같이, 예를 들어 반-절연성 GaAs로 구성된 기판(1)상의 버퍼층(2)으로서 예를 들어 도핑을 하지 않은 GaAs 층이 에피택셜 성장된다. GaAs 층은 예를 들어 증기상 에피택셜 성장(vapor phase epitaxial growth)에 의해 형성된다. 증기상에 의해 GaAs를 에피택셜 성장시키는 방법으로서는, As 소스로서 AsCl3를 사용한 염화물 방법과 AsH3를 사용한 수화물 방법이 있지만, 보통 수소화물 방법이 사용된다.
버퍼층(2)을 형성함으로써, 버퍼층상에 형성되는 에피택셜 층의 결정성을 향상시키는 것이 가능하다. 버퍼층(2)의 두께는 예를 들어 대략 3 ~ 5 ㎛로 만들어진다.
제1 배리어층(3)으로서, 예를 들어 도핑되지 않은 AlGaAs 층을 포함하는 고 저항성 층(3b), n-형 불순물을 함유하는 AlGaAs 층을 포함하는 캐리어 공급 영역(3a), 및 도핑되지 않은 AlGaAs 층을 포함하는 고 저항성 층(3b')이 버퍼층(2)상에 순서대로 에피택셜 성장된다.
제1 배리어층(3)으로서 하나의 층내에 형성된 AlxGa1-xAs 혼정에 있어서, Al의 조성비 x는 0.2 ~ 0.3이다. 적층된 층의 각 두께는 예를 들어, 고 저항성 층(3b)에서 200 ㎚, 캐리어 공급 영역(3a)에서 4 ㎚, 고 저항성 층(3b')에서 2 ㎚이다.
또한, 캐리어 공급 영역(3a)에서는, 예를 들어 대략 1.0 ×1012 ~ 2.0 ×1012 atoms/㎠의 Si를 n-형 불순물로서 도핑한다. 에피택셜 성장 단계에 Si를 주입시키는 것이 바람직하다. 이것은 만일 Si이 AlGaAs 층이 형성된 후에 확산되면, 결정 성장 온도(500 ~ 600 ℃)보다 더 높은 온도의 열 처리가 필요하게 되어서, 얇은 에피택셜 층의 결정 구조가 손상될 수 있기 때문이다.
AlGaAs 층의 n-형 불순물로써, Si가 종종 사용되지만, Si이외에도 S, Se, Sn등을 사용하는 것 또한 가능하다.
제1 배리어층(3)을 구성하는 층은 또한 버퍼층(2)에서와 같은 증기상 에피택셜 성장에 추가하여, 분자 빔(molecular beam) 에피택셜 성장에 의해 형성될 수 있다. 분자 빔 에피택셜 성장은 다른 에피택셜 성장에 비해서, 더 낮은 속도로 반도체 층을 형성한다. 예를 들어, GaAs 기판상에 GaAs를 성장시키는 속도는 0.1 ~ 2 ㎛/h이다. 그래서, 분자 빔 에피택셜 성장이 두터운 반도체 층을 형성하는 데 있어 불리한 반면, 원자-크기 레벨의 결정성을 제어하면서 HFET에서 에피택셜 층과 같은 층을 형성하는 데는 유리하다.
제1 배리어층(3)상에서, 예를 들어 도핑되지 않은 InGaAs 층의 에피택셜 성장에 의해 채널층(4)이 형성된다. 그 위에, 도핑되지 않은 AlGaAs 층으로 구성된 고 저항성 층(5b), n-형 불순물 Si를 함유하는 AlGaAs 층으로 구성된 캐리어 공급 영역(5a), 및 도핑되지 않은 AlGaAs 층으로 구성된 고 저항성 층(5b')이 제2 배리어층(5)으로서 에피택셜 성장에 의해 순서대로 적층된다.
이들 층은 상술된 제1 배리어층(3)과 같은 방법으로 형성될 수 있다. 채널층(4)의 InxGa1-xAs 혼정에 있어서, In의 조성비 x는 0.1 ~ 0.2이다. 제2 배리어층(5)으로서 형성된 AlxGa1-xAs 혼정에 있어서, Al의 조성비 x는 0.2 ~ 0.3이다. 적층된 층의 두께는 예를 들어, 채널층(4)에서 10 ㎚, 고 저항성 층(5b)에서 2 ㎚, 캐리어 공급 영역(5a)에서 4 ㎚, 및 고 저항성 층(5b')에서 75 ㎚이다.
또한, 에피택셜 성장에 의한 피착의 경우에 있어서, 예를 들어 캐리어 공급 영역(5a)에 대략 1.0 ×1012 ~ 2.0 ×1012 atoms/㎠의 n-형 불순물로서 Si를 도핑한다.
제2 배리어층(5)상에, 예를 들어 도핑되지 않은 GaAs 층이 대략 10 ~ 20 ㎚의 두께로 에피택셜 성장되어 제3 배리어층(6)을 형성한다.
제3 배리어층(6)상에, 캡층(7)을 형성하기 위한 n-형 GaAs 층(7')이 대략 50 ~ 100 ㎚의 두께로 에피택셜로 성장된다. n-형 GaAs 층에 있어서, 예를 들어 Si가 n-형 불순물로써 함유되어 있다.
이 후, 트랜지스터 형성 영역을 제외한 에피택셜 층이 소자 분리 영역(나타나지 않음)을 형성하기 위해 메사(mesa) 에칭으로 제거된다. 이 메사 에칭은 최소한 버퍼층(2)의 일부분이 제거되는 깊이까지 행해진다. 또한, 소자 분리용 트렌치(trench)가 기판(1)에 도달하는 깊이를 갖는 것이 가능하다. 혹은, 메사 에칭을 행하는 대신, 소자 분리 영역을 만들기 위해 O+ 또는 B+의 이온- 주입에 의해 고 저항성 층을 형성하는 것 또한 가능하다.
다음으로, 도 2b에 나타난 바와 같이 n-형 GaAs 층(7')은 레지스트(resist)를 마스크로서 사용하는 에칭에 의해 선택적으로 제거시켜, 소스 전극(9)과 드레인 전극(10)의 형성 영역내에 캡층(7)이형성된다. 이러한 에칭 때문에, 게이트 전극(11) 형성 영역의 제3 배리어층(6)이 노출된다.
다음으로, 도 2c에 나타는 바와 같이 예를 들어, 화학적 증기 피착(CVD)에 의해 캡층(7)과 제3 배리어층(6)을 도포하는 실리콘 질화물 층을 피착하여 절연층(8)을 형성한다.
그 후, 게이트 전극 형성 영역의 절연층(8)이 에칭에 의해 선택적으로 제거되어 컨택트 홀(8c)을 형성한다. p-형 불순물 예를 들어, Zn을 대략 600 ℃의 증기상에 의해 컨택트 홀(8c)을 통해 제3 배리어층(6)과 제2 배리어층(5)에 확산시킨다.
증기상으로 아연(Zn)을 확산시키기 위해, 예를 들어 액체 유기 금속, 디에틸아연(DEZ; Zn(C2H5)2) 또는 디메틸아연(DMZ; Zn(CH3)2), 및 아신[arsine(AsH3)]을 포함하는 가스를 사용하는 것이 가능하다. 디에틸아연 또는 디메틸아연은 상온에서 액체 유기 금속이며, 화합물 반도체로의 증기 확산을 위한 아연의 일반적인 공급원(source)이다. 이러한 아연 화합물은 캐리어 가스로서의 고순도의 수소와 버블될 때 가스가 되며, 노(furnace) 튜브에 주입된다.
아신은 제3 배리어층(6)의 표면으로부터 높은 증기 압력을 갖는 아신의 증발로 인한 GaAs 합성물의 변화를 방지하기 위한 목적으로 제공된다.
상기 증기상 확산 때문에, 제1 p-형의 저 저항성 영역(12)은 제2 배리어층(5)의 고 저항성 층(5b')내에 형성된다. 또한, 제1 p-형의 저 저항성 영역(12)보다 고 농도로 p-형 불순물을 함유하여서 더 낮은 저항성을 갖는 제2 p-형의 저 저항성 영역(13)이 제3 배리어층(5)내에 형성된다.
Zn의 확산은 에피택셜 층의 결정 성장 온도와 거의 같은 온도(500 ~ 600 ℃)에서 수행된다.
다음으로, 게이트 전극(11)을 형성하기 위한 금속층이 컨택트 홀(8c)내의 제2 p-형의 저 저항성 영역(13)과 접촉하며 형성된다. 예를 들어, Ti, Pt, 및 Au가 전자 빔 피착 등에 의해 30 ㎚/50 ㎚/120 ㎚의 두께로 각각 적층된다. 적층된 금속층상에, 게이트 전극 패턴을 갖는 레지스트가 형성된다. 레지스트를 마스크로서 사용하여, 적층된 금속 층을 예를 들어 Ar 가스를 사용한 이온 밀링(milling)에 의해 처리함으로써 게이트 전극(11)을 형성한다.
다음으로, 도 1에 나타난 바와 같이, 소스 전극(9) 형성 영역과 드레인 전극(10) 형성 영역에서의 절연층(8)을 선택적으로 에칭하여 컨택트 홀(8a 및 8b)들을 각각 형성한다. 컨택트 홀(8a 및 8b)에서, 예를 들어 Au-Ge 및 Ni를 순서대로 피착시키고, 피착된 금속층을 패터닝한다. 다음으로, 합금을 위한 열처리를 예를 들어 약 400 ℃에서 행함으로써, 소스 전극(9) 및 드레인 전극(10)이 형성된다.
상기 공정에 의해, 도 1에서 나타난 반도체 장치를 얻을 수 있다.
본 실시예의 반도체 장치의 제조 방법에 따르면, 동일 증기 확산 공정에 의해 게이트 전극(11) 아래의 배리어층(5)내에 제1 p-형의 저 저항성 영역(12)을 형성하고, 배리어층(6)내에 제1 p-형의 저 저항성 영역(12)보다 고 농도로 불순물을 함유하는 제2 p-형의 저 저항성 영역(13)을 형성하는 것이 가능하다. 제1 및 제2 p-형의 저 저항성 영역(12 및 13)을 형성함으로써, 게이트 접촉이 옴접촉이 되어서, 게이트 저항을 줄일 수 있다. 그래서, 본 실시예의 제조 방법에 따르면, 간략한 공정으로 고주파 특성이 향상된 반도체 장치를 제조하는 것이 가능하게 된다.
본 발명의 반도체 장치와 그 제조 방법은 상기 설명된 실시예에 한정되지 않는다. 예를 들어, HFET에 형성되는 헤테로-접합을 상기 GaAs/AlGaAs 또는 InGaAs/AlGaAs 대신에 InGaAs/AlInAs로 만들 수 있다. 또한, 에피택셜 층내의 각 층의 두께는 반도체 장치의 설계에 따라 바뀔 수 있다.
게다가, 본 발명의 요점을 벗어나지 않는 범위내에서 다양한 변형이 만들어 질 수 있다.
본 발명의 효과를 요약해보면, 본 발명에 따르면 단일 포지티브 전력 공급원으로 동작할 수 있고, 효율이 향상되고, 게이트 접촉 저항이 감소되고, 고주파 특성이 향상되는 반도체 장치를 제공하는 것이 가능하다.
본 발명에 따르면, 간략한 공정에 의해 게이트 접촉부에 옴접촉을 형성하며, 반도체 장치의 성능을 향상시키는 반도체 장치의 제조 방법을 더 제공하는 것이 가능하다.

Claims (20)

  1. 반도체 장치로서,
    기판과,
    캐리어가 주행하기 위해 상기 기판상에 형성된 캐리어 주행 층(4)과,
    상기 캐리어 주행 층상에 형성되며, 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캐리어 공급층(5a)과,
    상기 캐리어 공급층상에 형성되며, 상기 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과,
    상기 배리어층상에 서로 소정의 간격을 두고 형성되는 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 드레인 전극과 떨어져서 상기 소스 전극과 드레인 전극 사이의 상기 배리어층상에 형성된 게이트 전극과,
    적어도 상기 게이트 전극 아래의 상기 배리어층내에 형성되며, 제1 도전형과 도전형이 반대인 제2 도전형의 불순물을 함유하는 제1 저 저항성 영역(12)
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 캐리어 공급층과 상기 배리어층 사이에 상기 캐리어 주행 층을 포함하는 반도체보다 더 큰 밴드갭을 가지며, 도핑되지 않은 반도체로 구성된 제1 고 저항성층이 형성되는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 저 저항성 영역 아래의 상기 제1 고 저항성층내에 형성되고 상기 제2 도전형 불순물을 함유하며, 상기 제1 저 저항성 영역보다 더 큰 저항성을 갖는 제2 저 저항성 영역을 더 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 캐리어 주행 층과 상기 캐리어 공급층 사이에 상기 캐리어 주행 층을 포함하는 상기 반도체보다 더 큰 밴드갭을 가지며, 도핑되지 않은 반도체로 구성된 제2 고 저항성 층이 형성되는 반도체 장치.
  5. 제1항에 있어서, 상기 기판과 상기 캐리어 주행 층 사이에 도핑되지 않은 반도체를 포함하는 버퍼층이 형성되는 반도체 장치.
  6. 제1항에 있어서, 상기 소스 전극과 상기 배리어층 사이와, 상기 드레인 전극과 상기 배리어층 사이에 상기 캐리어 공급층을 포함하는 상기 반도체보다 더 작은 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캡층이 형성되는 반도체 장치.
  7. 반도체 장치로서,
    기판과,
    상기 기판상에 형성되며 제1 도전형 불순물을 함유하는 제1 캐리어 공급층(3a)과,
    상기 제1 캐리어 공급층상에 형성되며, 상기 제1 캐리어 공급층보다 더 작은 밴드갭을 가지며, 불순물을 함유하지 않는 캐리어 주행 층(4)과,
    상기 캐리어 주행 층상에 형성되고, 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 상기 제1 도전형 불순물을 함유하는 제2 캐리어 공급층(5a)과,
    상기 제2 캐리어 공급층상에 형성되며, 상기 제2 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과,
    서로 소정의 간격을 두고 상기 배리어층상에 형성되는 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극과 떨어져서, 상기 소스 전극과 상기 드레인 전극 사이의 상기 배리어층상에 형성되는 게이트 전극과,
    적어도 상기 게이트 전극 아래의 상기 배리어층내에 형성되며, 상기 제1 도전형과 도전형이 반대인 제2 도전형의 불순물을 함유하는 제1 저 저항성 영역(12)
    을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 제2 캐리어 공급층과 상기 배리어층 사이에 상기 캐리어 주행 층을 포함하는 상기 반도체보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제1 고 저항성층(3b)이 형성되는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 저 저항성 영역 아래의 상기 제1 고 저항성층내에 형성되고, 상기 제2 도전형 불순물을 포함하고, 상기 제1 저 저항성 영역보다 더 큰 저항성을 갖는 제2 저 저항성 층을 더 포함하는 반도체 장치.
  10. 제7항에 있어서, 상기 제1 캐리어 공급층과 상기 캐리어 주행 층 사이에 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제2 고 저항성 층(3b')이 형성되는 반도체 장치.
  11. 제7항에 있어서, 상기 캐리어 주행 층과 상기 제2 캐리어 공급층 사이에 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제3 고 저항성 층(5b)이 형성되는 반도체 장치.
  12. 제7항에 있어서, 상기 기판과 상기 제1 캐리어 공급층 사이에 불순물을 함유하지 않은 버퍼층이 형성되는 반도체 장치.
  13. 제12항에 있어서, 상기 버퍼층과 상기 제1 캐리어 공급층 사이에 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제4 고 저항성 층이 형성되는 반도체 장치.
  14. 제7항에 있어서, 상기 캐리어는 전자인 반도체 장치.
  15. 제7항에 있어서, 상기 기판은 GaAs 기판인 반도체 장치.
  16. 제15항에 있어서, 상기 제1 캐리어 공급층, 상기 캐리어 주행 층, 상기 제2 캐리어 공급층, 및 상기 배리어층이 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 반도체 장치.
  17. 제7항에 있어서, 상기 캐리어 주행 층과 상기 캐리어 공급층 사이의 격자 상수 차이가 상기 캐리어 공급층과 상기 배리어층 사이의 격자 상수 차이보다 더 큰 반도체 장치.
  18. 제7항에 있어서, 상기 소스 전극과 상기 배리어층 사이와, 상기 드레인 전극과 상기 배리어층 사이에 상기 제2 캐리어 공급층을 포함하는 상기 반도체보다 더 작은 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캡층이 형성되는 반도체 장치.
  19. 제1항에 있어서, 상기 캐리어 주행 층과 상기 캐리어 공급층 사이의 격자 상수 차이가 상기 캐리어 공급층과 상기 배리어층 사이의 격자 상수 차이보다 더 큰 반도체 장치.
  20. 반도체 장치의 제조 방법으로서,
    기판 상에 캐리어가 주행하기 위한 캐리어 주행 층(4)을 형성하는 단계,
    상기 캐리어 주행 층상에 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 제1 도전형의 불순물을 함유하는 캐리어 공급층(5a)을 형성하는 단계,
    상기 캐리어 공급층상에 상기 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층을 형성하는 단계,
    상기 배리어층의 일부분에 제1 저 저항성 영역(12)을 형성하는 상기 제1 도전형과 도전형이 반대인 제2 도전형 불순물을 주입시키는 단계,
    상기 배리어층상에 상기 제1 저 저항성 영역을 사이에 두고 서로 마주보도록 소스 전극과 드레인 전극을 형성하는 단계, 및
    상기 소스 전극 및 상기 드레인 전극과 떨어져서, 상기 제1 저 저항성 영역상에 게이트 전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
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