JPS6112081A

JPS6112081A - 半導体装置

Info

Publication number: JPS6112081A
Application number: JP59131045A
Authority: JP
Inventors: Toshiyuki Usagawa; 利幸宇佐川; Susumu Takahashi; 進高橋; Yuichi Ono; 小野　佑一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-06-27
Filing date: 1984-06-27
Publication date: 1986-01-20
Also published as: JPH0586873B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、超高速のトランジスタに係り、特に高集積に
好適な、高負荷駆動能力を有する新型トランジスタに関
する。

〔発明の背景〕

従来、Ｓｉ基板上に高集積化が実現されているトランジ
スタとしては、その動作原理からみて、バイポーラトラ
ンジスタとＭ　ＯＳ　（Ｍｅｔａｌ−Ｏｘｉｄｅ−８ｅ
ｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）の２つが代表的なものであった。バイポー
ラトランジスタが少数キャリアの拡散及びドリフトとい
う物理現象を用いる縦型デバイスとすれば、電界効果ト
ランジスタは、多数キャリアの電界による駆動を用い゛
る横型デバイスである。

近年、Ｓｉの物理常数のもつ限界のために：　トランジ
スタ動作の本質的機構は変えることなしに、ガリウム−
砒素（ＧａＡｓ）を中心とした化合物半導体を用いた超
高速デバイスが開発されつつある。

その中で、ヘテロ接合を用いたトランジスタとしては、
ヘテロバイポーラトランジスタ〔例えば特開昭４９−４
３５８３３と選択ドープヘテロ接合型電界効果トランジ
スタ（例えば、特開昭５６−９４７７９）があげられる
。動作原理の点からみると後者のトランジスタはＭＯ８
型ＦＥＴとほとんど同じである。

ところで、この様な化合物を用いたトランジスタにおい
ては、トランジスタ動作の本質的部分はＳｉを用いたデ
バイスと変っていないために、バイポーラトランジスタ
、゛電界効果トランジスタ（鼠下ＦＥＴと呼ぶ）の各々
固有な欠点は解決されないでいる。

即ち、ヘテロバイポーラトランジスタの場合には、アイ
ソレーション領域の確保のだあに、集積度がＦＥＴに比
べて上がらないという欠点がある。

又、バイポーラトランジスタの場合にはベース層厚は、
動作原理上の制限のために、薄くするには下限が存在す
る。

一方、電界効果トランジスタの場合には高集積には好適
だが共通する欠点としてはｊ電流を大きく取り出せない
という問題方罵生じていた。

〔ｉ明の目的〕

本発明の目的は、高集積化に適し、二次元状担体を担体
の存在する面に対して垂直方向に流すことを特徴とする
新原理に基づく超高速トランジスタを提供することにあ
る。

〔発明の概要〕

第１図に従来の、選択ドープヘテロ接合型ＦＥＴの動作
原理を説明するためのエネルギーバンド構造を示す。同
様にＦＥＴの断面溝−造を第２図に示す。半絶縁性Ｇａ
Ａｓ基板１０上に通常分子線エピ゛タキシー（ＭＢＥ）
法を・用いて１μｍ程度の故意には不純物を含ませない
Ｇ　ａ　Ａ　ｓ層１１（通常ＭＢＥでは不純物一度１０
”ａｎ−’以下の弱いｐ−型になつ′ている）を成長−
させる。次に、Ｓｉを１×１０”ｉｎ−”程度含むＡＱ
ｘＧａｔ−ｘＡｓ（ｘ〜０．３）層１２を５００人程度
成長返せる。その後ソース・ドレイン電極２１，２２、
およびゲート電極１３を形成する。

ゲート電極゛直下のエネルギーバンド図を示したのが第
１図である。ドーピングさ、れたＳｉ原子を１４に示し
、ショットキー接合による空乏層を１６に示す。ＡΩＧ
　ａ　Ａ　ｓとＧ　ａ　Ａ　ｓは結晶格子が同一種類で
あり格子定数が非常に近いため、ヘテロ接合界面での界
面準位の数は非常に小さいと考えられる。ＧａＡｓはＡ
　ｎ　ｘ　Ｇ　ａ　１−　ｘ’Ａ　８　　（７〜０．３
）に比べて電子親和力が大きいためにヘテロ接合界面に
は電子親和力の差にもとづくポテンシャル障壁が生じ、
２次元状の担体１５が形成される６従来のＦＥＴはこの
２次元状担体を、ヘテロ接合界面に沿って流すことに特
徴があり、そのため電流を大きく取れないのであった。

本発明は第１図に示すヘテロ接合界面に存在する、２次
元状担体１５をＧ　ａ　Ａ　ｓ層１１側に取り出し、即
ち、ヘテロ接合界面に垂直方向に電流として取り出し、
ゲート電圧により、二次元状担体の生成消滅を制御する
ことで、電流の大きさを変調させてトランジスタ動作を
行なうことを特徴とする新しいトランジスタ原理を導入
することで、従来の、選択ドープヘテロ接合型ＦＥＴや
、ヘテロバイポーラトランジスタの持っていた欠点を克
服するものである。

以下、本発明の新型トランジスタの動作原理を、ｐ型Ｇ
　ａ　Ａ　ｓとｎ型Ａ　Ｑ　ｘＧ　ａ　ｔ−ｘＡ　８の
ヘテロ接合を用いて作成した本発明のトランジスタにつ
いて、素子断面図Ｃ第３図〕とエネルギーバンド図〔第
４図〕を用いて説明する。その後、外部電位を加えた場
合の動作特性について説明する。

第３図に示す様に、所定の半絶縁性Ａ　Ｑ　ｙ　Ｇ　ａ□−ｙ　Ａ　ｓの半導体基板９０中
の埋込まれたｎ＋層１８上に２００人から１０００人程
度０ｐ型Ｇ　ａ　Ａ　ｓ層１７とヘテロ接合した３００
人から１０００人程度０ｐ型Ａ’Ｑ　ｘＧ　ａ　１−ｘ
Ａ　ｓ　（ｘ　〜０　、３程度）層１２を作成する。電
子親和力の差のためにＡ　Ｑ　ｘＧ　ａ　１−ｘＡ　８
層中の自由電子はｐ型Ｇ　ａ　Ａ　ｓ層１７側のヘテロ
接合界面に蓄積し、二次元状の電子ガス層１５を形成し
ている。第４図にこの状態を示すバンド構造図を示す。

第３図と同一部位は同一符号で示しである。

本発明のトランジスタは、二次元状担体１５とオーミッ
ク接触をするソース電極２９と、この担体１５を生成消
滅させるゲート制御電極３０とを有して、この制御電極
３０及び二次元状担体１５の直下に位置する。

第２の半導体層１７とヘテロ接合をする第３の半導体層
１８〔今の場合には、厚み５００人程０のｎ”　ＡＱＧ
　ａ　Ａ　ｓ層〕との界面に蓄積する二次元状担体１５
′とオーミック接触するドレイン電極３１を基本構造と
する。

トランジスタ動作の本質的な点は、二次元状担体１５を
垂直下方の二次元状担体層１５′に電流として取り出し
、ゲート電極３０に外部電位を印加することで、二次元
状担体濃度を変化させることで、垂直方向の電流を制御
しトランジスタ動作させる点である。　　　　　゛外部電位を加えてない場合のゲート電極直下のエネルギ
ーバンド図を第４図に示している。Ｅ。

はフェルミエネルギーの位置を示し、φｉはゲート電極
金属３０とＡＱｘＧａｌ−ｍＡｓ層１２とのショットキ
ーポテンシャルを表わし、フェルミレベルのピンニング
という現象のために、φ島、の値は、ゲート電圧の値に
かかわらずほとんど変化しないと考えられている。ゲー
ト電極下の空乏層中のイオン化したドナーイオンを１６
で示す。

以下外部電位を加えた場合のトランジスタ動作を第５図
（ａ）、（ｂ）＝　（ｃ）第６図に示すエネルギーバン
ド図を用いて、トランジスタ動作を更に詳しく説明する
。ソース電極を接地し、ソースとドレインを同電位にし
、ソース電極に対して、正のゲート電圧Ｖ、を加えた時
のエネルギーバンド図を第５図（、ａ）に示す。第５図
（ａ）では、ある正のゲート電圧ｖａの値に応じた濃度
の二次元状担体１５が生じている。ソースとドレインが
同電位であるのでこの場合、ソース・ドレイン電流は流
れない、Ｖ、＝Ｏで、実質的に二次元状担体１５が存在
する場合をデプレション型（Ｄ型）、ある正のゲート電
位を加えて後、初めて二次元状担体１５を誘起せしむる
場合をエンハンスメント型（Ｅ型）と呼ぶのは、通常の
ＦＥＴと同様である。

又、Ｅ型、Ｄ型の閾値電位は（１）、（ｎ）、（ｍ）の
各々の半導体層の不純物濃度、膜厚により決定される。

以後（Ｉｆ）の層を通過層と呼ぶ。　　、次に第５図（
ａ’）の状態に加えて、ソース電位に対し、正のドレイ
ン電圧ＶＤを加えた場合〔第５図（ｂ）〕と負のドレイ
ン電圧ＶＤを加えた場合〔第５図（Ｃ）〕のエネルギー
バンド図を示す。二次元状担体１５と（ＩＩＩ）の半導
体中の自由電子キャリアとは、拡散、ドリフト、トンネ
ルの効果で、ソース・ドレイン間に電流として取り出せ
る。以上三つの効果のうち、どれが支配的になるかは、
主に、（ｎ）の半導体層のアクセプタ濃度と膜厚により
決まる。

次に、負のゲート電位ｖＯを加えて、二次元状担体を消
滅させた場合のエネルギーバンド図を第６図に示す。こ
の場合には、ドレイン電圧■。を加えても、実質的に電
流は流れない（但し、大きいＶＤを加えた時のブレイク
ダウン電流は別である）。

このトランジスタが、多くの電流がとれることを、選択
ドープヘテロ接合型ＦＥＴの場合と比べて概略的に説明
する。ゲート長をＬｇ、二次元状担体の厚みをａとすれ
ば、Ｌ　ｇ　／　ａ倍だけ多く電流をとれる。ａを１０
０人と見積れば、Ｌｇは１μｍ程度であるので約１００
位の電流を取ることができる。

、一方、バイポーラトランジスタと比べた場合の大きな
長所は、ｐ型半導体層１７の膜厚は、二次元状担体の厚
みａより大きければ、トランジスタ動作をする点で、ベ
ース層の層厚にかかる制限が大幅に緩和される。　　、
。

このトランジスタの記号を第７図（ａ）に示す６３０は
ゲート電極端子、２９はソース電極端子、３１はドレイ
ン電極端子である。第５図、第６図で説明したトランジ
スタ動作は、第７図（ｂ）のソース電極接地の場合であ
る。第７図（ｃ）の様にドレイン電極を接続して作るこ
とも当然可能である。

以上の本発明トランジスタ動作の説明では、ヘテロ接合
界面に蓄積する二次元状担体は電子であった。本発明の
トランジスタは、ヘテロ接合の材料を選ぶことで、二次
元状の正孔を利用して、本発明のトランジスタを作成す
ることも可能である。

第８図に、ｐ型Ｇ　ａ　Ａ　ｓ　１−ｘ　Ｐ　ｘ層７２
とｎ型Ｇ　ａ　Ａ　ｓ層７７及びｐ型Ａ　Ｑ　ｙ　Ｇ　
ａ　ｉ−ｙ　Ａ　８層７８からなる三層構造で、Ｇ　ａ
　Ａ　８ｘ−ｘＰｘにゲート電極３０をショットキー接
合を配している場合のエネルギーバンド図を示している
。ソース・ドレイン電極が、ｎ型半導体ではなく、ｐｆ
Ｍ半導体に対してとられている点は異なるが、二次元状
正孔を用いて、本発明のトランジスタを作ることができ
る。

〔発明の実施例〕

以下、本発明の実施例を通して、更に詳しく本発明を説
明する。

実施例１第９図（ａ）〜（ｄ）に二次元電子ガスを用いた場合の
主要工程を示す。

半絶縁性Ｇ　ａ　Ａ　ｓ基板１０に半絶縁性Ａｆｆｉｙ
Ｇａｔ−ｙＡ８　　（ｘ〜０．３）層９０を２０００人
成長サレタす厚す５０００人ノＳ　ｘ　Ｏを膜４０をＣ
ＶＤ法を用いて蒸着させ、ドレイン領域形成のために選
択的な化学エツチングをする。このＳｉＯ□膜をマスク
としてＳｉイオンビーム４５を、１００ｋＶの加速電圧
で、２　Ｘ　１０”ａｔのドーズ量でイオン注入し、不
純物領域１８を形成した。この場合、加速電圧としては
２０ｋＶから１５０ｋＶの範囲で、又、ドーズ量は０．
５　Ｘ　１０”ａ＃から５×１０”ｔｉの範囲でイオン
注入を行なっている。

Ｓ１０□膜を全体に５０００人ＣＶＤ法で蒸着させ、８
２０℃３０分間のアニールを行ない注入Ｓｉ原子を活性
化した［第９図（ａ）］。

次に、Ｓ　ｉ　Ｏ，膜を化学エツチングで取り除いた後
、分子線エピタキシー（ＭＢＥ）法を用いて、１０−”
　ｔｏｒｒの真空中で、基板温度６８０℃で、Ｇａ・Ａ
ｓ層１７を４００人成長させた。その時、Ｚ　ｎ原子を
アクセプタとしてドーピングし３×１０１７ａ１−”の
アクセプタ濃度を得た。

次に、Ａ　ＱｘＧ　ａｉ−ｍＡ　ｓ　（ｘ〜０．３）層
１２を５００人成長させた。この時、Ｓｉ原子をドナー
としてドーピングし、Ｉ　Ｘ　１０１″ａ１−３のドナ
ー濃度を得た。

次に、ドレイン領域１８にドレイン電極を設置するため
の、Ａ　Ｑ　＊Ｇ　ａ　１−ｘＡ　ｓ層１２とＰ型Ｇ　
ａ　Ａ　ｓ層１７の選択的なエツチングを行ない、ドレ
イン領域１８層の一部分を露出させた（第９図（ｂ））
。

次ニ３０００人ノＳ　ｉＯｚ　３３をＣＶＤ法により蒸
着させ°、Ｓｉｎ、を選択的に化学エツチングすること
によりソース・ドレイン電極用の窓明けを行なった。そ
の後、ソース・ドレイン金属（Ａ　ｕ　Ｇ　ｓ（１００
０人）　−Ｎ　ｉ　（２０００人）　−Ａ　ｕ　（１１
００人）〕　を蒸着させた（第９゛図（Ｃ））。その後
４５０℃３分間のアロイを行なった。２９がソース電極
、３１がドレイン電極である。。

ここで、ソース電極とドレイン領域１８とがＡ　ｕ　Ｇ
　ｅの拡散によってショートしないことが重要である。

今の場合、第９図（ｄ）に示す、ソース領域とドレイン
領域の最近接間距離ＬＭＤは約１μｍであった。次に、
ドレイン領域°１８の真上の領域のＳｉＯ，を取り去り
、Ｔ　ｉ　（１０００人）−Ｐｔ（２００人）　−Ａ　
ｕ　（１０００人）を蒸着し、ゲート電極３０とした。

今の場合、ソース電極２９とゲート電極３０との間隙部
分３３のヘテロ接合界面には、二次元状電子ガスが存在
しており、この二次元電子ガスとソース電極２９はオー
ミック接触をしている。

本実施例の場合、半絶縁性ＧａＡｓ基板を使ったことに
より、ソース・ドレイン間の距離ＬａＤに加わる制限は
弱くなり、又ｐ型領域１７も濃度も１０”ａｍ−３程度
まで低くすることができる。

本実施例では、Ｐ型領域１７が４００人と薄いために、
１０００人のベース層厚をもつ、同程度のディメンジョ
ンをもつバイポーラトランジスタの４倍程度の高速性を
得た。

実施例２半絶縁性ＡＱｙＧａｘ−ｙＡｓ層９０の代りに、Ｚｎを
５×１０″７エー３の濃度としてもつｐ型Ａ　Ｑ　ｙ　
Ｇ　ａ　１−　ｙ　Ａ　８層５０上に本発明のトランジ
スタを実施した場合を第１０図に示す。

半導体基板５０上にｎ１型領域１８を形成するには、実
施例１と同様にイオン注入法を用いても良いが、ドレイ
ン領域１８上にエピタキシャル成長する結晶性を良くす
るために、Ｓｉ原子の熱拡散を用いてもよい。

これは主に、イオン注入法で１８層を形成するとアニー
ル後の結晶性が悪くなる場合もあるからである。

ｐ型ドーパントとしてはＺｎの他にＢｅなども可能であ
る。

尚、埋込み層１８のｎ型ドーパントとしてはできるだけ
拡散係数の小さいｎ型ドーパントが望ましい。ｐ型の基
板５０を用いる場合にはトランジスタ動作のマージンを
大きくとるために、ソース領域とドレイン領域１８から
伸びる空乏層が重ならなくすることが重要である。

実施例３Ｅ型トランジスタとＤ型トランジスタを同一基板に作り
分ける場合の主要工程の例を第１１図に示す。実施例１
と同様の厚みと不純物濃度でドレイン領域１８．１８’
　、及びｐ型Ｇ　ａ　Ａ　ｓ層１７、ｎ型Ａ　Ｑ　ＸＧ
　ａ　１−ｘＡ　ｓ層１２を形成しておき、Ｅ型トラン
ジスタのゲート電極が設置される部分に、約２μｍのフ
ォトレジスト４９に選択的に窓明けを行ない、Ｂｅイオ
ン４６を加速電圧３０ｋＶドーズ量Ｉ　Ｘ　１０”’０
１１−”の条件でイオン注入した（第１１図（ａ））。

フォトレジストを除去後、３０００人のＳｉｎ、膜をプ
ラズマＣＶＤ法により蒸着させ、８００℃３０分のアニ
ールを行ないＢｅ原子を活性化した。この後、実施例１
と同様の工程を経て、ドレイン電極３１．３１’　、ソ
ース電極２９、ゲート電極３０．３０’　を形成した〔
第１１図（ｂ）〕。Ｅ型トシトランジス３０’、Ｄ型ト
ランジスタが３０を各々ゲート電極に持つ部分である。

閾値電位の調整は、ドレイン領域１゛８゜１８′の不純
物濃度の調整によっても達成できる。

即ち、イオン注入の例では打ち込みエネルギーとドーズ
量を変えることで閾値も変動する。

実施例４Ｅ型トランジスタとＤ型トランジスタを同一基板に作り
分ける場合の実施例を第１２図（ａ）。

（ｂ）に示す。

実施例１と同様に、半絶縁性ＧａＡｓ基板１０上に半絶
縁性Ａ　（ｔ　ｙ　Ｇ　ａ　ｔ−ｙ　Ａ　ｓ層９０（ｙ
−０，３）を形成しドレイン領域１８．１８’　を形成
する。

次にＧｅを５　Ｘ　１０”（！ｌ−”のアクセプタ濃度
としてもつ５００人のＧａＡｓ層１７′をＭＢＥ法で形
成した。次にＳｉを７　Ｘ　１０”ｃｍ−’濃度で含む
ＡＱｘＧａｔ−ｘＡｓ（ｘ〜０．３）層１２′を４００
人だけ成長させ、Ｓｉを１０”Ｑｌ−”を含むＧ　ａ　
Ａ　ｓ層３４を２００人成長させた（第１２図（ａ））
。

次に、ｃＣＱ、Ｆ、とＨｅの混合ガスを用いて、Ｅ型ト
ランジスタのゲート電極部のＧ　ａ　Ａ　ｓ層３４を選
択的にエツチングや取り去りその後ゲート電極３０．３
０’　を形成した。ソース２９、ドレイン３１．３１’
の電極を形成する工程は実施例１と同様である（第１２
図（ｂ））。

実施例５第１３図（ａ）、（ｂ）、’（ｃ）に自己整合型の本発
明の実施例をＥ型とＤ型と同一基板上に作成する工程例
を示す。

実施例１と同様に、半絶縁性Ｇ　ａ　Ａ　ｓ基板１０上
に半絶縁性ＡＱｙＧａ１−ｙＡｓ（ｙ〜０．３）９０を
形成しＳｉのイオン注入法を用いて、ｎ＋型型半体体層
１８１８’　を形成する。アニール後、Ｚｎを５　Ｘ　
１０”ａｎ−”のアクセプタ不純物濃度としてもつｐ型
Ｇ　ａ　Ａ　ｓ層１７“を１０００人だけ、有機金属熱
分解法［ＯＭ−ＶＰＥ法］を用いて成長させた。

即ち、（ＣＨ，）３ＧａとＡ　ｓ　Ｈ，のＶ／ｍ比を１
５にして、基板温度７００℃で結晶成長させた。ｐ型ド
ーパントとしてはジメチル亜鉛（ＣＨａ　）２Ｚ　ｎを
用いた。

次にＳｉを５Ｘ１０１７■−３ドープしたＡ　Ｑ　ｘ　
Ｇ　ａ　ｘ−ｘ　Ａ　８　（Ｘ　〜０　、３　）層１２
′を６００人だけ、ＡｓＨ３，（ＣＨ３）、Ｇａ、（Ｃ
Ｈ，）３ＡＱを用い、ＯＭ−ＶＰＥ法で結晶成長させた
。ドナーＳｉをドープするためにＳｉＨ４ガスを用いた
。次にＤ型トランジスタを作るために、約１．５μｍの
フォトレジスト４９を用い、選択的な窓明けを行なった
。

図では、Ｄ型ゲート電極が形成される部分に、フォトレ
ジストの窓が開いている。このフォトレジストをマスク
としてＳｉイオン４７′をイオン注入する。打ち込み条
件は、３０ｋＶの加速電圧で、ドーズ量Ｉ　Ｘ　１０”
（！１１−”であった（第１３図（ａ））。

イオン種としては、Ｓｉより重いＴｅ、Ｓｅ等を用いる
こともある。

ＣＶＤ５ｉＯ，膜を３０００人被着０て、７５０℃２０
分間のアニールを行なった後、ドレイン電極を形成する
ために、選択的にｎ型のＡρｘＧａｔ−ｘＡｓ層１２’
、Ｐ型Ｇ　ａ　Ａ　ｇ層１７′を化学エツチングした（
第１３図（ｂ））。次にＷシリサイドを３０００人だけ
１０−’ｔｏｒｒの真空蒸着装置を用いて全面に被着し
、ゲート領域３０．３０’　を形成した。次にこのゲー
ト電極をマスクとして”Ｓｉイオン４７をイオン注入し
た。

打ち込み条件は加速電圧５０ｋＶ、ドーズ量ＩＸ　１０
”Ｑｌｌ−”であった。

次に、３０００人のＳｉＯ□をＣＶＤ法により全面に被
着して、８００℃３０分間のアニールを行なった。次に
電極間の分離のためのＳｉｎ、層３３を残して、ソース
電極２９とドレイン電極３１　、３１’をＡｕＧｅ（１
２００人）−Ｎｉ（１５０人）−Ａｕ（１５００人）を
用いて形成した〔第１３図（Ｃ）〕。

今の例では、ゲート電極３０をもつトランジスタはＥ型
、ゲート電極３０′をもつトランジスタはＤ型である。

本実施例では、Ｄ型トランジスタを、イオン注入法で作
るところに特徴がある。

又、第１３図（ｂ）で示した様に、ソース電極を、形成
するためにゲート電極をマスクにしてイオン注入した理
由は、ゲート電極３０．３０’下のヘテロ界面での二次
元状電子ガス層とオーミック接触をとるためである。

又、Ｅ型トランジスタを先に形成する本実施例の場合に
は、ｎ型ＡＱｘＧａｘ−ｘＡｓ層１２′は、不純物を故
意にはドープしない弱いｎ型Ａ　Ｑ　ｘ　Ｇ　ａ　１−
ｘＡｓ層を用いてもよい。

以上の実施例ではＡ’Ｑ　＊Ｇ　ａ　１−ｘＡ　ｓ　／
　ＧａＡｓのヘテロ接合を用いた場合を示した。

しかし、二次元状の電子ガスを貯蔵しうる条件をみたす
他のヘテロ接合で本発明が有効なことは言うまでもない
。

これらを例示すれば例えば、Ｉｎｐ−Ｉｎ　Ｇ　ａ　Ａ
　ｓ　Ｐ　。

Ａ　Ｑ　ｙ　Ｇａ１−ｙ　Ａｓ　　　Ａ　Ｑ　ＩＦＧａ
ｌ−ｘＡｓＨＧａＡｓ−ＡＱＧａＡｓＰ、ＩｎＰ−Ｉｎ
ＧａＡｓ、ＩｎＡｓ　−ＧａＡｓＳｂ、Ａｌ２ｘＧａｘ
−ｘＡｓ−Ｇｅ、ＧａＡｓ−Ｇｅ。

ＣｄＴｅ−ＩｎＳｂ、Ｇａ５ｂ−ＩｎＡｓ等である。

実施例６二次元状正孔を担体として用いた場合の実施例を第１４
図（ａ）、（ｂ）、（ｃ）に示す。半絶縁性Ｇ　ａ　Ａ
　ｓ基板１０上に半絶縁性ＡＭ、Ｇａｔ−、Ａｓ層９０
を５００人形成しドレイン領域７８を形成するための４
０００人のＳｉ０．４０を用い、選択的に窓明けを行な
い、Ｚｎの熱拡散を用いて、ドレイン領域７８を形成し
た、Ｚｎの熱拡散は拡散線Ａ　ｓ　Ｈ２ｎをアンプル中
に入れ、アンプルを真空封止した。真空度はＩ　Ｘ　１
０−’Ｔｏｒｒである。その後、拡散温度６５０℃、拡
散時間３０分の条件で拡散に行なった。その後、ウェハ
をアンプルから取り出し、ウェハを洗浄した。次に、Ｓ
ｉを５Ｘ１０１７ａｎ　”　”の濃度で含むＧ　ａ　Ａ
　ｓ層７７をＭＢＥ法を用いて８００人結晶成長させた
。次にＺｎを１×１０”ａｎ−’含む、Ｇ　ａ　ＰｘＡ
　Ｓｌ−ｘ層７２を６００ＡＭＢＥ法で結晶成長させた
。次にドレイン金属をｐ型Ｇ　ａ　Ａ　ｓ層７８に接続
するための化学エツチングを行なった（第１４図（ａ）
）。次にソース・ドレイン金属としてＡｕ−Ｚｎ　（９
９：　］、）を１５００人を用い、５００℃１０分間の
アロイを行ないソース電極８９とドレイン電極９１を形
成した。

次にＭ　ｏ　（１０００人）　−Ａ　Ｑ　（２０００人
）を用いてゲート電極３０を形成した。

５ｉＯ２３３は電極間の分離のためのスペーサ層である
。ヘテロ接合界面に生じる二次元状正孔７５．７５’　
を形成するヘテロ接合としては、ＧａＰｘＡｓｔ−ｘの
代りにＧｅを用いてもよい。即ち、本発明の主要な点は
、ヘテロ接合界面に二次元状の正孔を貯蓄しうろことが
重要な点であり、ＧａＰｘＡｓｘ−ｘ／ＧａＡｓ、Ｇｅ
／ＧａＡｓ系以外のヘテロ接合でも、二次元状正孔を蓄
積できれば、本発明のトランジスタを構成できる。

以上実施例１〜６では、素子間分離はメサエッチングで
行なった。エツチング深さは１５００人〜２０００人程
度でありプレーナー化には支障ない。もちろん酸素原子
などのインプラを用いて素子間分離を行なうこともでき
る。

以上本発明をまとめると次の様になる。

本発明の重要な点は、ヘテロ接合界面に蓄積する二次元
状電子、あるいは、正孔をヘテロ接合界面に垂直方向に
流すことで、電流を多くとることのできるトランジスタ
を提供する点にある。

〔発明の効果〕

本発明の効果をまとめると次の様に言うことができる。

（１）ヘテロ接合界面に発生する二次元状担体を界面に
対して垂直方向に電流として取り出すため、従来の選択
ドープヘテロ接合Ｆ　Ｅ　Ｔ、に比べて、同じ程度のデ
ィメンジョンの場合で比べると。

二次元状担体の厚みをａ、ゲート長Ｌｇとしたときに、
約Ｌ　ｇ　／　ａ倍の電流を取り出すことができる。Ｌ
ｇ＝１μｍの場合には約２０倍の電流を得ることができ
た。

（２）二次元状担体が垂直方向に通過するときの通過層
を、二次元状担体の厚み程度まで、原理的には薄くでき
るので、同一面積のバイポーラトランジスタに比べて４
〜１００倍の高性能を取り出すことができる。

（３）バイポーラトランジスタの場合と異なりアイソレ
ーション領域を確保する必要がないので、選択ドープヘ
テロ接合型ＦＥＴと同様の高集積が可能である。

（４）半絶縁性の第３の半導体基板に、ｎ型あるいは、
ｐ型の第３の半導体層を選択的に形成すると、ソース領
域とドレイン領域の両方から伸びる空乏層が重ならない
ことが、トランジスタ設計上のマージンを決めるという
制約を小さくする効果がある。

【図面の簡単な説明】

第１図、第２図は各々従来型ＦＥＴのエネルギーバンド
図と断面構造図、第３図、第４図は各々本発明のトラン
ジスタの断面図とゲート電極下のエネルギーバンド図、
第５．第６図は、外部電位印加時のエネルギーバンド図
、第７図は本発明トランジスタの記号を説明する図、第
８図は二次元状正孔を用いた場合の本発明トランジスタ
に係るエネルギーバンド図、第９．１０，１１，１２゜
１３図は二次元状電子ガスを用いた場合の本発明トラン
ジスタの作成工程を示す装置の断面図、第１４図は二次
元状正孔を用いた場合の装置の断面図である。１５．１５’二次元状電子ガス、１７．１７’　。１７’・　ｐ型Ｇ　ａ　Ａ　ｓ層、１２．１２’　、１
２’　・・・ｎ型Ａ　Ｑ　ｘＧ　ａ　１−ｘＡ　ｔｓ層
、１８．１８’−ｎ”型ＡＱＧａＡｓ層ドレイン領域、
２９・・・ソース電極、３１．３１’　・・・ドレイン
電極、３０．３０’・・・ゲート電極、１６・・・イオ
ン化ドナーイオン、７２・・・Ｐ型ＧａＰｘＡ　５ｚ−
ｘ、７７　＝　ｎ型ＧａＡｓ、７８−・・ＰＩ型Ｇａ　
Ａ　ｓ層、７５・・・二次元状正孔ガス、１０・・・半
絶縁性Ｇ　ａ　Ａ　ｓ基板、４６・・・アクセプタイオ
ン、４５．４７．４７’・・・ドナーイオン、９０・・
・半絶縁性ＡＱｙＧａｔ−ｙＡｓ、１０−・・半絶縁性
ＧａＡａ基第　　１　図不　２　圀 ■　３　図不　４　図第　５　図鳶　　６　　図第７図冨　３　図罵　ｑ　図茅！１図第　ＩＺ　　図 ”ｆ３１ａ　　　口 ′ｆＪ７４　　口４θ

Claims

【特許請求の範囲】

１．第１の半導体層と第２の半導体層とがヘテロ接合を
形成して配され、第２の半導体層と第３の半導体がヘテ
ロ接合して配される三層構造において、第１あるいは、
第２の半導体と電子的に接続され、即ち、前記第１と第
２の半導体のヘテロ接合界面近傍に生じる二次元状担体
と接続された電極と、この二次元状担体とは絶縁されて
第２と第３の半導体のヘテロ接合界面層に生じる二次元
状担体と電子的に接続された電極を有し、前記第１と第
２のヘテロ接合界面の二次元状担体の制御手段を第１の
半導体層に接続された電極という形で有することを特徴
とする半導体装置。
２．特許請求の範囲第１項記載の半導体装置において、
第１および第３の半導体層の電子親和力が第２の半導体
層の電子親和力よりも小さくなつていることを特徴とす
る半導体装置。
３．特許請求の範囲第２項記載の半導体装置において、
第１の半導体層がｎ型もしくは、故意には不純物をドー
プしない（１０＾１＾５ｃｍ＾−＾３の濃度以下）半導
体層で、第２の半導体層がｐ型かもしくは、故意には不
純物をドープしない（１０＾１＾５ｃｍ＾−＾３の濃度
以下）半導体層で、第３の半導体層がｎ型であることを
特徴とする半導体装置。
４．特許請求の範囲第１項記載の半導体装置において、
第１および第３の半導体層において電子親和力とバンド
ギャップの和が、第２の半導体の電子親和力とバンドギ
ャップの和より大きくなつていることを特徴とする半導
体装置。
５．特許請求の範囲第４項記載の半導体装置において、
第１の半導体層がｐ型かあるいは故意には不純物をドー
プされず、第２の半導体がｎ型かあるいは故意にはドー
プせず、第３の半導体層がｐ型であることを特徴とする
半導体装置。
６．特許請求の範囲第１項〜第４項のいずれかに記載の
半導体装置において、第１と第２の半導体のヘテロ界面
に生じる二次元状担体に接続する電極と、第３の半導体
層に接続する電極との間で、二次元状担体をヘテロ接合
界面に対し垂直方向に電流として取り出し、二次元状担
体を第１の半導体層に接続する電極を通して二次元状担
体を制御することを特徴とする半導体装置。
７．特許請求の範囲第１項〜第６項のいずれかに記載の
半導体装置において、第３の半導体層を半絶縁性基板に
選択的に形成することを特徴とする半導体装置。
８．特許請求の範囲第１項〜第６項のいずれかに記載の
半導体装置において、第３の半導体層を第２の半導体層
と同じ伝導型の半導体基板中に選択的に形成することを
特徴とする半導体装置。