JPH024140B2 - - Google Patents
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- JPH024140B2 JPH024140B2 JP55152088A JP15208880A JPH024140B2 JP H024140 B2 JPH024140 B2 JP H024140B2 JP 55152088 A JP55152088 A JP 55152088A JP 15208880 A JP15208880 A JP 15208880A JP H024140 B2 JPH024140 B2 JP H024140B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
Description
【発明の詳細な説明】
本発明は、高速スイツチング特性の極めて優れ
た電界効果トランジスタに関する。このトランジ
スタを集積化した素子は、たとえば超高速コンピ
ユーター用の論理素子等に適するものである。
た電界効果トランジスタに関する。このトランジ
スタを集積化した素子は、たとえば超高速コンピ
ユーター用の論理素子等に適するものである。
本素子の基礎となる技術思想には、半導体中の
電子が受ける散乱すなわち、不純物散乱と、格子
散乱を減少することにより、電子の移動度（μ）
を大きくできることを利用している。まず選択的
ドーピング法すなわち電子供与体となる不純物を
ドーピングする層と、電子を走らせる層とを分離
することで十分な電子密度を保ちつつ、不純物散
乱を最小にすることができる。さらに、素子を冷
却することで、格子散乱を減少することができ
る。GaAsを電子を走らせるチヤンネルとした場
合、自分自身で、電子供与体を含むｎ―GaAs
（ｎ〓１×1018個／cm3）では、μ＝3000cm2V-1S-1
（300k）であるのに対し、選択ドーピングを行な
い77kに冷却したアンドープのGaAsではμ〓
40000cm2V-1S-1が観測されている。これまでにこ
の大きな電子移動度を利用した高速スイツチング
素子が提案されている。たとえば、T.Mimura他
Japanese Journal of Applied Physics第19巻
L225頁、1980年である。
電子が受ける散乱すなわち、不純物散乱と、格子
散乱を減少することにより、電子の移動度（μ）
を大きくできることを利用している。まず選択的
ドーピング法すなわち電子供与体となる不純物を
ドーピングする層と、電子を走らせる層とを分離
することで十分な電子密度を保ちつつ、不純物散
乱を最小にすることができる。さらに、素子を冷
却することで、格子散乱を減少することができ
る。GaAsを電子を走らせるチヤンネルとした場
合、自分自身で、電子供与体を含むｎ―GaAs
（ｎ〓１×1018個／cm3）では、μ＝3000cm2V-1S-1
（300k）であるのに対し、選択ドーピングを行な
い77kに冷却したアンドープのGaAsではμ〓
40000cm2V-1S-1が観測されている。これまでにこ
の大きな電子移動度を利用した高速スイツチング
素子が提案されている。たとえば、T.Mimura他
Japanese Journal of Applied Physics第19巻
L225頁、1980年である。
第１図は本発明の基礎となつた半導体装置の装
置断面図である。図において１はGaAs半絶縁性
基板、２は、電子供与体等の不純物を含まない
GaAs層、４は、ｎ型（ｎ＝２×1018個／cm3）に
不純物をドーピングしたGa0.7Al0.3As層、５，
６，７は、それぞれソース、ゲート、ドレイン電
極である。
置断面図である。図において１はGaAs半絶縁性
基板、２は、電子供与体等の不純物を含まない
GaAs層、４は、ｎ型（ｎ＝２×1018個／cm3）に
不純物をドーピングしたGa0.7Al0.3As層、５，
６，７は、それぞれソース、ゲート、ドレイン電
極である。
３は、ｎ−Ga0.7Al0.3As層からGaAs層２へ供
給された電子である。ソース・ドレイン間を流れ
る電流は、この電子の移動による。この電流につ
いて以下で説明する。
給された電子である。ソース・ドレイン間を流れ
る電流は、この電子の移動による。この電流につ
いて以下で説明する。
第２図は、層２と、層４との界面における伝導
帯のポテンシヤル分布を表わし、ヘテロ構造によ
る伝導帯１１のくぼみ１２が生じている。フエル
ミレベル９より下の部分に電子が蓄積され、２次
元伝導を行なう。この時、不純物散乱と、格子散
乱の影響がないため、電子の移動度（μ）が大き
くなることは、前に述べた。この２次元伝導を行
なう電子を、ゲート６に負の電圧をかけ、抑制す
ることで、高速の電流スイツチングが行なえる。
第１図に示す様に、ゲートに負の電圧を印加する
と空乏層８が、Ga0.7Al0.3As層４を抜け、GaAs
層２までのび電子３は、基板側に押しさげられ
る。
帯のポテンシヤル分布を表わし、ヘテロ構造によ
る伝導帯１１のくぼみ１２が生じている。フエル
ミレベル９より下の部分に電子が蓄積され、２次
元伝導を行なう。この時、不純物散乱と、格子散
乱の影響がないため、電子の移動度（μ）が大き
くなることは、前に述べた。この２次元伝導を行
なう電子を、ゲート６に負の電圧をかけ、抑制す
ることで、高速の電流スイツチングが行なえる。
第１図に示す様に、ゲートに負の電圧を印加する
と空乏層８が、Ga0.7Al0.3As層４を抜け、GaAs
層２までのび電子３は、基板側に押しさげられ
る。
このときの電流経路は、第３図に示した様にな
つている。ゲート印加電圧は、−0.4Vである。
GaAs層２の中の電流の経路１４は、全電流を10
等分して表現してある。電流はゲートのない領域
では、Ga0.7Al0.3As層と、GaAs層の界面のポテ
ンシヤルのくぼみ１２にそつて非常に狭い領域を
流れるが、ゲート電圧により、空乏層がのびてい
るところでは、電流経路が、基板側に広がつてい
る。電流の抑制が悪いことがわかる。
つている。ゲート印加電圧は、−0.4Vである。
GaAs層２の中の電流の経路１４は、全電流を10
等分して表現してある。電流はゲートのない領域
では、Ga0.7Al0.3As層と、GaAs層の界面のポテ
ンシヤルのくぼみ１２にそつて非常に狭い領域を
流れるが、ゲート電圧により、空乏層がのびてい
るところでは、電流経路が、基板側に広がつてい
る。電流の抑制が悪いことがわかる。
作製した素子におけるドレイン・ソース間電流
IDSと、ゲート印加電圧VGとの関係は、第４図の
曲線３０に示す如くであり、ゲート電圧を増加し
ても、電流が絞りきれない。これは、論理回路を
形成する時に、論理振幅がとれず、問題となる。
ゲート印加電圧が、−1.2Vより先の電流のもれ
は、前述した電流経路の半絶縁性基板側へのまが
りにより、ピンチオフが効果的になされないこと
に帰因する。
IDSと、ゲート印加電圧VGとの関係は、第４図の
曲線３０に示す如くであり、ゲート電圧を増加し
ても、電流が絞りきれない。これは、論理回路を
形成する時に、論理振幅がとれず、問題となる。
ゲート印加電圧が、−1.2Vより先の電流のもれ
は、前述した電流経路の半絶縁性基板側へのまが
りにより、ピンチオフが効果的になされないこと
に帰因する。
ピンチオフを効果的に行なう方法の一つとし
て、アンドープGaAs層２の厚みを数100Åまで
薄くすることが考えられるが、これは、次の３点
から好ましくない。(1) GaAs層中の電子が、半
絶縁性基板内に入ることで、電流の総量が減少す
る。(2) 半絶縁性基板の性質、特に電子の移動度
の影響を受け易い。(3) 基板の直上に、厚さ数
100Åの能動層を作る必要があり、結晶成長上難
しい。
て、アンドープGaAs層２の厚みを数100Åまで
薄くすることが考えられるが、これは、次の３点
から好ましくない。(1) GaAs層中の電子が、半
絶縁性基板内に入ることで、電流の総量が減少す
る。(2) 半絶縁性基板の性質、特に電子の移動度
の影響を受け易い。(3) 基板の直上に、厚さ数
100Åの能動層を作る必要があり、結晶成長上難
しい。
本発明は電子のチヤネルを構成する層にダブ
ル・ヘテロ接合を有せしめることによつて、上記
の問題点を解決したものである。
ル・ヘテロ接合を有せしめることによつて、上記
の問題点を解決したものである。
第５図は本発明のトランジスタの基本構造を示
す断面図である。
す断面図である。
１は半導体基板である。一般には半絶縁性のも
のを用いるが、第１の半導体層１５が半絶縁性の
場合は必ずしも半絶縁性でなくとも良い。第１の
半導体層（禁止帯幅Eg1）１５は、この上部に形
成される第２の半導体層２とはヘテロ接合を形成
する如く選択される。GaAs―GaAlAs系材料を
例にとれば第１の半導体層はGaAlAsでｐ型或い
は半絶縁性のものが用いられる。この層の厚さは
トンネル効果が生じなければ良く、実用上200Å
以上となす。余り厚いと結晶性に難点が生ずるの
で、一般に1μｍ程度以下となしている。
のを用いるが、第１の半導体層１５が半絶縁性の
場合は必ずしも半絶縁性でなくとも良い。第１の
半導体層（禁止帯幅Eg1）１５は、この上部に形
成される第２の半導体層２とはヘテロ接合を形成
する如く選択される。GaAs―GaAlAs系材料を
例にとれば第１の半導体層はGaAlAsでｐ型或い
は半絶縁性のものが用いられる。この層の厚さは
トンネル効果が生じなければ良く、実用上200Å
以上となす。余り厚いと結晶性に難点が生ずるの
で、一般に1μｍ程度以下となしている。
第１の半導体層１５上に第２の半導体層２（禁
止帯幅Eg2）が形成され、この層は従来の素子と
して例示した第１図における半導体層２と同種の
働きを行なう層である。GaAs―GaAlAs系材料
の例ではノン・ドープ、或いはp-型となされる。
第１の半導体層より若干不純物濃度を小ならしめ
ている。
止帯幅Eg2）が形成され、この層は従来の素子と
して例示した第１図における半導体層２と同種の
働きを行なう層である。GaAs―GaAlAs系材料
の例ではノン・ドープ、或いはp-型となされる。
第１の半導体層より若干不純物濃度を小ならしめ
ている。
第２の半導体層２上に第３の半導体層（禁止帯
幅Eg3）４が形成される。この第３の半導体層４
はｎ型となされている。
幅Eg3）４が形成される。この第３の半導体層４
はｎ型となされている。
第５図に図示した５，６，７は第１図に示した
ものと同様で、各々ソース電極、ゲート電極、ド
レイン電極を示す。又、８も第１図に示したもの
と同様にゲート電極６に負の電圧を印加した場合
の空乏層を示す。
ものと同様で、各々ソース電極、ゲート電極、ド
レイン電極を示す。又、８も第１図に示したもの
と同様にゲート電極６に負の電圧を印加した場合
の空乏層を示す。
なお、GaAs、GaAlAs系への不純物としては
ドナーとしてはSi，Sn，Te，Ge（As―richの場
合）から選ばれた少なくとも一者、アクセプター
としてはBe，Mg，Mn，Ge（Ga―richの場合）
から選ばれた少なくとも一者等を一般に用いる。
ドナーとしてはSi，Sn，Te，Ge（As―richの場
合）から選ばれた少なくとも一者、アクセプター
としてはBe，Mg，Mn，Ge（Ga―richの場合）
から選ばれた少なくとも一者等を一般に用いる。
従来の素子との違いは、半絶縁性基板１と、
p-―GaAs層２との間に半絶縁性又はｐ型の第１
の半導体層１５を設けている点である。本素子の
バンド構造を第６図に示す。この構造はたとえば
第１の半導体層１５としてp-―Ga0.7Al0.3As、第
２の半導体層２としてp-―GaAs、第３の半導体
層４としてｎ―Ga0.7Al0.3Asを用いて実現でき
る。
p-―GaAs層２との間に半絶縁性又はｐ型の第１
の半導体層１５を設けている点である。本素子の
バンド構造を第６図に示す。この構造はたとえば
第１の半導体層１５としてp-―Ga0.7Al0.3As、第
２の半導体層２としてp-―GaAs、第３の半導体
層４としてｎ―Ga0.7Al0.3Asを用いて実現でき
る。
p-―Ga0.7Al0.3As層１５をp-―GaAs層２に接
合することで、伝導帯にポテンシヤルバリアー１
６ができ、ゲート電圧を印加しても電子がp-―
GaAs層から基板側へ移動しない。第５図を参照
すれば電子が基板側の半導体層１５に移動しな
い。さらに層１５は、厚さが自由であり分子線エ
ピタキシヤル法で、層２を成長する際のバツフア
層として利用できる。この構造では、p-―GaAs
層２の厚みを十分薄くしても、全体の電流は減少
せず、ピンチオフ特性の優れた素子が得られる。
合することで、伝導帯にポテンシヤルバリアー１
６ができ、ゲート電圧を印加しても電子がp-―
GaAs層から基板側へ移動しない。第５図を参照
すれば電子が基板側の半導体層１５に移動しな
い。さらに層１５は、厚さが自由であり分子線エ
ピタキシヤル法で、層２を成長する際のバツフア
層として利用できる。この構造では、p-―GaAs
層２の厚みを十分薄くしても、全体の電流は減少
せず、ピンチオフ特性の優れた素子が得られる。
以上、GaAs及びGa1-xAlxAs系のダブルヘテロ
構造の素子について説明したが、本発明は、他の
ダブルヘテロ構造を持つ化合物半導体材料（たと
えば―族化合物半導体材料）でもまつたく同
じ効果を得ることが出来る。
構造の素子について説明したが、本発明は、他の
ダブルヘテロ構造を持つ化合物半導体材料（たと
えば―族化合物半導体材料）でもまつたく同
じ効果を得ることが出来る。
第５図を参照して本発明を実施例を用いて詳細
に説明する。
に説明する。
半絶縁性のGaAs基板１を準備し、真空中で
500℃以上でベーキングし、表面の酸化物を除去
する。次いで、不活性ガス、例えばアルゴンによ
るイオン・スパツタ法でGaAs基板１の（10゜）面
の清浄な面を露出させる。この基板を分子線成長
装置内に装着し、真空度約10-11Torrに排気す
る。しかる後、GaAsとAlとを蒸着源として、前
述のGaAs基板１上にGa0.7Al0.3As結晶層１５を
成ドさせる。分子線エピタキシヤル法での成長
時、基板温度は一般に400〜620℃程度を用いる。
層１５の厚みはおおむね0.5〜1.0μｍである。こ
の場合、不純物濃度はNA〓1014〜1015cm-3程度と
し、弱いｐ型導電型としている。
500℃以上でベーキングし、表面の酸化物を除去
する。次いで、不活性ガス、例えばアルゴンによ
るイオン・スパツタ法でGaAs基板１の（10゜）面
の清浄な面を露出させる。この基板を分子線成長
装置内に装着し、真空度約10-11Torrに排気す
る。しかる後、GaAsとAlとを蒸着源として、前
述のGaAs基板１上にGa0.7Al0.3As結晶層１５を
成ドさせる。分子線エピタキシヤル法での成長
時、基板温度は一般に400〜620℃程度を用いる。
層１５の厚みはおおむね0.5〜1.0μｍである。こ
の場合、不純物濃度はNA〓1014〜1015cm-3程度と
し、弱いｐ型導電型としている。
次いで、GaAsのみを蒸発させ、不純物濃度NA
〓1014〜1015cm-3程度の弱いｐ型（勿論、アンド
ープでも良い。）となしたGaAs層２を成長させ
る。層２の厚みはおおむね0.05μｍ〜0.3μｍであ
る。層２上にAlとGaAsとを蒸着源とし、Ga0.
7Al0.3As層を厚さ0.005μｍ程度形成させ、さらに
SiとAlとGaAsとを蒸着源として、ｎ型（No〓２
×1018cm-3）のGa0.7Al0.3As層４を0.02μｍ成長す
る。最初のGa0.7Al0.3As層は界面状態の改善のた
めの挿入層である。第５図に示した如く原理的に
この層４に直接電極を形成しても良いが、実用的
観点より層４の上部に薄いn-―GaAs層を形成す
ることが多い。この層はｎ―Ga0.7Al0.3As層４が
酸化するのを防いでいる。この例ではSiをドープ
し、不純物濃度No〓２×1016cm-3で、厚さは約
0.1μｍとした。この層は単に酸化防止のために設
けるもので、余り厚くしたり、不純物濃度は増大
させないほうが良い。
〓1014〜1015cm-3程度の弱いｐ型（勿論、アンド
ープでも良い。）となしたGaAs層２を成長させ
る。層２の厚みはおおむね0.05μｍ〜0.3μｍであ
る。層２上にAlとGaAsとを蒸着源とし、Ga0.
7Al0.3As層を厚さ0.005μｍ程度形成させ、さらに
SiとAlとGaAsとを蒸着源として、ｎ型（No〓２
×1018cm-3）のGa0.7Al0.3As層４を0.02μｍ成長す
る。最初のGa0.7Al0.3As層は界面状態の改善のた
めの挿入層である。第５図に示した如く原理的に
この層４に直接電極を形成しても良いが、実用的
観点より層４の上部に薄いn-―GaAs層を形成す
ることが多い。この層はｎ―Ga0.7Al0.3As層４が
酸化するのを防いでいる。この例ではSiをドープ
し、不純物濃度No〓２×1016cm-3で、厚さは約
0.1μｍとした。この層は単に酸化防止のために設
けるもので、余り厚くしたり、不純物濃度は増大
させないほうが良い。
次いで、通常のGaAs系FETの場合と同様の方
法によつて、ソース電極５、ドレイン電極７、と
してAu―Ge―Ni合金でオーミツク電極を、一
方、ゲート電極６としてCr，Mo，Auの積層構
造を用いたシヨツトキ電極を形成する。
法によつて、ソース電極５、ドレイン電極７、と
してAu―Ge―Ni合金でオーミツク電極を、一
方、ゲート電極６としてCr，Mo，Auの積層構
造を用いたシヨツトキ電極を形成する。
多くのFET素子を各々分離する場合、たとえ
ばメサ・エツチングにより半導体層２を除去すれ
ば良い。
ばメサ・エツチングにより半導体層２を除去すれ
ば良い。
この様な構造で、ゲート長1μｍ、ゲート幅10μ
ｍのFETを製造し、液体窒素中で20GHzの変調を
可能とした。又、このFETをICとして組込んで
も同等の特性を得られる。
ｍのFETを製造し、液体窒素中で20GHzの変調を
可能とした。又、このFETをICとして組込んで
も同等の特性を得られる。
第４図の曲線３１にソース・ドレイン間電流の
ゲート印加電圧に対する依存性を示す。本発明の
FETは前述の曲線３０に示した特性に比して極
めて効果的なピンチ・オフ効果を示すことがわか
る。なお、第４図は素子温度が77〓における結果
である。
ゲート印加電圧に対する依存性を示す。本発明の
FETは前述の曲線３０に示した特性に比して極
めて効果的なピンチ・オフ効果を示すことがわか
る。なお、第４図は素子温度が77〓における結果
である。
GaAs―GaAlAs系材料以外のものでも本発明
の実施が可能なことを前に述べた。たとえば、半
絶縁性のInP基板を用いた例を説明する。
の実施が可能なことを前に述べた。たとえば、半
絶縁性のInP基板を用いた例を説明する。
基本構造は第５図と同様である。
半絶縁性InP基板１上にｎ型In0.52Al0.48As層１
５を300Å、アンドープIn0.53Ga0.47As層２を0.1μ
ｍ、およびp-型In0.52Al0.48As層４を0.5μｍに成
長させる。ゲート電極６としてAl、ソースおよ
びドレイン電極５，７としてAu―Ge―Ni合金を
用いる。この構成においてもGaAs―GaAlAs系
のFETと同様に、有効なピンチ・オフ効果を得
ることが出来る。
５を300Å、アンドープIn0.53Ga0.47As層２を0.1μ
ｍ、およびp-型In0.52Al0.48As層４を0.5μｍに成
長させる。ゲート電極６としてAl、ソースおよ
びドレイン電極５，７としてAu―Ge―Ni合金を
用いる。この構成においてもGaAs―GaAlAs系
のFETと同様に、有効なピンチ・オフ効果を得
ることが出来る。
又、本発明の基本的技術思想は種々の変形が可
能なことはいうまでもない。
能なことはいうまでもない。
次に電流増大のための一応用例を示す。
第７図は、素子の寸法を大きくすることなく、
素子電流を増加させ、かつピンチ・オフ特性の優
れた素子の例を示す断面構造図である。図中で、
５，６，７はそれぞれソース、ゲート、ドレイン
電極である。２３はオーミツク・コンタクトをと
るための半導体層へのn+打込領域であり、半絶
縁性GaAs基板１まで到達している。１７，１
９，２１は、不純物を付活していないGaAsで、
低温で高い電子移動度を持つ層である。これらの
層の各ヘテロ接合面近傍に伝導領域を生ずる。１
８，２０は、ｎ―Ga0.7Al0.3As層で、上記アンド
ープGaAs層に電子を供給する層である。
素子電流を増加させ、かつピンチ・オフ特性の優
れた素子の例を示す断面構造図である。図中で、
５，６，７はそれぞれソース、ゲート、ドレイン
電極である。２３はオーミツク・コンタクトをと
るための半導体層へのn+打込領域であり、半絶
縁性GaAs基板１まで到達している。１７，１
９，２１は、不純物を付活していないGaAsで、
低温で高い電子移動度を持つ層である。これらの
層の各ヘテロ接合面近傍に伝導領域を生ずる。１
８，２０は、ｎ―Ga0.7Al0.3As層で、上記アンド
ープGaAs層に電子を供給する層である。
ノーマリ・オフ型とし、ゲートにプラスパルス
を入力するとこの構造で、２次元伝導を生じる層
は、合計して４層存在し、１８，２０に２×1018
個／cm3のｎ型ドーピングを行なうことで、一層の
みの場合の電流値より約３倍大きい値がえられ
た。半導体層２２は、FETのカツト・オフ特性
を良くするためのGa0.7Al0.3As層で、半絶縁性か
又は、ごく絶縁型に近いｐ型（p-）とする。こ
の層は第６図に示した如きポテンシヤルバリアー
１６と同様のポテンシヤルバリアを形成し、キヤ
リアのしみ出しを防止出来る。
を入力するとこの構造で、２次元伝導を生じる層
は、合計して４層存在し、１８，２０に２×1018
個／cm3のｎ型ドーピングを行なうことで、一層の
みの場合の電流値より約３倍大きい値がえられ
た。半導体層２２は、FETのカツト・オフ特性
を良くするためのGa0.7Al0.3As層で、半絶縁性か
又は、ごく絶縁型に近いｐ型（p-）とする。こ
の層は第６図に示した如きポテンシヤルバリアー
１６と同様のポテンシヤルバリアを形成し、キヤ
リアのしみ出しを防止出来る。
第１図は従来例として示した超高速FETの断
面図、第２図はそのエネルギー・バンド図、第３
図はその電流通路をモデル化して示した図、第４
図は超高速半導体装置のソース・ドレイン間電流
のゲート電圧依存性を示す図、第５図は本発明の
超高速FETの断面図、第６図はそのエネルギ
ー・バンド図、第７図は本発明の別な実施例を示
す断面図である。 図において、１：半導体基板、２：ノンドープ
の半導体層、３：電子、４：ｎ型半導体層、５：
ソース電極、６：ゲート電極、７：ドレイン電
極、８：空乏層、１５：前記ノンドープの半導体
のバンド・ギヤツプよりバンド・ギヤツプの大
で、且ヘテロ接合を形成する半導体層、である。
面図、第２図はそのエネルギー・バンド図、第３
図はその電流通路をモデル化して示した図、第４
図は超高速半導体装置のソース・ドレイン間電流
のゲート電圧依存性を示す図、第５図は本発明の
超高速FETの断面図、第６図はそのエネルギ
ー・バンド図、第７図は本発明の別な実施例を示
す断面図である。 図において、１：半導体基板、２：ノンドープ
の半導体層、３：電子、４：ｎ型半導体層、５：
ソース電極、６：ゲート電極、７：ドレイン電
極、８：空乏層、１５：前記ノンドープの半導体
のバンド・ギヤツプよりバンド・ギヤツプの大
で、且ヘテロ接合を形成する半導体層、である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この半導体基板上に積層され
た半導体積層構造と、この半導体積層構造に配設
された１対の第１の電極と、この第１の電極の間
に配設された第２電極とを有し、上記半導体積層
構造は半絶縁性もしくはｐ型で禁止帯幅がEg1で
ある第１の半導体層と、この第１の半導体層上に
形成されアンドープ又はp-型で禁止帯幅がEg2で
ある第２の半導体層と、この第２の半導体層上に
形成されｎ型で禁止帯幅がEg3である第３の半導
体層とを少くとも有し、上記禁止帯幅が Eg2＜Eg1，Eg3 の関係を有することにより、上記第１及び第３の
半導体層は上記第２の半導体層とヘテロ接合を形
成し、上記第３の半導体層と上記第２の半導体層
とが形成する上記ヘテロ接合に近接して存在し、
上記一対の第１の電極間を移動する電子を、上記
第２の電極に印加する電圧により制御することを
特徴とする半導体装置。 ２ 特許請求の範囲第１項に記載の半導体装置に
おいて、前記第２の半導体層は複数層あり、前記
第３の半導体層は複数の前記第２の半導体層に隣
接して形成され前記第２の半導体層と前記第３の
半導体層とが交互に積層されている半導体装置。 ３ 特許請求の範囲第１項もしくは第２項に記載
の半導体装置において、前記第１の半導体層と前
記第３の半導体層はGaAlAsよりなり、前記第２
の半導体層はGaAsよりなる半導体装置。 ４ 特許請求の範囲第１項，第２項、もしくは第
３項に記載の半導体装置において、前記第１の電
極は前記半導体積層構造にイオン打込みを行うこ
とにより形成されている半導体装置。 ５ 特許請求の範囲第１項，第２項，第３項もし
くは第４項記載の半導体装置において、前記半導
体基板は半絶縁性材料よりなる半導体装置。 ６ 特許請求の範囲第１項から第５項のいずれか
に記載の半導体装置において、前記第２の半導体
層は前記第１の半導体層よりも不純物濃度が小さ
い半導体装置。 ７ 特許請求の範囲第１項もしくは第２項に記載
の半導体装置において、前記第１の半導体層と前
記第３の半導体層はInAlAsよりなり、前記第２
の半導体層はInGaAsよりなる半導体装置。 ８ 特許請求の範囲第１項から第７項のいずれか
に記載の半導体装置において、前記第１の半導体
層の層厚が200Å以上1μｍ程度以下である半導体
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55152088A JPS5776879A (en) | 1980-10-31 | 1980-10-31 | Semiconductor device |
| DE8181109124T DE3166512D1 (en) | 1980-10-31 | 1981-10-28 | Heterojunction semiconductor device |
| EP81109124A EP0051271B1 (en) | 1980-10-31 | 1981-10-28 | Heterojunction semiconductor device |
| US06/935,171 US4772925A (en) | 1980-10-31 | 1986-11-26 | High speed switching field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55152088A JPS5776879A (en) | 1980-10-31 | 1980-10-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5776879A JPS5776879A (en) | 1982-05-14 |
| JPH024140B2 true JPH024140B2 (ja) | 1990-01-26 |
Family
ID=15532779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55152088A Granted JPS5776879A (en) | 1980-10-31 | 1980-10-31 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4772925A (ja) |
| EP (1) | EP0051271B1 (ja) |
| JP (1) | JPS5776879A (ja) |
| DE (1) | DE3166512D1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4633282A (en) * | 1982-10-04 | 1986-12-30 | Rockwell International Corporation | Metal-semiconductor field-effect transistor with a partial p-type drain |
| JPS59103389A (ja) * | 1982-12-04 | 1984-06-14 | Nippon Telegr & Teleph Corp <Ntt> | 超伝導素子及びその製法 |
| JPS59228768A (ja) * | 1983-06-11 | 1984-12-22 | Agency Of Ind Science & Technol | 半導体集積回路 |
| JPH0810751B2 (ja) * | 1983-12-23 | 1996-01-31 | 株式会社日立製作所 | 半導体装置 |
| JPH07120790B2 (ja) * | 1984-06-18 | 1995-12-20 | 株式会社日立製作所 | 半導体装置 |
| US4590507A (en) * | 1984-07-31 | 1986-05-20 | At&T Bell Laboratories | Variable gap devices |
| GB2166286B (en) * | 1984-10-26 | 1988-07-20 | Stc Plc | Photo-detectors |
| JPS61131565A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
| US4652896A (en) * | 1985-06-27 | 1987-03-24 | The United States Of America As Represented By The Secretary Of The Air Force | Modulation doped GaAs/AlGaAs field effect transistor |
| EP0264932A1 (en) * | 1986-10-24 | 1988-04-27 | Sumitomo Electric Industries Limited | Field effect transistor |
| US4855797A (en) * | 1987-07-06 | 1989-08-08 | Siemens Corporate Research And Support, Inc. | Modulation doped high electron mobility transistor with n-i-p-i structure |
| US4839310A (en) * | 1988-01-27 | 1989-06-13 | Massachusetts Institute Of Technology | High mobility transistor with opposed-gates |
| US5177026A (en) * | 1989-05-29 | 1993-01-05 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a compound semiconductor MIS FET |
| US4987463A (en) * | 1989-08-28 | 1991-01-22 | Motorola, Inc. | FET having a high trap concentration interface layer |
| JP2822547B2 (ja) * | 1990-03-06 | 1998-11-11 | 富士通株式会社 | 高電子移動度トランジスタ |
| TW354411B (en) * | 1996-09-27 | 1999-03-11 | Sanyo Electric Co | Semiconductor device and its manufacturing process |
| JP4700226B2 (ja) * | 2001-05-07 | 2011-06-15 | 株式会社コーワ | 電気掃除機用吸込口の回転ロータ |
| JP3705431B2 (ja) * | 2002-03-28 | 2005-10-12 | ユーディナデバイス株式会社 | 半導体装置及びその製造方法 |
| JP4389935B2 (ja) * | 2004-09-30 | 2009-12-24 | サンケン電気株式会社 | 半導体装置 |
Citations (2)
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|---|---|---|---|---|
| JPS53126282A (en) * | 1977-04-08 | 1978-11-04 | Thomson Csf | Fet transistor |
| US4157556A (en) * | 1977-01-06 | 1979-06-05 | Varian Associates, Inc. | Heterojunction confinement field effect transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2725180A1 (de) * | 1977-06-03 | 1978-12-07 | Sollich Spezialmasch | Vorrichtung zum behandeln von kakaobutter enthaltenden massen |
| GB2012480A (en) * | 1978-01-12 | 1979-07-25 | Plessey Co Ltd | Heterostructure field effect transistors |
| US4194935A (en) * | 1978-04-24 | 1980-03-25 | Bell Telephone Laboratories, Incorporated | Method of making high mobility multilayered heterojunction devices employing modulated doping |
| CA1145482A (en) * | 1979-12-28 | 1983-04-26 | Takashi Mimura | High electron mobility single heterojunction semiconductor device |
-
1980
- 1980-10-31 JP JP55152088A patent/JPS5776879A/ja active Granted
-
1981
- 1981-10-28 DE DE8181109124T patent/DE3166512D1/de not_active Expired
- 1981-10-28 EP EP81109124A patent/EP0051271B1/en not_active Expired
-
1986
- 1986-11-26 US US06/935,171 patent/US4772925A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157556A (en) * | 1977-01-06 | 1979-06-05 | Varian Associates, Inc. | Heterojunction confinement field effect transistor |
| JPS53126282A (en) * | 1977-04-08 | 1978-11-04 | Thomson Csf | Fet transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3166512D1 (en) | 1984-11-08 |
| JPS5776879A (en) | 1982-05-14 |
| EP0051271B1 (en) | 1984-10-03 |
| US4772925A (en) | 1988-09-20 |
| EP0051271A1 (en) | 1982-05-12 |
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