JPS59228768A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59228768A JPS59228768A JP58103552A JP10355283A JPS59228768A JP S59228768 A JPS59228768 A JP S59228768A JP 58103552 A JP58103552 A JP 58103552A JP 10355283 A JP10355283 A JP 10355283A JP S59228768 A JPS59228768 A JP S59228768A
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- Japan
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- Pending
Links
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- 230000005669 field effect Effects 0.000 claims abstract description 35
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- 208000007514 Herpes zoster Diseases 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はノーマリ−オン構造の電界効果トランジスタと
、ノーマリ−オフ構造の電界効果トランジスタとを同一
半導体基板上に有する高速の半導体集積回路に関する。
、ノーマリ−オフ構造の電界効果トランジスタとを同一
半導体基板上に有する高速の半導体集積回路に関する。
（従来技術）
電界効果トランジスタを組込んだ多くの半導体集積回路
構造が従来より提案されている。これら電界効果トラン
ジスタの中で化合物半導体を用いたショットキケ゛−ト
電界効果トランジスタやｐ−ｎ接合ダート電界効果トラ
ンジスタは半絶縁性基板表面に形成された単一の導電層
（通常はｎ型導電層）の抵抗を、導電層表面に形成され
たショットキ接合又はｐ−ｎ接合の空乏層の厚みで、制
御するようになしている。そしてノーマリ−オフ構造で
はケ”−１−電圧Ｏｖの状態で、ビルトインボテそして
例えばＧａＡｓを用いた論理ＩＣでは、ノーマリ−オン
構造とノーマリ−オフ構造とを同一基板上に作シ分ける
ことが必要であシ、通常はこの作ここで、本発明の説明
に先立ち先ず第１図を参照し、ノーマリ−オン及びノー
マリ−オフ構造の電界効果トランジスタを夫々有する従
来の半導体集積回路構造につき説明する。
構造が従来より提案されている。これら電界効果トラン
ジスタの中で化合物半導体を用いたショットキケ゛−ト
電界効果トランジスタやｐ−ｎ接合ダート電界効果トラ
ンジスタは半絶縁性基板表面に形成された単一の導電層
（通常はｎ型導電層）の抵抗を、導電層表面に形成され
たショットキ接合又はｐ−ｎ接合の空乏層の厚みで、制
御するようになしている。そしてノーマリ−オフ構造で
はケ”−１−電圧Ｏｖの状態で、ビルトインボテそして
例えばＧａＡｓを用いた論理ＩＣでは、ノーマリ−オン
構造とノーマリ−オフ構造とを同一基板上に作シ分ける
ことが必要であシ、通常はこの作ここで、本発明の説明
に先立ち先ず第１図を参照し、ノーマリ−オン及びノー
マリ−オフ構造の電界効果トランジスタを夫々有する従
来の半導体集積回路構造につき説明する。
第１図に示す電界効果トランジスタは高純度のＧａＡｓ
層とｎ型ＧａＡＡＡｓ層との界面に発生する二次元電子
ガス層を導電層として用いるタイプのトランジスタであ
り、第１図（４）はノーマリ−オン構造。
層とｎ型ＧａＡＡＡｓ層との界面に発生する二次元電子
ガス層を導電層として用いるタイプのトランジスタであ
り、第１図（４）はノーマリ−オン構造。
及び第１図（Ｂ）はノーマリ−オフ構造を夫々示し、こ
れらは同一の半導体基板上に形成されている。
れらは同一の半導体基板上に形成されている。
この半導体基板ｌとして半絶縁性ＧａＡｓ基板を使用し
、この基板ｌ上に、例えばモレキュラ・ビーム・エピタ
キシ法（以下単にＭＢＥ法と称する）で、約１０００Ｈ
の厚さの高純度ＧａＡｓ層２、約１０００Ｘの厚さの高
純度Ｇａ、０ 、７Ａ０ 、３ＡＳ層３、約５００Ｘの
厚さのｎ型Ｇ ａ ｏ 、 ３ ＡＺ ｏ 、 ７Ａ
３層（この層４には約Ｉ Ｘ １０１８ｃｎ＋ ’の濃
度でシリコン（Ｓｌ）がドーピングされている）、約２
０００Ｘの厚さの高純度特開［］］Ｈ５９−２２８７６
８２） ＧａＡｓ層５を順次に堆積させて形成させている。この
電界効果トランジスタの構造では導電層６としての二次
元電子ガスはｎ型ＧａＡｔＡｓ層４と高純度ＧａＡｓ層
５の表面にケ゛−ト電極７と、ソース及びドレイン電極
８及び９を夫々形成しており、これに対し第１図（Ｂ）
に示すノーマリ−オフ構造ではこの高純度ＧａＡｓ層５
の表面の、ケ゛−ト電極ンを設けるべき箇所を例えばイ
オンミリングによって選択エツチングして凹所１０を形
成し、との凹所１０の底部と導電層６との間の距離が最
大でも約５００又となるようにし、との凹所１’０の底
部にケ゛−ト電極７を設け、ソース及びドレイン電極８
及び９をこの凹所１０外の表面上に夫々設けている。
、この基板ｌ上に、例えばモレキュラ・ビーム・エピタ
キシ法（以下単にＭＢＥ法と称する）で、約１０００Ｈ
の厚さの高純度ＧａＡｓ層２、約１０００Ｘの厚さの高
純度Ｇａ、０ 、７Ａ０ 、３ＡＳ層３、約５００Ｘの
厚さのｎ型Ｇ ａ ｏ 、 ３ ＡＺ ｏ 、 ７Ａ
３層（この層４には約Ｉ Ｘ １０１８ｃｎ＋ ’の濃
度でシリコン（Ｓｌ）がドーピングされている）、約２
０００Ｘの厚さの高純度特開［］］Ｈ５９−２２８７６
８２） ＧａＡｓ層５を順次に堆積させて形成させている。この
電界効果トランジスタの構造では導電層６としての二次
元電子ガスはｎ型ＧａＡｔＡｓ層４と高純度ＧａＡｓ層
５の表面にケ゛−ト電極７と、ソース及びドレイン電極
８及び９を夫々形成しており、これに対し第１図（Ｂ）
に示すノーマリ−オフ構造ではこの高純度ＧａＡｓ層５
の表面の、ケ゛−ト電極ンを設けるべき箇所を例えばイ
オンミリングによって選択エツチングして凹所１０を形
成し、との凹所１０の底部と導電層６との間の距離が最
大でも約５００又となるようにし、との凹所１’０の底
部にケ゛−ト電極７を設け、ソース及びドレイン電極８
及び９をこの凹所１０外の表面上に夫々設けている。
この従来の半導体集積回路における電界効果トランジス
タでは、ノーマリ−オン構造と、ノーマリ−オフ構造と
を、エッチ、ングによるエピタキシャル層の厚さ制御に
よって、作り分けているため、（イ） この電界効果ト
ランジスタの構造はエツチングにより表面に段差が形成
されるだめＩＣ化に適さないこと （ロ） エツチング深さの制御が困難であるだめ再現性
が悪いこと といった欠点がある。
タでは、ノーマリ−オン構造と、ノーマリ−オフ構造と
を、エッチ、ングによるエピタキシャル層の厚さ制御に
よって、作り分けているため、（イ） この電界効果ト
ランジスタの構造はエツチングにより表面に段差が形成
されるだめＩＣ化に適さないこと （ロ） エツチング深さの制御が困難であるだめ再現性
が悪いこと といった欠点がある。
この目的の達成を図るため、本発明における半導体集積
回路によれば、半導体基板上に夫々第−及び第二導電層
として供する二つの堆積層を、電気的分離層として作用
すべき中間層を挾んで、形成し、第一電界効果トランジ
スタのソース及びドレイン電極をこれら第−及び第二導
電層と電気的に接続し、第二電界効果トランジスタのソ
ース及びドレイン電極をこれら第−及び第二導電層のい
ずれか一方の導電層と電気的に接続することを特徴どす
る。
回路によれば、半導体基板上に夫々第−及び第二導電層
として供する二つの堆積層を、電気的分離層として作用
すべき中間層を挾んで、形成し、第一電界効果トランジ
スタのソース及びドレイン電極をこれら第−及び第二導
電層と電気的に接続し、第二電界効果トランジスタのソ
ース及びドレイン電極をこれら第−及び第二導電層のい
ずれか一方の導電層と電気的に接続することを特徴どす
る。
（実施例の説明）
以下、図面によシ本発明の実施例につき説明するＯ
尚、図中同一の構成成分については同一符号を伺して示
し、これらの成分の寸法、形状及び配置は正確に示して
おらず説明の便宜のため概略的に示しであるにすぎない
。
し、これらの成分の寸法、形状及び配置は正確に示して
おらず説明の便宜のため概略的に示しであるにすぎない
。
第２図は本発明による半導体集積回路の一実施例を示す
線図で、特に高速の化合物半導体集積回路の構造を示し
ている。この実施例では、半導体の層には１×１０１８
ｆｆｌ−３の濃度でシリコン（Ｓｌ）が゛ドーピングさ
れている）及び他方の堆積層１３と・して厚さ約５００
ｘの高純度ＧａＡｓ ＷＩを夫々堆積して形成する。こ
の場合各層の層厚はＭＢＥ法で堆積させているので原子
層のオーダ（１０Ｘ以内）で制御できる。そしてこの実
施例では、第一導電層として供する二次元電子ガス層は
中間層１２であるｎ型Ｇａ ｏ 、 ７ＡＺｏ 、 ３
Ａ ｓ層と、他方の堆積層１３である高純度ＧａＡｓ層
との間に破線１４で示すように発生すると共に、一方の
堆積層１ノである高純度ＧａＡ ｓ層と中間層１２との
間に破線１５で示すように第二導電層として供する他方
の電子ガス層が発生する。
線図で、特に高速の化合物半導体集積回路の構造を示し
ている。この実施例では、半導体の層には１×１０１８
ｆｆｌ−３の濃度でシリコン（Ｓｌ）が゛ドーピングさ
れている）及び他方の堆積層１３と・して厚さ約５００
ｘの高純度ＧａＡｓ ＷＩを夫々堆積して形成する。こ
の場合各層の層厚はＭＢＥ法で堆積させているので原子
層のオーダ（１０Ｘ以内）で制御できる。そしてこの実
施例では、第一導電層として供する二次元電子ガス層は
中間層１２であるｎ型Ｇａ ｏ 、 ７ＡＺｏ 、 ３
Ａ ｓ層と、他方の堆積層１３である高純度ＧａＡｓ層
との間に破線１４で示すように発生すると共に、一方の
堆積層１ノである高純度ＧａＡ ｓ層と中間層１２との
間に破線１５で示すように第二導電層として供する他方
の電子ガス層が発生する。
第２図（Ａ）に示す方の電界効果トランジスタはノーマ
リ−オフ構造の第二電界効果トランジスタであり、第２
図（Ｂ）に示す方はノーマリ−オン構造の、第一電界効
果トランジスタである。この第二電界効果トランジスタ
では工ぼタキンヤル唯ＭＮ１．３の表面にケ゛−１・電
極７と、ソース及びドレイン電極８及び９を夫々直接形
成している。そして中間７７Ｋ）ではこの中間層１２は
ほぼ絶縁状態となり、従って使用時には上下に存在する
各堆積層１１及び１３を電気的に分離する分離層として
作用する。これがだめこの実施例における第二電界効果
トランジスタではそのソース及びドレインオーミック電
極７及び８は堆積層１３中の導電層すなわち二次元電子
ガス１４とのみ電気的に接続されることとなる。従って
、第２図（Ａ）の構造では上側の二次元電子ガス層１４
のみをケ８−ト電極７を介してピンチオフすることによ
シミ界効果トランジスタを遮断状態とすることが出来、
この場合高純度ＧａＡｓ層１３の厚みを約５００Ｘにと
っているだめノーマリ−オフ構造とすることが出来る。
リ−オフ構造の第二電界効果トランジスタであり、第２
図（Ｂ）に示す方はノーマリ−オン構造の、第一電界効
果トランジスタである。この第二電界効果トランジスタ
では工ぼタキンヤル唯ＭＮ１．３の表面にケ゛−１・電
極７と、ソース及びドレイン電極８及び９を夫々直接形
成している。そして中間７７Ｋ）ではこの中間層１２は
ほぼ絶縁状態となり、従って使用時には上下に存在する
各堆積層１１及び１３を電気的に分離する分離層として
作用する。これがだめこの実施例における第二電界効果
トランジスタではそのソース及びドレインオーミック電
極７及び８は堆積層１３中の導電層すなわち二次元電子
ガス１４とのみ電気的に接続されることとなる。従って
、第２図（Ａ）の構造では上側の二次元電子ガス層１４
のみをケ８−ト電極７を介してピンチオフすることによ
シミ界効果トランジスタを遮断状態とすることが出来、
この場合高純度ＧａＡｓ層１３の厚みを約５００Ｘにと
っているだめノーマリ−オフ構造とすることが出来る。
第２図（Ｂ）に示す第一電界効果トランジスタは前述し
た第二電界効果トランジスタの構造に対して追加の領域
１６を有している。すなわち、この実施例では第一電界
効果トランジスタのノース及びドレインオーミック電極
７及び８の下側に堆積層１３、中間層１２及び堆積層１
１の導電層１５の及びドレインオーミック電極８及び９
を二つの導電層１４及び１５の双方と電気的に接続する
ことが出来る。この場合、第一電界効果トランジスタケ
ゲート電極７の電位を制御して遮断状態にするためには
二つの導電層１４及び１５を形成する二次元電子ガス層
をピンチオンさせなければならず、従ってこの構造はノ
ーマリ−オン構造となっている。
た第二電界効果トランジスタの構造に対して追加の領域
１６を有している。すなわち、この実施例では第一電界
効果トランジスタのノース及びドレインオーミック電極
７及び８の下側に堆積層１３、中間層１２及び堆積層１
１の導電層１５の及びドレインオーミック電極８及び９
を二つの導電層１４及び１５の双方と電気的に接続する
ことが出来る。この場合、第一電界効果トランジスタケ
ゲート電極７の電位を制御して遮断状態にするためには
二つの導電層１４及び１５を形成する二次元電子ガス層
をピンチオンさせなければならず、従ってこの構造はノ
ーマリ−オン構造となっている。
（発明の効果）
上述した処より明らかなように、本発明による半導体集
積回路によれば、同一半導体基板上にエピタキシャルそ
の他の方法で形成した各層を有する同一ウェーハでソー
ス及びドレイン電極に対し電気的に接続すべき導電層す
なわち二次元電子ガス層の数を一層とするか二層とする
かによってノーマリ−オフ構造がノーマリ−オン構造と
することが出来るので、その構造が簡単容易となる。
積回路によれば、同一半導体基板上にエピタキシャルそ
の他の方法で形成した各層を有する同一ウェーハでソー
ス及びドレイン電極に対し電気的に接続すべき導電層す
なわち二次元電子ガス層の数を一層とするか二層とする
かによってノーマリ−オフ構造がノーマリ−オン構造と
することが出来るので、その構造が簡単容易となる。
さらに、ノーマリーオノ構造に対応する電界効果トラン
ジスタのケ゛−ト電極を形成すべき層表面に凹所を形成
する必要が々いため、このトランジスタの表面に段差が
形成されず、従って本発明にによシこれらの層厚を極め
て高精度で制御出来るので、との層厚にのみ依存するピ
ンチオフ電圧を非常に高精度で制御できる。
ジスタのケ゛−ト電極を形成すべき層表面に凹所を形成
する必要が々いため、このトランジスタの表面に段差が
形成されず、従って本発明にによシこれらの層厚を極め
て高精度で制御出来るので、との層厚にのみ依存するピ
ンチオフ電圧を非常に高精度で制御できる。
さらに本発明集積回路は上述したように表面が平坦な状
態で同一ウェーハにピンチオフ電圧を精度良く制御出来
るノーマリ−オフ構造及びノーマリ−オン構造の電界効
果トランジスタを作り分けることが出来る構造となって
いるため、高速かつ高均−輪理ＩＣの製作に極めて好適
である。
態で同一ウェーハにピンチオフ電圧を精度良く制御出来
るノーマリ−オフ構造及びノーマリ−オン構造の電界効
果トランジスタを作り分けることが出来る構造となって
いるため、高速かつ高均−輪理ＩＣの製作に極めて好適
である。
（変形例の説明）
本発明は上述した実施例にのみ限定されるものではなく
多くの変形もしくは変更を行ない得ること明らかである
。例えば、上述した実施例では高純度ＧａＡｓ−ｎ型Ｇ
ａＡＡＡｓ界面に発生する二次元電子ガス層を導電層と
して用いたが、このような二次元電子ガス層を層界面に
生ずる他の材料の組合わせから成る半導体集積回路であ
ってもよいこと勿論である。
多くの変形もしくは変更を行ない得ること明らかである
。例えば、上述した実施例では高純度ＧａＡｓ−ｎ型Ｇ
ａＡＡＡｓ界面に発生する二次元電子ガス層を導電層と
して用いたが、このような二次元電子ガス層を層界面に
生ずる他の材料の組合わせから成る半導体集積回路であ
ってもよいこと勿論である。
さらに上述した実施例の構造ではノーマリ−オフ構造の
電界効果トランジスタの表面層を形成すさらに、所要に
応じ、半導体基板と下側の堆積；；ｌ ’、−１’ ｔ
＋ 層′と：：の間或いは上側の堆積層と各電極との間に別
： ・ ・； の層゛を夫々形成してもよい。
電界効果トランジスタの表面層を形成すさらに、所要に
応じ、半導体基板と下側の堆積；；ｌ ’、−１’ ｔ
＋ 層′と：：の間或いは上側の堆積層と各電極との間に別
： ・ ・； の層゛を夫々形成してもよい。
田又、接続領域の材料は所要に応じ他の材料とすること
も出来る。
も出来る。
第１図は従来のノーマリ−オフ構造の電界効果トランジ
スタ及びノーマリ−オン構造の電界効果トランジスタを
有する半導体集積回路の構造を示す線図、 第２図は本発明によるノーマリ−オフ構造の電界効果ト
ランジスタ及びノーマリ−オン構造の電界効果トランジ
スタを同一半導体基板上に有する半導体集積回路の一実
施例を示す拡大断面図である。 １・・・半導体基板（例えば半絶縁性ＧａＡ、ｓ基板）
、７・・・ケゝ−ト電極、８・・・ソース電極、９・・
・ドレイン電極、１１・・・堆積層（例えば高純度Ｇａ
Ａｓ層）、１２・・・中間層（例えばｎ型のＧａ、７Ａ
Ａｏ、３Ａｓ層）、１３・・・堆積層（例えば高純度Ｇ
ａＡｓ層）、１４・・・特許出願人 工業技術院長句
１）裕 部第１ （Ａｌ 第２ （Ａ） 図 ＋８１ 図 （８１
スタ及びノーマリ−オン構造の電界効果トランジスタを
有する半導体集積回路の構造を示す線図、 第２図は本発明によるノーマリ−オフ構造の電界効果ト
ランジスタ及びノーマリ−オン構造の電界効果トランジ
スタを同一半導体基板上に有する半導体集積回路の一実
施例を示す拡大断面図である。 １・・・半導体基板（例えば半絶縁性ＧａＡ、ｓ基板）
、７・・・ケゝ−ト電極、８・・・ソース電極、９・・
・ドレイン電極、１１・・・堆積層（例えば高純度Ｇａ
Ａｓ層）、１２・・・中間層（例えばｎ型のＧａ、７Ａ
Ａｏ、３Ａｓ層）、１３・・・堆積層（例えば高純度Ｇ
ａＡｓ層）、１４・・・特許出願人 工業技術院長句
１）裕 部第１ （Ａｌ 第２ （Ａ） 図 ＋８１ 図 （８１
Claims (1)
- ノーマリ−オン構造の第一電界効果トラン・ゾスタと、
ノーマリ−オフ構造の第二電界効果トランジスタとを同
一半導体基板上に設けた半導体集積回路において、前記
半導体基板・上に夫々第−及び第二導電層として供する
二つの堆積層を、電気的びドレイン電極を前記第−及び
第二導電層のいずれか一方の導電層と電気的に接続して
成ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103552A JPS59228768A (ja) | 1983-06-11 | 1983-06-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103552A JPS59228768A (ja) | 1983-06-11 | 1983-06-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59228768A true JPS59228768A (ja) | 1984-12-22 |
Family
ID=14356983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103552A Pending JPS59228768A (ja) | 1983-06-11 | 1983-06-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016512927A (ja) * | 2013-03-14 | 2016-05-09 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超格子凹凸状ゲート電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730374A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5776879A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-06-11 JP JP58103552A patent/JPS59228768A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730374A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5776879A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016512927A (ja) * | 2013-03-14 | 2016-05-09 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超格子凹凸状ゲート電界効果トランジスタ |
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