JPS63146472A - 半導体構造体の製造方法 - Google Patents

半導体構造体の製造方法

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JPS63146472A JP62292263A JP29226387A JPS63146472A JP S63146472 A JPS63146472 A JP S63146472A JP 62292263 A JP62292263 A JP 62292263A JP 29226387 A JP29226387 A JP 29226387A JP S63146472 A JPS63146472 A JP S63146472A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は非常に寸法の小さい半導体デバイスの製造方法
に係る。
半導体技術が発達するにつれて、高い性能を得るために
必要な寸法は非常に小さい値となり、各々の製造操作の
直接的な制御が非常に高価につき。
信頼性がなくなるので１間接的な制御に注意が向けられ
つつある。
間接的な寸法制御を用いることによって製造さ九るその
ような小さい寸法のデバイスの例がいくつかある。
デバイス製造の一つの技術においては、二つのより広い
領域の間のアンダーカット・ウェブである領域が用いら
れる。この技術はＵＳＰ３８３３４３５及びＵＳＰ４１
１１７２５において用いられている。デバイス製造の他
の技術においては異った食刻応答層が用いられる。この
技術を用いる平坦な半導体デバイスはＵＳＰ４１３５９
５４に示されるようにして作られる。
従来技術における間接的制御の例においては、単一パラ
メータが用いられた。
本発明に従って、構造体が作られる材料の初期の形態及
び特性が相互に関連付けられ、寸法がその材料の特性及
び配列の結果であって正しい値に自動的に制限されるよ
うな構造体を生じる製造プロセスを可能にするところの
製造技術が提供される。
半導体における厳格な寸法の一つは、多数もしくは少数
のキャリヤが接合の間を横断しなければならないところ
のデバイスの領域のキャリヤ伝送長さである。デバイス
製造における制限の多くは処理ステップ退化熱のような
この寸法に対する有害な効果もしくは不純物配置の不正
確さに関連するものである。
本発明に従って、製造されるべきデバイスのためのこの
キャリヤ伝送寸法が結晶製造操作の正確な寸法制御のも
とで、初期の中間生成物構造体において与えられる。
第１図を参照すると、初期中間生成物は少くとも三つの
層２．３及び４を有する単結晶半導体部材１である６層
２及び４は制御領域とは異った半導体材料から成り、各
々半導体キャリヤ応答ヘテロ接合５及び６を形成する。
接合５及び６の間の層３の厚さは最終的な半導体デバイ
スにおけるキャリヤ伝送装置である。
第２図を参照すると、処理操作の結果が示されている。
上部表面に開口８が形成され、領域２及び領域３の両方
が露出されている。突出した部分９が形成されることに
よって１層３の厚さによってすでに達成された正確なキ
ャリヤ伝送寸法並びに層２．４及び層３の露出した部分
によって達成された外部接触能力を有するデバイスを部
分９に製造することが可能となる。
本発明の中間構造体によっていくつかの処理上の利点が
得られる０例えば低温製造、薄層化（ｔｈｉｎｎｉｎｇ
）　、選択的酸化並びに選択的メッキが可能である。ひ
いてはこれらのステップは垂直ヘテロ接合構造体を与え
、デバイスの利点を達成するための材料の選択が可能と
なる。
一つの特定のデバイスの利点はＦＥＴデバイスの領域の
間の仕事関数差を最小にする能力にある。
本発明に従って細心に選択された仕事関数を有する多重
半導体材料がデバイスの領域の間の界面制限（ｂｏｕｎ
ｄａｒｙ　　１１ｍ１ｔａｔｉｏｎｓ）を阻止するよう
に働＜ＦＥＴ構造体が与えられる。即ちこれによって電
界効果チャネルをいかに短くできるかということに関す
る制限が回避される。仕事関数がデバイスのすべての領
域において同じであるような構造体が与えられる。これ
によってエネルギー帯端部は一つの領域から他の領域へ
と急峻に変化し。
電子濃度プロフィールも又急峻に変化する。この結果は
デバイス毎に界面キャリヤ条件に関して許容度をとる必
要がなく、寸法はよりずっと緊密な公差に保持しうる点
にある。これは、デバイスにおける２分の１ミクロンの
ゲート幅及び１ミクロンのゲート幅の間の差が０　、８
１　ａａ”　（１ｉｎｃｈ”の１７８）当り６４０００
及び１２８０００のデバイスの間の差を生じるＩＣ技術
において重要である。
デバイスにおける仕事関数マツチングの利点は第３図乃
至第６図に示された従来技術と第７図乃至第１０図に示
された本発明を比較することによって明らかである。
第３図を参照すると通常のＦＥＴが示されている。ソー
ス領域１０がチャネル領域１１に隣接して設けられ、こ
れに隣接してドレイン領域１２が設けられている。ソー
ス及びドレイン領域はより高い導電率を示すｎ十領域で
あって、より低い導電率のチャネル領域はｎで示されて
いる。それらの領域は基板において形成され、それぞれ
ソース、チャネル及びドレインに対するオーミック接点
１３．１４及び１５を有する。
第４図、第５図及び第６図は第３図の線Ａ−Ａ′に沿っ
て示される電子エネルギー及び濃度に関する図である。
この場合、デバイスのセクションは第３図において分離
され、ＸＩＯ，Ｘｌｌ及びｘ１２で示される電子親和度
は三つの領域すべてに関して同じであって、それらの領
域に対する仕事関数φ１０．φ１１及びφ１２が、真空
レベルからフェルミ・レベルへ向うが故に異なるものと
仮定される。
第５図においてデバイスのセクションが理論通り接続さ
れた場合の効果が示されている。この場合、エネルギー
帯の端部は一つの領域から他の領域へ徐々に変化しなけ
ればならない、第３図からして漸次的変化が、許容でき
るチャネル１１の長さに対する効果を与えることが明ら
かである。この効果は従来技術においては短チヤネル効
果として知られている。これは第６図の電子濃度図に関
してさらに説明される。領域（チャネル領域１１）にお
ける電子濃度が隣接する領域からそれへ流れ込む電子に
よって相当増大される。
第３図に示されるような従来技術のタイプの構造体は第
７図乃至第１０図に示される本発明の仕事関数マツチン
グ技術を用いることによって緩和されたチャネル寸法に
関する制限を有する。
第７図において本発明に従って、標準的なＦＥＴ関係で
ソース領域１６、チャネル領域１７及びドレイン領域１
８を有する構造体が示されている。
ここで領域１６．１７及び１８は各々第１図の領域２．
３及び４に対応する。
本発明に従って、少くとも領域のうちの二つが異った半
導体材料からなるヘテロ接合デバイスである０本発明の
効果を十分に説明するために、領域１６、領域１７及び
領域１８はそれらの仕事関数が同じとなるように選択さ
れた異った半導体材料からなるように示されている。さ
らに第７図の構造体はチャネル領域１７が各々の側部に
おいてそれぞれゲート電極１９及び２ｏを有する様子を
示している。チャネル領域１７は第３図の通常のデバイ
スに比べてチャネル抵抗もしくはデバイス面積あるいは
その両方を減じるように用いることができる。
本発明に従って、領域の各々における第８図に示される
電子仕事関数が下記の１式に示されるように等しくなる
ように選択された異った半導体材料でもって形成される
。その式の成分は（２）、（３）及び（４）の式によっ
て与えられる。
式においてφは電子ボルトで示され、φＳ、φ。及びφ
。はそれぞれソース１６、チャネル１７及びドレイン１
８における電子仕事関数である。
又は電子ボルトで示される電子親和度であってＸｓ、Ｘ
ｏ及びＸＤはソース、チャネル及びドレイン領域の電子
親和度である。
Ｅｏは伝導帯の底部におけるエネルギーを示し及びドレ
イン領域における伝導帯の底部におけるエネルギーであ
る。
ＥＦはフェルミ・レベルにおけるエネルギーで−ス、チ
ャネル及びドレイン領域のフェルミ・レベルにおけるエ
ネルギーである。
ｑは電荷である。
φＳ＝φＣ＝φＤ（１） 第８図においては、下側記号１６．１７及び１８を用い
て示されるところの第７図の構造体に対する電子エネル
ギー図が示されている。エネルギー図はデバイスのセク
ションが分離されているという仮定でもって第７図の線
Ｂ−Ｂ　’に沿って示されたものである０本発明に従っ
て種々の領域の材料証、仕事関数φ　　　φ　　及びφ
、８が全１６’　　　　１７ て等しく電子親和度がすべて異なるように選択される。
構造体に対するこの効果は第９図に関連して示される。
その電子エネルギーはデバイスのセクションが今や相互
に隣接した状態にあるものと仮定して示される。従来技
術に関する第５図と比べてみると、そのエネルギー帯の
図によってエネルギー帯の端部は一つの領域から他の領
域へ急峻に変化することが可能となり、中央のチャネル
領域の物理的な寸法のいくらかが帯エネルギーにおける
変動のために許容される必要がない。
第１０図において、電子濃度が一つの領域から他の領域
へ向って急峻に変化している。チャネル領域における電
子濃度はそれに隣接する領域によっては影響を受けない
、これはそれに隣接する領域によって電子濃度が大きく
影響される第６図と比較される。
以上からして三つの異なる半導体材料が示されたが本発
明の利点における段階が二つの異なる領域における同じ
ような仕事関数を生じる少くとも二つの異なる半導体材
料が存在する限り達成され得ることが当業者にとって明
らかなことである。
第９図及び第１０図に示されたような効果の少くとも幾
分かが得られ、これが第５図及び第６図によって示され
た従来技術に対する改良点である。
本発明は、非常に正確に制御された薄い垂直ウェブが二
つのより広い面積の領域の間に形成され、オーミック接
点が三つの領域すべてに与えられるような半導体デバイ
スの製造の技術を用いることによって実施される。
本発明は開始基板として第１図に示されるような部材を
用いる。これは三層構造の層の少くとも二つのタイプの
層を有し、その中央の層は層の間にヘテロ接合を配置す
ることによって達成される伝送寸法を有する。
第１１図を参照する６本発明はソース領域２１が第１図
の三層構造の基板１の最下領域に対応する垂直ＦＥＴを
作るために用いられる。チャネル領域２２は、その上に
ゲート金属領域２３及び２４が付着された第１図の中央
の第二層３から作られた薄い垂直ウェブである。絶縁酸
化物２５は領域２１の上に設けられる。絶縁酸化物２７
はドレイン領域２６の上に設けられている６図示されな
いソース及びドレイン・オーミック接点がソース２１及
びドレイン２６の領域に設けられる。
ゲート領域２２のウェブの厚さは他の出願において示さ
れた自動制限技術を用いることによって達成される。そ
の技術において、光発生キャリヤを用いる電解エツチン
グ処理が所望の寸法を達成するために用いられ、そのプ
ロセスが適当な寸法における自動制限を行う、電解エツ
チング動作に続いて、領域２１及び２６が導電性である
ので陽極酸化技術を用いて酸化物２５及び２７が成長さ
れる。
本発明によって広い範囲の構造上の及びプロセス上の改
良が提供される。これらは第１１図に示されるタイプの
いくつかのデバイスを用いるＩＣの製造に関連して詳細
に説明される。
第１２図に中間プロセス・ステップが示される。
卓絶縁性の取扱い促進基板上に各々三つのエピタキシャ
ル層２．３及び４を有する第１図の開始構造体が用いら
れる。最上層４は中央の層３のバンドギャップよりもよ
り広いバンドギャップを有する材料からできている。三
つの層２．３及び４のための材料は内蔵電位を最小にし
、隣接する層の間の結晶格子整合を最適にするように選
択される。
各々の層２，３及び４は領域の間において仕事関数に対
する効果が認められる限り緊密にドープすることができ
る。第１図の構造体がエピタキシャル成長によって行わ
れる場合、成長の段階において標準的な不純導入が行わ
れる。
第１１図に示されるようなデバイスを製造する場合、層
２及び４は低い抵抗率のソース２１及びドレイン２６の
領域となるように例えばｎ＋に濃密にドープされる。垂
直ウェブ・チャネル構造体２２をうるためにｎドーピン
グ濃度が層３において維持される。これによって、金属
部材２３及び２４とチャネル・ウェブ２２の間のショッ
トキー・バリア接合であるチャネル領域２２に対するゲ
ート接合に対して所望の電流−電圧回路特性が与えられ
る。
層３の厚さは形成されるデバイスのタイプに関して所望
のキャリヤ伝送寸法を与えるように選択された。第１１
図のデバイスにおいて１層３の厚さは所望のＦＥＴチャ
ネル長を与える。層２及び４の厚さはｎ＋、ｎヘテロ接
合における結晶格子間隔不整合によって生じる応力軽減
を最適化し、電気的抵抗を最小にするように選択゛され
る。
層４１層３及び層２の厚さは夫々０．２ミクロン、゛０
．２ミクロン及び１．５ミクロンである。
第１２図の特定の中間プロセス・ステップ例において、
上部表面２９においてレジスト・マスクが設けられ、開
口３０及び３１がチャネル２２となるべき領域のいずれ
かの側において層４及び３の両方を通してエツチングさ
れた。
良好な実施例に従い、光発生キャリヤを用いる電解エツ
チングが後で用いられるので、マスクパターンは、エツ
チングの後で、層４が半導体部材もしくはウェハの端部
に対して電気的に連続性を有するか或いはさらに複雑な
構造体が製造されつつある場合にはある通路を通して電
気的に連続性を有するように設計されるべきである。そ
のような設計によって、層３におけるチャネル領域２２
の特定の厚さが画成される場合のエツチング・プロセス
において、層２７及び２５が成長される場合の陽極酸化
において或いはゲート金属層２３及び２４が設けられる
場合の電気メツキ処理において電気的なバイアスを用い
ることができる。
各々の層２．３及び４は相互に独立してエツチングされ
るように、異った材料で構成されることが有利である。
これによって、下方の端部を上方の端部に対して自己整
合させることが助長される。
さらにそれによってマスクにおける欠陥によって下方の
領域が誤ってエラチン・グされることが阻止される。
第１２図における開口３０及び３１を通して観察するこ
とによって、これまでのプロセスの完了後の第１１図に
示されるような本発明の構造体の断面図及び平面図をみ
ることができる。
第１３図を参照すると中央層の寸法及び中央層へ対する
接点を与えるためのプロセスの説明を助長するために他
の中間プロセス状態が示されている。
第１３図において、第１２図の開口３０及び３１を接続
する層３の一部を露光することによって層４の材料に対
して反応するところのエツチング材でもって表面２９の
上のマスクを通してエツチングすることによって層４を
通して領域３２が開けられる。
ゲート接点が配置されるべきチャネル６の一つの端部に
直接隣接する開口３２内の層３の領域において陽子衝撃
イオン注入もしくは付加的なエッチプロセスを用いるこ
とができる。これは開口３２内の層４の露出した部分を
金属の付着の前に半絶縁性にするために行われる。
第１３図の状態の構造体は次に図示されない電解浴内に
配置される。この場合エッチ浴及び層３の間にバイアス
電圧が加えられ且つ第１１図のチャネル厚さ２２を形成
すべき領域に対して光３３が照射される。光３３は層４
を貫通°し層３において吸収されるような適当な波長の
光である。光が吸収されることによって電解エツチング
電流を支持するための自由少数キャリヤを与える光発生
キャリヤが層３において生じる。エツチング・プロセス
は破線３４まで進行し、キャリヤが完全に枯渇する程度
にまで層３が十分薄くエツチングされると自動的に停止
する。いくつかの例においては、２２で示される厚さの
目標値はバイアスを用いることなく達成される。必要な
らば、エツチング浴及び層３の間のバイアス電圧が正確
な厚さを選択するために、従ってＦＥＴデバイス電気的
スレッショルド電圧を選択するために印加することがで
きる。
開口３２内の層３のキャリヤが枯渇したエツチング薄層
化チャネル２２及び陽子衝撃領域を除く第１１図のすべ
ての領域２１及び２６であるところのすべての導電領域
の陽極酸化が行われる。これによって第１１図における
酸化物２５及び２７が形成される。
無電気技術を用いることによって、層３の露出した酸化
されない領域のすべてにおいて金属が付着され、第１３
図の開口３２の領域並びに第１１図のチャネル２２の両
側におけるゲート・ショットキー・バリア・ダイオード
接続部２３及び２４を通るゲート接点通路が与えられる
。
次に第１４図及び第１５図を参照する。第１４図におい
て第１１図の構造体の正面図が示されている。第１４図
の構造体の概念的な側面図が第１５図に示されている。
これらの二つの図はデバイスのアイソレーション及びい
くつかの構造的な局面を説明すべく第１１図の構造体の
特徴を示している。
所定の面積内に多数のデバイスが設けられるＩＣ技術に
おいて、それらのデバイスを分離するために非導電性領
域を与えるごとによってデバイスのアイソレーションが
行われる。
第１４図及び第１５図において、基板２８まですべての
層を通してエツチングを行い、蒸着、スパッタリングも
しくはスビング・オンの技術を用いることによって酸化
物のようなアイソレーションを与えることによってアイ
ソレーション３４が設けられる様子が示されている。陽
子衝撃もしくはイオン注入のような代替技術をアイソレ
ーションを設けるために用いることができる。この技術
分野においては標準的な技術であるところのコンパクト
・ホール・エツチングおよび相互結線メタライゼーショ
ン・ステップを用いることによって、回路用の金属接点
３５が設けられる。チャネルの長さ、幅及び厚さは理解
しやすいような寸法で示されている。
本発明の技術は材料、特性及びプロセスステップの相関
関係を含み、本発明の実施を助長するために１次の表に
おいて二つの別個の構造体を与えるための実質的な物理
的特性及び化学的感応性を有する材料が示される。
（以下余白） 第１６Ａ図及び第１６Ｂ図を参照すると、製造用のマス
クと共にＮＯＲゲートとして一般に知られている標準的
な回路として組立てられた第１１図、第１４図及び第１
５図の複数個のデバイスが図示されている。
第１６Ａ図においてはＮＯＲゲートの回路図が示されて
いる。その回路は三つの入力の各々に対して別々のデバ
イス及び負荷デバイスを有する。
このタイプの回路においては、もしも入力のいずれにお
いても高い電圧が印加されないならば、出力に対して負
荷デバイス並びに電流は与えられず、出力電位は高い、
そうでない場合負荷デバイス電流は出力部においては得
られず、出力電位は低い。
第１６Ａ図の回路における負荷デバイスはデプレッショ
ン・モードＦＥＴであって入力部トランジスタはエンハ
ンスメント・モードＦＥＴである。
第１６Ｂ図において、第１６Ａ図の回路の半導体構造体
をつくるために用いられる重ねられた６つのマスクが示
されている。各々のマスクにはそれぞれ第１７図乃至第
２１図において示される。
第１７図はゲート・パッド接続部を与えるための第１３
図の層４の除去を可能とし、開口３２を画成するマスク
のアウトラインを示す、そのマスクは負荷デバイスのた
めの小さな開口及び３つの入力論理トランジスタのため
のより大きな開口を有する。第１８図は層４及び３の除
去を可能とし。
各々のデバイスのための開口３０及び３１を画成するマ
スクのアウトラインを示す。
第１９図はデプレッション負荷デバイスを作るためにス
レッショルド電圧がシフトされる領域を画成するマスク
のアウトラインである。
第２０図はアイソレーション３４を与えるためにすべて
の３つの層２．３及び４の除去を可能にするマスクのア
ウトラインを示す。
第２１図は接点ホールを得るためのマスクのアウトライ
ンを示す。
第２２図は相互結線を与えるメタライゼーション・マス
クのアウトラインを示す。
第１６Ａ図の回路は出力トランジスタとしてデプレッシ
ョン・モード・デバイスを用いるので。
このタイプの回路の収容はソース及びドレインのために
使用されるべき開始構造体の層を交換することによって
達成される。
【図面の簡単な説明】
第１図は中間構造体を示す図である。 第２図は処理ステップによる構造上の効果を示す図であ
る。 第３図は従来技術のＦＥＴである。 第４図及び第５図は電子エネルギーを説明する図である
。 第６図は電子濃度を示す図である。 第７図は本発明のデバイスを示す図である。 第８図及び第９図は電子エネルギーを説明する図である
。 第１０図は電子濃度を示す図である。 第１１図は本発明を用いる垂直構造体を示す図である。 第１２図は本発明の製造技術におけるある中間プロセス
状態を示す図である。 第１３図は他の中間プロセス状態を示す図である。 第１４図及び第１５図は垂直構造体を示す図である。 第１６Ａ図は回路を示す図である。 第１６Ｂ図は本発明を用いる回路を製造するためのマス
クの組合わせを示す図である。 第１７図乃至第２２図は個々のマスクを示す図である。 ２１・・・・ソース領域、２２・・・・チャネル領域。 ２３．２４・・・・ゲート金属、２５・・・・絶縁酸化
物。 ２６・・・・ドレイン領域、２７・・・・絶縁酸化物。 出願人、　　インターナショナル・ビジネス・マシーン
ズ・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名） 第１図 第２図 距離 距離 第１２図 第１８図 第１６Ｂ図 第１７図 １ｔＳ図 第１９図 第２１図

Claims (1)

  1. 【特許請求の範囲】 上部層と、下部層と、該上部層と下部層との間に設けら
    れ該上部層及び下部層とヘテロ接合を形成する中央層と
    、を有する単結晶半導体基板において、 （ａ）上記上部層及び上記中央層の一部を除去して上記
    上部層及び上記中央層のウェブを形成するステップと、 （ｂ）上記ウェブの上記中央層を所定の厚さになるまで
    エッチングするステップと、 を有することを特徴とする半導体構造体の製造方法。
JP62292263A 1981-11-23 1987-11-20 半導体構造体の製造方法 Granted JPS63146472A (ja)

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