JPS6312177A - 超高周波トランジスタ - Google Patents
超高周波トランジスタInfo
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- H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＧａＡｓ等を用いたトランジスタを高いドレイン電圧で
使用すると、素子内でキャリヤはエネルギが高くなり過
ぎて格子との散乱を起こし、導電帯の上方の谷（以下、
アッパーバレイ）に遷移することが起こる（以下、この
遷移現象を、それに伴って生ずる現象を含めてバレイ間
散乱と表記）。
使用すると、素子内でキャリヤはエネルギが高くなり過
ぎて格子との散乱を起こし、導電帯の上方の谷（以下、
アッパーバレイ）に遷移することが起こる（以下、この
遷移現象を、それに伴って生ずる現象を含めてバレイ間
散乱と表記）。
その場合、キャリヤは電界と反対方向の速度を持つこと
があり、これが電流制御領域に再び滲み出してキャリヤ
の実効速度を低下させる。すなわちトランジスタの高速
性能が低下する。
があり、これが電流制御領域に再び滲み出してキャリヤ
の実効速度を低下させる。すなわちトランジスタの高速
性能が低下する。
これを避けるため、キャリヤが吸い込まれる領域をアッ
パーバレイの工ふルギレベルが十分高い材料で構成し、
加速されたキャリヤがバレイ間散乱を受けないようにす
る。
パーバレイの工ふルギレベルが十分高い材料で構成し、
加速されたキャリヤがバレイ間散乱を受けないようにす
る。
キャリヤは電流制御領域に再び滲み出すことなく、速や
かにドレイン電極外に脱出させられるので速性能の低下
は起こらない。
かにドレイン電極外に脱出させられるので速性能の低下
は起こらない。
本発明はＧａＡｓＦＥＴのように高速なキャリヤによっ
て動作する超高周波トランジスタに関わり、特に高電圧
で使用してもバレイ間散乱による動作速度の低下が生じ
ない超高周波トランジスタに関わる。
て動作する超高周波トランジスタに関わり、特に高電圧
で使用してもバレイ間散乱による動作速度の低下が生じ
ない超高周波トランジスタに関わる。
ＣｙａＡｓのように、運動量空間で導電帯の最低エネル
ギの谷すなわち（０００）の谷（以下、ロウワーバレイ
）の他に、比較的低いエネルギ位Ｗにアッパーバレイで
ある （１００） 、 （１１１）の谷を持つ半導体材
料では、高電界の下で電子は複雑な挙動を示す。例えば
ガン効果と呼ばれる現象があり、これは、アッパーバレ
イ内ではロウワーバレイ内より電子の有効質量が大きく
、また散乱頻度が大きいため、そこに入った電子の速度
が遅くなることに因って生ずるものであることが知られ
ている。
ギの谷すなわち（０００）の谷（以下、ロウワーバレイ
）の他に、比較的低いエネルギ位Ｗにアッパーバレイで
ある （１００） 、 （１１１）の谷を持つ半導体材
料では、高電界の下で電子は複雑な挙動を示す。例えば
ガン効果と呼ばれる現象があり、これは、アッパーバレ
イ内ではロウワーバレイ内より電子の有効質量が大きく
、また散乱頻度が大きいため、そこに入った電子の速度
が遅くなることに因って生ずるものであることが知られ
ている。
また、電子が格子との散乱によってバレイ間を遷移する
ことは周知の事柄であるが、この種の散乱のため、Ｇａ
ＡｓＦＥＴを高電圧で動作させると、板金それがキャリ
ヤを吸い込むべき領域で生じたにしても、高エネルギの
電子が電界と反対方向の運動量を与えられて電流制御１
領域に逆戻りするため、素子の高速動作を阻害すること
が起こる。
ことは周知の事柄であるが、この種の散乱のため、Ｇａ
ＡｓＦＥＴを高電圧で動作させると、板金それがキャリ
ヤを吸い込むべき領域で生じたにしても、高エネルギの
電子が電界と反対方向の運動量を与えられて電流制御１
領域に逆戻りするため、素子の高速動作を阻害すること
が起こる。
この現象は本発明者の一人によって発見され、報告され
たものであって、その詳細は例えばＥＬＥＣＴ−ＲＯＮ
ＩＣ３ＬＥＴＴＥＲ３Ｖｏｌ、１８． Ｎｏ、３． ｐ
ｐ、１３３−１３５ （４ｔｈＦｅｂ、 、 １９８２
）に掲載されている。
たものであって、その詳細は例えばＥＬＥＣＴ−ＲＯＮ
ＩＣ３ＬＥＴＴＥＲ３Ｖｏｌ、１８． Ｎｏ、３． ｐ
ｐ、１３３−１３５ （４ｔｈＦｅｂ、 、 １９８２
）に掲載されている。
ここで、本発明を理解するのに必要な程度に、この現象
を説明しておく。
を説明しておく。
第４図はＧａＡｓＦＥＴにおける電子の挙動をシミュレ
ートした結果を示しており、＋８１図はチャネル長０．
２５μｍのＦＥＴにソース／ビレ４フ間電圧０．８ｖ、
ゲート電圧−〇、２ｖを印加した場合の電子の運動エネ
ルギ分布、 Ｃｂ１図は同じく速度分布である。＋８１
図ではロウワーバレイの電子とアッパーバレイの電子が
重ねて描かれており、アッパーバレイはロウワーバレイ
の０．３６ｅＶ上方に存在する。
ートした結果を示しており、＋８１図はチャネル長０．
２５μｍのＦＥＴにソース／ビレ４フ間電圧０．８ｖ、
ゲート電圧−〇、２ｖを印加した場合の電子の運動エネ
ルギ分布、 Ｃｂ１図は同じく速度分布である。＋８１
図ではロウワーバレイの電子とアッパーバレイの電子が
重ねて描かれており、アッパーバレイはロウワーバレイ
の０．３６ｅＶ上方に存在する。
ソース／ドレイン間に印加された電圧は、その大部分が
ｎ型チャネル領域にかかるため、この部分が高電界とな
り電子はここで加速される。電子はドレインに近づくに
つれて高エネルギになり、その運動エネルギがＧａＡｓ
のアッパーバレイのエネルギレベルを越えるものも出現
する。この事は第４図（ａｌでロウワーバレイの０．３
６ｅＶの位置に引いた横線より上方の電子密度が高くな
っていることで示されている。
ｎ型チャネル領域にかかるため、この部分が高電界とな
り電子はここで加速される。電子はドレインに近づくに
つれて高エネルギになり、その運動エネルギがＧａＡｓ
のアッパーバレイのエネルギレベルを越えるものも出現
する。この事は第４図（ａｌでロウワーバレイの０．３
６ｅＶの位置に引いた横線より上方の電子密度が高くな
っていることで示されている。
これを更に、バレイ間散乱を受けた電子の速度として見
ると、第４図（ｂｌに示されるように通常の速度増加を
示す電子の他に、負の速度をもつものがチャネル内のド
レイン近傍に分布している。即ち、高エネルギを得たロ
ウワーバレイ電子がバレイ間散乱を受けた結果、電界と
反対方向の速度を持つ電子が出現しており、電子の平均
速度を低下させ、素子動作の高速化を阻害している。
ると、第４図（ｂｌに示されるように通常の速度増加を
示す電子の他に、負の速度をもつものがチャネル内のド
レイン近傍に分布している。即ち、高エネルギを得たロ
ウワーバレイ電子がバレイ間散乱を受けた結果、電界と
反対方向の速度を持つ電子が出現しており、電子の平均
速度を低下させ、素子動作の高速化を阻害している。
また、これらの停滞する電子は空間電荷層となり、印加
電圧を吸収してしまうためソース付近の加速電圧を頭打
ちする。
電圧を吸収してしまうためソース付近の加速電圧を頭打
ちする。
以上が、本発明者によって見出されたＧａＡｓＦＥＴに
於ける電子散乱現象の概略であるが、このような現象は
類イ以のバンド構造を持つ半導体に共通するものである
。
於ける電子散乱現象の概略であるが、このような現象は
類イ以のバンド構造を持つ半導体に共通するものである
。
ＧａＡｓは結晶中の電子の移動度が大きいので、これを
用いた固体装置の動作速度は非常に速く、上記のような
現象が起こるにしても、他の半導体材料を使用するより
高速である。然し、素子を更に高速に動作させるために
は、上記の如きバレイ間散乱の影響を軽減することが望
まれる。
用いた固体装置の動作速度は非常に速く、上記のような
現象が起こるにしても、他の半導体材料を使用するより
高速である。然し、素子を更に高速に動作させるために
は、上記の如きバレイ間散乱の影響を軽減することが望
まれる。
バレイ間散乱のため、ＧａＡＳトランジスタを高電圧で
動作させて高速化することに問題があることば、上に記
したように本発明者によって見出された事柄であり、そ
の対策は未だ提案されていない。
動作させて高速化することに問題があることば、上に記
したように本発明者によって見出された事柄であり、そ
の対策は未だ提案されていない。
本発明の目的は、ＧａＡｓＦＥＴのような素子において
、バレイ間散乱の起こらない素子構造、或いはこれ等の
散乱の影響が無視し得る程度である素子構造を実現する
ことである。
、バレイ間散乱の起こらない素子構造、或いはこれ等の
散乱の影響が無視し得る程度である素子構造を実現する
ことである。
バレイ間散乱を起こさせないためには、運動量空間の（
０００）以外にアッパーバレイを持たない半導体材料を
用いるか、或いはアッパーバレイとロウワーバレイのエ
ネルギ差が十分に大である半導体材料を用いて素子を構
成すれば、前記の散乱の影響を解消し或いは軽減するこ
とが出来る。
０００）以外にアッパーバレイを持たない半導体材料を
用いるか、或いはアッパーバレイとロウワーバレイのエ
ネルギ差が十分に大である半導体材料を用いて素子を構
成すれば、前記の散乱の影響を解消し或いは軽減するこ
とが出来る。
より実用的には、ドレインを構成する材料のみをこのよ
うな特性のものとすることでも同様の効果を示すもので
あり、後者の材料の場合、ドレイン領域のバレイ間エネ
ルギ差が電流制御領域のそれよりも大であればよいこと
になる。
うな特性のものとすることでも同様の効果を示すもので
あり、後者の材料の場合、ドレイン領域のバレイ間エネ
ルギ差が電流制御領域のそれよりも大であればよいこと
になる。
また、このようなエネルギバンド構造の変化は、連続的
であっても段階的であっても有効である。
であっても段階的であっても有効である。
第１図は本発明の素子の最も基本的な構造を例示する模
式断面図である。図で１０は半絶縁性ＧａＡｓ基板、１
１はｎ”−ＧａＡｓであるソース領域、１２はｎ−Ｇａ
Ａｓであるチャネル領域、１３はｎ”−Ｉ ｎ、−ｘＧ
ａ、Ｐであるドレイン領域、１４はゲート電極、１５は
ソース電極、１６はドレイン電極である。
式断面図である。図で１０は半絶縁性ＧａＡｓ基板、１
１はｎ”−ＧａＡｓであるソース領域、１２はｎ−Ｇａ
Ａｓであるチャネル領域、１３はｎ”−Ｉ ｎ、−ｘＧ
ａ、Ｐであるドレイン領域、１４はゲート電極、１５は
ソース電極、１６はドレイン電極である。
このような構造を選択エピタキシャル成長等の手段によ
って形成することは不可能ではないが、より容易に形成
し得て、しかも同等の素子特性を有する第１の実施例の
素子の模式断面図を第２図（ａｌに示す。核間の素子を
構成する各部分は、大半が第１図のものと同じであり、
同一番号で示されているが、本実施例ではドレイン６１
Ｎｉ ２３を構成する材料はｎ” Ｉ ｎｏ、４＊Ｇ
ａ ｏ、ｓｌ Ｐである。
って形成することは不可能ではないが、より容易に形成
し得て、しかも同等の素子特性を有する第１の実施例の
素子の模式断面図を第２図（ａｌに示す。核間の素子を
構成する各部分は、大半が第１図のものと同じであり、
同一番号で示されているが、本実施例ではドレイン６１
Ｎｉ ２３を構成する材料はｎ” Ｉ ｎｏ、４＊Ｇ
ａ ｏ、ｓｌ Ｐである。
該素子の活性領域を構成するｎ−ＧａＡｓと、ドレイン
領域を構成するｎ” Ｉｎｓ、ｎｏＧａｏ、ｓ＋Ｐの
導電帯のバンド構造が第２図（ｂｌに示されている。
領域を構成するｎ” Ｉｎｓ、ｎｏＧａｏ、ｓ＋Ｐの
導電帯のバンド構造が第２図（ｂｌに示されている。
図示されているようにチャネル領域ではアッパーバレイ
とロウワーバレイのエネルギ差が０．３ ｅ Ｖ程度で
あるのに対し、ドレイン領域ではこれが約０．３７ｅＶ
あり、高くなっている分だけ電子はアッパーバレイに入
り難くなっている。従って通常の如＜ＧａＡｓのみで構
成されたＦＥＴに比べ、本実施例の素子はより高い電圧
で使用しても、バレイ間散乱による電子速度の低下は起
こらず、高速に動作させることが可能になる。
とロウワーバレイのエネルギ差が０．３ ｅ Ｖ程度で
あるのに対し、ドレイン領域ではこれが約０．３７ｅＶ
あり、高くなっている分だけ電子はアッパーバレイに入
り難くなっている。従って通常の如＜ＧａＡｓのみで構
成されたＦＥＴに比べ、本実施例の素子はより高い電圧
で使用しても、バレイ間散乱による電子速度の低下は起
こらず、高速に動作させることが可能になる。
なお、接合部に低いエネルギ障壁が生ずるが、その影響
は僅かであり、高速化の効果に比べ無視し得る程度であ
る。また、該領域の結晶組成を無段階的に変化するもの
とすれば、この種の障壁は発生しない。
は僅かであり、高速化の効果に比べ無視し得る程度であ
る。また、該領域の結晶組成を無段階的に変化するもの
とすれば、この種の障壁は発生しない。
かかる構造の素子は次のようにして形成することが出来
る。先づ、半絶縁性ＧａＡｓ基板に活性層であるｎ−Ｇ
ａＡｓとｎ”−１ｎＣａＰを連続的にエピタキシャル成
長させ、次いでドレイン領域を残してＩ ｎＧａ Ｐ層
をエツチング除去し、ｎ型不純物をイオン注入してソー
ス領域を形成する。
る。先づ、半絶縁性ＧａＡｓ基板に活性層であるｎ−Ｇ
ａＡｓとｎ”−１ｎＣａＰを連続的にエピタキシャル成
長させ、次いでドレイン領域を残してＩ ｎＧａ Ｐ層
をエツチング除去し、ｎ型不純物をイオン注入してソー
ス領域を形成する。
ゲートとなるショットキバリヤ電極やソース、ドレイン
のオーミック電極の形成は通常の方法による。
のオーミック電極の形成は通常の方法による。
第３図は別な材料によって構成された第２の実施例であ
る。同図（ａｌは第２図（ａｌと同様に素子の模式断面
を示し、基板３０はＩｎＰ、 ソース頭３１ｉ３１はｎ
’−１ｎＰ、活性領域３２はｎ Ｉ ｎ Ｐ ＋
ドレイン領域３３はｎ” Ｉ ｎｏ、５ｉＧａａ、ａ
ｔＡｓである。
る。同図（ａｌは第２図（ａｌと同様に素子の模式断面
を示し、基板３０はＩｎＰ、 ソース頭３１ｉ３１はｎ
’−１ｎＰ、活性領域３２はｎ Ｉ ｎ Ｐ ＋
ドレイン領域３３はｎ” Ｉ ｎｏ、５ｉＧａａ、ａ
ｔＡｓである。
１４がゲート電極、１５がソース電極、１６がドレイン
電極である点は第１の実施例と同しである。
電極である点は第１の実施例と同しである。
第３図（ｂｌにエネルギバンド構造が示されており、ア
ッパーバレイとロウワーバレイのエネルギ差はチャネル
領域が約０．５５ｅＶであるのに対し、ドレイン領域で
はこれが約０．８ｅ■となっており、キャリヤがアッパ
ーバレイに入らない条件で、動作電圧を大幅に高めるこ
とが可能である。
ッパーバレイとロウワーバレイのエネルギ差はチャネル
領域が約０．５５ｅＶであるのに対し、ドレイン領域で
はこれが約０．８ｅ■となっており、キャリヤがアッパ
ーバレイに入らない条件で、動作電圧を大幅に高めるこ
とが可能である。
本実施例の素子も第１の実施例の素子と同様の方法で形
成することが出来る。
成することが出来る。
以上説明したような構造を持つ本発明の素子は、通常の
構成の素子ではバレイ間散乱が起こるだけの電圧を印加
しても、バレイ間散乱は発生せず、キャリヤの実効速度
が低下することがない、そのため、より高い電圧を印加
してトランジスタを高速に作動させることが可能になっ
ている。
構成の素子ではバレイ間散乱が起こるだけの電圧を印加
しても、バレイ間散乱は発生せず、キャリヤの実効速度
が低下することがない、そのため、より高い電圧を印加
してトランジスタを高速に作動させることが可能になっ
ている。
更に上記実施例の、電流制御領域とキャリヤ吸収領域の
エネルギバンド構造を異ならせた素子構成は、ＦＥＴに
限らずヘテロ接合バイポーラトランジスタ、ホットエレ
クトロントランジスタの夫々対応する領域に適用しても
同様の効果を示すものである。
エネルギバンド構造を異ならせた素子構成は、ＦＥＴに
限らずヘテロ接合バイポーラトランジスタ、ホットエレ
クトロントランジスタの夫々対応する領域に適用しても
同様の効果を示すものである。
第１図は本発明の素子の最も基本的な構造を示す模式断
面図、 第２図は第１の実施例の素子の模式断面図及びバンド構
造を示す図、 第３図は第２の実施例の素子の模式断面図及びバンド構
造を示す図、 第４図はＦＥＴ内の電子のエネルギ分布および散乱を受
けた電子の速度分布を示す図 である。 図において、 １０はＧａＡｓ基板、 １１はｎ”−ＧａＡｓ。 １２はｎ−ＧａＡｓ。 １３はｎ ” Ｉ ｎ １−ｚＧ ａ ｌｌＰ ％１
４はゲート電極、 １５はソース電極、 １６はドレイン電極、 ２３はｎ” Ｉ ｎｏ、ａｖＧａｏ、ｓ＋Ｐ−。 ３０はＩｎＰ基板、 ３１はｎ”−１ｎＰ ３２はｎ−１ｎＰ ３３はｎ’ Ｉ ｎ、）、ｓ３Ｇ ａ ｏ、ａ
ｑＡ ｓである。
面図、 第２図は第１の実施例の素子の模式断面図及びバンド構
造を示す図、 第３図は第２の実施例の素子の模式断面図及びバンド構
造を示す図、 第４図はＦＥＴ内の電子のエネルギ分布および散乱を受
けた電子の速度分布を示す図 である。 図において、 １０はＧａＡｓ基板、 １１はｎ”−ＧａＡｓ。 １２はｎ−ＧａＡｓ。 １３はｎ ” Ｉ ｎ １−ｚＧ ａ ｌｌＰ ％１
４はゲート電極、 １５はソース電極、 １６はドレイン電極、 ２３はｎ” Ｉ ｎｏ、ａｖＧａｏ、ｓ＋Ｐ−。 ３０はＩｎＰ基板、 ３１はｎ”−１ｎＰ ３２はｎ−１ｎＰ ３３はｎ’ Ｉ ｎ、）、ｓ３Ｇ ａ ｏ、ａ
ｑＡ ｓである。
Claims (3)
- （１）半導体材料で構成されたトランジスタ装置であっ
て、 電流制御領域を通過したキャリヤを受け入れる領域を構
成する半導体材料は、 該半導体材料の導電帯の最下方のエネルギの谷とそれよ
りも上方のエネルギの谷とのエネルギレベルの差が、 前記電流制御領域を構成する半導体材料の前記エネルギ
レベル差よりも大きいものであるか、あるいは前記上方
のエネルギの谷が存在しないものであること を特徴とする超高周波トランジスタ。 - （２）前記電流制御領域を構成する半導体材料がＧａＡ
ｓであり、前記キャリヤを受け入れる領域を構成する半
導体材料がＩｎ＿１＿−＿ｘＧａ＿＿ｘＰであることを
特徴とする特許請求の範囲第１項記載の超高周波トラン
ジスタ。 - （３）前記電流制御領域を構成する半導体材料がＩｎＰ
であり、前記キャリヤを受け入れる領域を構成する半導
体材料がＩｎ＿１＿−＿ｘＧａ＿ｘＡｓであることを特
徴とする特許請求の範囲第１項記載の超高周波トランジ
スタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156493A JPS6312177A (ja) | 1986-07-03 | 1986-07-03 | 超高周波トランジスタ |
| US08/384,387 US5698868A (en) | 1986-07-03 | 1995-02-03 | High-speed heterojunction transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156493A JPS6312177A (ja) | 1986-07-03 | 1986-07-03 | 超高周波トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312177A true JPS6312177A (ja) | 1988-01-19 |
| JPH0311096B2 JPH0311096B2 (ja) | 1991-02-15 |
Family
ID=15628958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156493A Granted JPS6312177A (ja) | 1986-07-03 | 1986-07-03 | 超高周波トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5698868A (ja) |
| JP (1) | JPS6312177A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0461807A2 (en) * | 1990-06-11 | 1991-12-18 | Mitsubishi Denki Kabushiki Kaisha | MESFET and manufacturing method therefor |
| US5167461A (en) * | 1989-05-31 | 1992-12-01 | Fujitsu Limited | Printing apparatus having automatic loading function to avoid print medium corner snagging |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3373386B2 (ja) * | 1997-03-19 | 2003-02-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH10335345A (ja) * | 1997-06-04 | 1998-12-18 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| CN101814434B (zh) * | 2010-03-04 | 2011-08-17 | 中国电子科技集团公司第五十五研究所 | 一种制造氮面极性AlN/AlInN复合背势垒氮化镓场效应管的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7731575A (en) * | 1974-01-18 | 1976-07-15 | Nat Patent Dev Corp | Heterojunction devices |
| US4366493A (en) * | 1980-06-20 | 1982-12-28 | International Business Machines Corporation | Semiconductor ballistic transport device |
| US4395722A (en) * | 1980-10-21 | 1983-07-26 | The United States Of America As Represented By The Secretary Of The Army | Heterojunction transistor |
| US4460910A (en) * | 1981-11-23 | 1984-07-17 | International Business Machines Corporation | Heterojunction semiconductor |
| JPH0626242B2 (ja) * | 1983-12-05 | 1994-04-06 | 富士通株式会社 | 半導体集積回路装置 |
| US4845541A (en) * | 1986-05-29 | 1989-07-04 | Regents Of The University Of Minnesota | Tunneling emitter bipolar transistor |
-
1986
- 1986-07-03 JP JP61156493A patent/JPS6312177A/ja active Granted
-
1995
- 1995-02-03 US US08/384,387 patent/US5698868A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5167461A (en) * | 1989-05-31 | 1992-12-01 | Fujitsu Limited | Printing apparatus having automatic loading function to avoid print medium corner snagging |
| EP0461807A2 (en) * | 1990-06-11 | 1991-12-18 | Mitsubishi Denki Kabushiki Kaisha | MESFET and manufacturing method therefor |
| EP0461807A3 (ja) * | 1990-06-11 | 1994-03-16 | Mitsubishi Electric Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| US5698868A (en) | 1997-12-16 |
| JPH0311096B2 (ja) | 1991-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |