JPH01179371A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH01179371A JPH01179371A JP94288A JP94288A JPH01179371A JP H01179371 A JPH01179371 A JP H01179371A JP 94288 A JP94288 A JP 94288A JP 94288 A JP94288 A JP 94288A JP H01179371 A JPH01179371 A JP H01179371A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超高周波用の電界効果トランジスタに関し、特
にＩｎを含む化合物半導体層を動作層として備えた電界
効果トランジスタに関する。
にＩｎを含む化合物半導体層を動作層として備えた電界
効果トランジスタに関する。
ＩｎＰ、ＩｎＧａＡｓ等Ｉｎを含む化合物単導体は、電
子の飽和速度、ピーク速度が大きい等すぐれた性質を有
し超高速・高周波素子材料として注目され、これを用い
た電界効果トランジスタの検討がいくつか行なわれてい
る。
子の飽和速度、ピーク速度が大きい等すぐれた性質を有
し超高速・高周波素子材料として注目され、これを用い
た電界効果トランジスタの検討がいくつか行なわれてい
る。
例えば、ＩｎＰを用いた従来技術としてはショットキー
ゲートを備えた電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと記す）があり、例えば、パレラ（Ｂａｒｒｅｒ
ａ）及びアーチャ−（Ａｒｃｈｅｒ）によシアイ・イー
・イー・イー・トランザクションズ・オン・エレクトロ
ン・デバイシズ（ＩＥＥＥ Ｔｒａｎｓ −ａｃｔｉｏ
ｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）第Ｂ
Ｄ−２２巻、第１１号、１９７５年１０２３〜１０３ｏ
頁に報告されている。
ゲートを備えた電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと記す）があり、例えば、パレラ（Ｂａｒｒｅｒ
ａ）及びアーチャ−（Ａｒｃｈｅｒ）によシアイ・イー
・イー・イー・トランザクションズ・オン・エレクトロ
ン・デバイシズ（ＩＥＥＥ Ｔｒａｎｓ −ａｃｔｉｏ
ｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）第Ｂ
Ｄ−２２巻、第１１号、１９７５年１０２３〜１０３ｏ
頁に報告されている。
第５図は従来の電界効果トランジスタの第１の例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
第５図に示すように、半絶縁性ＩｎＰ基板１の上に電子
チャネル層としてｎ型ＩｎＰ層２を設け、ｎ型ＩｎＰ層
の上に前記電子チャネル層を制御するゲート電極６と前
記電子チャネル層とオーム接触を有するソース電極７及
びドレイン電極８をそれぞれ設けた構造のＭＥＳ Ｆ
ＥＴである。
チャネル層としてｎ型ＩｎＰ層２を設け、ｎ型ＩｎＰ層
の上に前記電子チャネル層を制御するゲート電極６と前
記電子チャネル層とオーム接触を有するソース電極７及
びドレイン電極８をそれぞれ設けた構造のＭＥＳ Ｆ
ＥＴである。
また、８ｉ０２膜をゲート絶縁膜に用いｆｃｔ界効果ト
ランジスタではライル（Ｌｉｆｅ）等によって、エレク
トｏニクス・レターズ（ＥｌｅｃｔｒｏｎｉｃｓＬｅｔ
ｔｅｒｓ）第１４巻、１９７８年９月号、 ６５７〜６
５９頁に報告されている。
ランジスタではライル（Ｌｉｆｅ）等によって、エレク
トｏニクス・レターズ（ＥｌｅｃｔｒｏｎｉｃｓＬｅｔ
ｔｅｒｓ）第１４巻、１９７８年９月号、 ６５７〜６
５９頁に報告されている。
第６図は従来の電界効果トランジスタの第２の例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
第６図に示すように、半絶縁性ＩｎＰ基板１の上に５ｉ
０２膜３１を介してゲート電極６を設け、半絶縁性Ｉｎ
Ｐ基板１の上に設けたｎ十型ＩｎＰコンタクト層３２の
上にソース電極７及びドレイン電極８を設けた構造であ
る。
０２膜３１を介してゲート電極６を設け、半絶縁性Ｉｎ
Ｐ基板１の上に設けたｎ十型ＩｎＰコンタクト層３２の
上にソース電極７及びドレイン電極８を設けた構造であ
る。
上述した従来のゲート構造を有するＩｎＰ電界効果トラ
ンジスタは、例えば、ＭＥＳ構造においては、ＩｎＰ層
に対するショットキーのバリア電位が０．３〜０．４ｅ
Ｖ程度しかないため、逆方向リーク電流が大きく、ゲー
ト耐電圧が小さいなどの問題がある。また、ＭＩ８構造
においては、ＩｎＰ層表面にｎチャネルは容易に形成さ
れるものの界面変成層の存在による電流等のドリフトが
生じること、また、多数の界面準位の存在によυ表面水
すンシャルの曲が９が小さく、従って、ｎチャネルのデ
イプレッションモードの素子には適応しにくい等、実用
上大きな問題点があった。これはＩｎ有する超高周波、
超高速電界効果トランジスタを提供することにある。
ンジスタは、例えば、ＭＥＳ構造においては、ＩｎＰ層
に対するショットキーのバリア電位が０．３〜０．４ｅ
Ｖ程度しかないため、逆方向リーク電流が大きく、ゲー
ト耐電圧が小さいなどの問題がある。また、ＭＩ８構造
においては、ＩｎＰ層表面にｎチャネルは容易に形成さ
れるものの界面変成層の存在による電流等のドリフトが
生じること、また、多数の界面準位の存在によυ表面水
すンシャルの曲が９が小さく、従って、ｎチャネルのデ
イプレッションモードの素子には適応しにくい等、実用
上大きな問題点があった。これはＩｎ有する超高周波、
超高速電界効果トランジスタを提供することにある。
本発明の電界効果トランジスタは、半絶縁性半導体基板
上に設けたＩｎを含む化合物半導体層からなる電子チャ
ネル層と、前記電子チャネル層の上に設けて前記電子チ
ャネル層と格子整合し且つ前記電子チャネル層より電子
親和力の小さい組成から更に電子親和力の小さくなるよ
うに組成を連続的に変化させた（ＡｌｘＧａ ｌ −Ｘ
） ｙ Ｉｎ １−）’ Ａｓグレイデッド層と、前記
−（Ａｌｘ Ｇａ ｔ−ｘ）χＩ ｒｌ １− ｙ Ａ
ｓグレイデッド層・の上に設けて前記電子チャネル層を
制御するゲート電極と、前記チャネル層にオーム接触す
るソース電極及びドレイン電極とを備えて構成される。
上に設けたＩｎを含む化合物半導体層からなる電子チャ
ネル層と、前記電子チャネル層の上に設けて前記電子チ
ャネル層と格子整合し且つ前記電子チャネル層より電子
親和力の小さい組成から更に電子親和力の小さくなるよ
うに組成を連続的に変化させた（ＡｌｘＧａ ｌ −Ｘ
） ｙ Ｉｎ １−）’ Ａｓグレイデッド層と、前記
−（Ａｌｘ Ｇａ ｔ−ｘ）χＩ ｒｌ １− ｙ Ａ
ｓグレイデッド層・の上に設けて前記電子チャネル層を
制御するゲート電極と、前記チャネル層にオーム接触す
るソース電極及びドレイン電極とを備えて構成される。
本発明は、Ｉｎを含む化合物半導体層からなる電子チャ
ネル層の上に、電子チャネル層と格子整合し、且つ、電
子チャネル層ｉυ電子親和力の小さい（ＡｌｘＧａｔ−
ｘ）ｙ Ｉｎ１−ｙＡｓグレイデッド層を設けることに
よシ、伝導帯不連続が形成され、この障壁によシミ子チ
ャネル層中の電子が（ＡｌｘＧａ１−ｘ）ｙ Ｉｎ１−
ｙ Ａｓグレイデッド層へ拡散するのを防ぐことが可能
となり、 ｌ−＋た、（ＡｌｘＧａ １−Ｘ） ｙＩｎ ｔ−ｙ
Ａｓ層のゲート電極に対するショットキー障壁電位の高
さも充分に得られゲート電極からのリーク電流を小さく
することが可能となシ、電界効果トランジスタの高性能
化が実現できる。
ネル層の上に、電子チャネル層と格子整合し、且つ、電
子チャネル層ｉυ電子親和力の小さい（ＡｌｘＧａｔ−
ｘ）ｙ Ｉｎ１−ｙＡｓグレイデッド層を設けることに
よシ、伝導帯不連続が形成され、この障壁によシミ子チ
ャネル層中の電子が（ＡｌｘＧａ１−ｘ）ｙ Ｉｎ１−
ｙ Ａｓグレイデッド層へ拡散するのを防ぐことが可能
となり、 ｌ−＋た、（ＡｌｘＧａ １−Ｘ） ｙＩｎ ｔ−ｙ
Ａｓ層のゲート電極に対するショットキー障壁電位の高
さも充分に得られゲート電極からのリーク電流を小さく
することが可能となシ、電界効果トランジスタの高性能
化が実現できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図である。
プの断面図である。
第１図に示すように、半絶縁性ＩｎＰ基板１の上にＶＰ
Ｅ（Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌ）法
によシネ細物濃度ｌＸｌ０ ｃｍ のｎ型ＩｎＰ層２
を０．２μｍの厚さに成長させる。次にＭＢ Ｅ （Ｍ
ｏｌｅｃｕｌａｒＢｅａｍ Ｅｐｉｔａｉａｌ ）法に
よ）ｎ型ＩｎＰｌｉ２に格子整合してノンドープの、υ
Ｉ ｎ ＡｓからノンドープのＡｌ ６，４ Ｇａ ｏ
、６ Ａｓまで連続的に組成を変化させた（ＡＪｘＧａ
ｔ−ｘ）ｙＩｎｔ−ｙ Ａｓグレイデッド層３を０．１
μｍの厚さに成長させる。次に、イオン注入法によシ選
択的に不純物を注入して計型ＩｎＰコンタクト層４，５
を形成し、オーム接触部の（ＡｌｘＧａ１−ｚ）′ｙＩ
ｎｌ −ｙ Ａｓ グレイデッド層３を選択的にエツチ
ング除去する。次に、 （ＡｌｘＧａ１−）ｃ）ｙＩ
ｎ １− ｙ Ａｓグレイデッド層３の上にジットキ
ー接合を有するゲート電極６を選択的に形成し、ｎ＋型
ＩｎＰコンタクト層４，５の上にオーム接触をなすソー
ス電極７及びドレイン電極８をそれぞれ形成して電界効
果トランジスタを構成する。
Ｅ（Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌ）法
によシネ細物濃度ｌＸｌ０ ｃｍ のｎ型ＩｎＰ層２
を０．２μｍの厚さに成長させる。次にＭＢ Ｅ （Ｍ
ｏｌｅｃｕｌａｒＢｅａｍ Ｅｐｉｔａｉａｌ ）法に
よ）ｎ型ＩｎＰｌｉ２に格子整合してノンドープの、υ
Ｉ ｎ ＡｓからノンドープのＡｌ ６，４ Ｇａ ｏ
、６ Ａｓまで連続的に組成を変化させた（ＡＪｘＧａ
ｔ−ｘ）ｙＩｎｔ−ｙ Ａｓグレイデッド層３を０．１
μｍの厚さに成長させる。次に、イオン注入法によシ選
択的に不純物を注入して計型ＩｎＰコンタクト層４，５
を形成し、オーム接触部の（ＡｌｘＧａ１−ｚ）′ｙＩ
ｎｌ −ｙ Ａｓ グレイデッド層３を選択的にエツチ
ング除去する。次に、 （ＡｌｘＧａ１−）ｃ）ｙＩ
ｎ １− ｙ Ａｓグレイデッド層３の上にジットキ
ー接合を有するゲート電極６を選択的に形成し、ｎ＋型
ＩｎＰコンタクト層４，５の上にオーム接触をなすソー
ス電極７及びドレイン電極８をそれぞれ形成して電界効
果トランジスタを構成する。
第２図は本発明のゲート電極下のエネルギー帯を示す模
式図である。第２図に示すように、（ＡｌｘＧａ１−Ｘ
）、 Ｉｎｌ −ｙ Ａｓグレイデッド層３の組成比を
ｎ型ＩｎＰ層２との界面において、ｎ型ＩｎＰ層２より
電子親和力が小さく、かつ、格子整合する例えばＡｌＩ
ｎＡｓ層を含む層にすることによシ、伝導帯不連続が形
成され、ｎ型ＩｎＰ層２（電子チャネル層）中の電子が
この障壁によって（ＡｌＸＧａｒ−ｘ）ゾＩｎｋ−ｙＡ
ｓ グレイデッド層３へ拡散することを防止する。一方
、（ＡｌｘＧａ１−ｘ）ｙ Ｉｎｔ−ｙＡｓ層のゲート
電極に対する障壁の高さは、（Ｍ８Ｇａｌ−ｘ）ンＩｎ
５−ｙＡｓの組成をゲートメタル界面においてＡｌ’Ｘ
Ｇａｐ−ｘＡｓ 等のように電子親和力を小さくす
ることによシ０．８〜１，２ｅＶと高いショットキー障
壁電位の高さをもつのでゲート電極からのリーク電流に
ついてもこの大きな障壁によって十分小さくすることが
でき、ゲート耐電圧の向上をはかることが可能である。
式図である。第２図に示すように、（ＡｌｘＧａ１−Ｘ
）、 Ｉｎｌ −ｙ Ａｓグレイデッド層３の組成比を
ｎ型ＩｎＰ層２との界面において、ｎ型ＩｎＰ層２より
電子親和力が小さく、かつ、格子整合する例えばＡｌＩ
ｎＡｓ層を含む層にすることによシ、伝導帯不連続が形
成され、ｎ型ＩｎＰ層２（電子チャネル層）中の電子が
この障壁によって（ＡｌＸＧａｒ−ｘ）ゾＩｎｋ−ｙＡ
ｓ グレイデッド層３へ拡散することを防止する。一方
、（ＡｌｘＧａ１−ｘ）ｙ Ｉｎｔ−ｙＡｓ層のゲート
電極に対する障壁の高さは、（Ｍ８Ｇａｌ−ｘ）ンＩｎ
５−ｙＡｓの組成をゲートメタル界面においてＡｌ’Ｘ
Ｇａｐ−ｘＡｓ 等のように電子親和力を小さくす
ることによシ０．８〜１，２ｅＶと高いショットキー障
壁電位の高さをもつのでゲート電極からのリーク電流に
ついてもこの大きな障壁によって十分小さくすることが
でき、ゲート耐電圧の向上をはかることが可能である。
すなわち上述のことから明らかな様に本発明によ、９ｎ
型ＩｎＰ層２に対する実効的なショットキー障壁電位を
高くすることができ、かつ伝導帯不連続の存在によシグ
ートバイアスをある程度順方向にかけてもゲートリーク
電流を十分小さくすることができる。
型ＩｎＰ層２に対する実効的なショットキー障壁電位を
高くすることができ、かつ伝導帯不連続の存在によシグ
ートバイアスをある程度順方向にかけてもゲートリーク
電流を十分小さくすることができる。
また、（ＡＪ）（Ｇａｔ−ｘ）ｙＩｎｔ −ｙ Ａｓグ
レイデッド層３の組成をｎ型ＩｎＰ層２との界面では、
ｎ型ＩｎＰ層２と格子整合する組成で電子親和力の小さ
いＡｌＩｎＡｓ層を含む層にすることにより界面準位の
少ない良好な界面を得ることができる。さらに、ゲート
電極との間に高いショットキー障壁を得るために組成を
変化させたことによって生ずる格子不整を組成を連続的
に変化させることで結晶の劣下を緩和することができる
。以上よシ、界面特性が良好でゲート散−り電流の小さ
い電界効果トランジスタが得られる効果がある。
レイデッド層３の組成をｎ型ＩｎＰ層２との界面では、
ｎ型ＩｎＰ層２と格子整合する組成で電子親和力の小さ
いＡｌＩｎＡｓ層を含む層にすることにより界面準位の
少ない良好な界面を得ることができる。さらに、ゲート
電極との間に高いショットキー障壁を得るために組成を
変化させたことによって生ずる格子不整を組成を連続的
に変化させることで結晶の劣下を緩和することができる
。以上よシ、界面特性が良好でゲート散−り電流の小さ
い電界効果トランジスタが得られる効果がある。
第３図は本発明の電界効果トランジスタによるゲート・
ソース間の電流・電圧特性を示す図である。
ソース間の電流・電圧特性を示す図である。
第３図に示すように、従来技術に比べて本発明の電界効
果トランジスタによるソース・ゲート間の電流・電圧特
性は実効的な立上り電圧が大きくしかも逆方向のリーク
電流も小さく耐電圧もきわめて大きく良好な特性が得ら
れた。
果トランジスタによるソース・ゲート間の電流・電圧特
性は実効的な立上り電圧が大きくしかも逆方向のリーク
電流も小さく耐電圧もきわめて大きく良好な特性が得ら
れた。
第４図は、本発明の電界効果トランジスタによるゲート
・ソース間のＣ−■特性を示す図である。
・ソース間のＣ−■特性を示す図である。
第４図に示すように、本発明の電界効果トランジスタは
、従来のものに比べ静特性におけるヒステリシスが小さ
く電流のドリフトもない良好な特性を示した。
、従来のものに比べ静特性におけるヒステリシスが小さ
く電流のドリフトもない良好な特性を示した。
以上説明したように本発明は、Ｉｎを含む化合物半導体
層からなる電子チャネル層の上に、電子チャネル層と格
子整合し、且つ、電子チャネル層より電子親和力の小さ
ｖＭＩＰｉ＞ら更に電子親和力の小さく々るように組成
を連続的に変化させた（ＡＪｘＧａｌ−）□ｙ Ｉｎ１
−ｙ Ａｓ グレイデッド層を設けることによシ、伝
導帯不連続が形成されて、電子チャネル層中の電子の拡
散を防ぐと同時に、ゲート電極に対するショットキー障
壁電位も充分に得ることができ、その結果、逆方向ゲー
トリーク電流の抑制と高ゲート耐電圧が得られ、順方向
バイアス時のターンオン電圧も大きくできるという効果
を有する。
層からなる電子チャネル層の上に、電子チャネル層と格
子整合し、且つ、電子チャネル層より電子親和力の小さ
ｖＭＩＰｉ＞ら更に電子親和力の小さく々るように組成
を連続的に変化させた（ＡＪｘＧａｌ−）□ｙ Ｉｎ１
−ｙ Ａｓ グレイデッド層を設けることによシ、伝
導帯不連続が形成されて、電子チャネル層中の電子の拡
散を防ぐと同時に、ゲート電極に対するショットキー障
壁電位も充分に得ることができ、その結果、逆方向ゲー
トリーク電流の抑制と高ゲート耐電圧が得られ、順方向
バイアス時のターンオン電圧も大きくできるという効果
を有する。
また、Ｃ−Ｖ特性においてヒステリシスの小さい良好な
界面特性を得ることができ、電界効果トランジスタの高
性能化が実現できるという効果を有する。
界面特性を得ることができ、電界効果トランジスタの高
性能化が実現できるという効果を有する。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は本発明のシート電極下のエネルギ
ー帯を示す模式図、第３図は本発明の電界効果トランジ
スタによるゲート・ソース間の電流・電圧特性を示す図
、第４図は本発明の電界効果トランジスタによるゲート
・ソース間のＣ−■特性を示す図、第５図及び第６図は
従来の電界効果トランジスタの第１及び第２の例を説明
するための半導体チップの断面図である。 １・・・半絶縁性ＩｎＰ基板、２・・・ｎ型ＩｎＰ眉、
３ ・・・（ＡＩＸ Ｇａｔ−ｘ）ｙＩｎｔ −ｙ Ａ
ｓグレイデッド層、４．５・・・ｎ土層ＩｎＰコンタク
ト層、６・・・ゲート電極、７・・・ソース電極、８・
・・ドレイン電極、２１・・・ゲート電極領域、２２−
（ＡＩＸＧａｌ−ｘ）ｙ Ｉｎ１−、Ａｓグレイデッ
ド層領域、２３・・・ｎ型ＩｎＰ層領域、２４・・・半
絶縁性ＩｎＰ基板領域、３１・・・５ｉＯｚ膜、３２・
・・ｎ＋型ＩｎＰコンタクト層。 代理人 弁理士 内 原 晋 第７ 図 地２ヌ 第３ 図 も ４図 第５図 堵 ６ 図
プの断面図、第２図は本発明のシート電極下のエネルギ
ー帯を示す模式図、第３図は本発明の電界効果トランジ
スタによるゲート・ソース間の電流・電圧特性を示す図
、第４図は本発明の電界効果トランジスタによるゲート
・ソース間のＣ−■特性を示す図、第５図及び第６図は
従来の電界効果トランジスタの第１及び第２の例を説明
するための半導体チップの断面図である。 １・・・半絶縁性ＩｎＰ基板、２・・・ｎ型ＩｎＰ眉、
３ ・・・（ＡＩＸ Ｇａｔ−ｘ）ｙＩｎｔ −ｙ Ａ
ｓグレイデッド層、４．５・・・ｎ土層ＩｎＰコンタク
ト層、６・・・ゲート電極、７・・・ソース電極、８・
・・ドレイン電極、２１・・・ゲート電極領域、２２−
（ＡＩＸＧａｌ−ｘ）ｙ Ｉｎ１−、Ａｓグレイデッ
ド層領域、２３・・・ｎ型ＩｎＰ層領域、２４・・・半
絶縁性ＩｎＰ基板領域、３１・・・５ｉＯｚ膜、３２・
・・ｎ＋型ＩｎＰコンタクト層。 代理人 弁理士 内 原 晋 第７ 図 地２ヌ 第３ 図 も ４図 第５図 堵 ６ 図
Claims (1)
- 半絶縁性半導体基板上に設けたＩｎを含む化合物半導
体層からなる電子チャネル層と、前記電子チャネル層の
上に設けて前記電子チャネル層と格子整合し且つ前記電
子チャネル層より電子親和力の小さい組成から更に電子
親和力の小さくなるように組成を連続的に変化させた（
Ａｌ＿ｘＧａ＿１＿−＿ｘ）＿ｙＩｎ＿１＿−＿ｙＡｓ
グレイデッド層と、前記（Ａｌ＿ｘＧａ＿１＿−＿ｘ）
＿ｙＩｎ＿１＿−＿ｙＡｓグレイデッド層の上に設けて
前記電子チャネル層を制御するゲート電極と、前記チャ
ネル層にオーム接触するソース電極及びドレイン電極と
を備えたことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94288A JPH01179371A (ja) | 1988-01-05 | 1988-01-05 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94288A JPH01179371A (ja) | 1988-01-05 | 1988-01-05 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179371A true JPH01179371A (ja) | 1989-07-17 |
Family
ID=11487726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP94288A Pending JPH01179371A (ja) | 1988-01-05 | 1988-01-05 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350999B1 (en) * | 1999-02-05 | 2002-02-26 | Matsushita Electric Industrial Co., Ltd. | Electron-emitting device |
-
1988
- 1988-01-05 JP JP94288A patent/JPH01179371A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350999B1 (en) * | 1999-02-05 | 2002-02-26 | Matsushita Electric Industrial Co., Ltd. | Electron-emitting device |
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