JPS62298179A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62298179A JPS62298179A JP14002986A JP14002986A JPS62298179A JP S62298179 A JPS62298179 A JP S62298179A JP 14002986 A JP14002986 A JP 14002986A JP 14002986 A JP14002986 A JP 14002986A JP S62298179 A JPS62298179 A JP S62298179A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の利用分野〕
本発明は、ヘテロ接合を用いた電界効果型トランジスタ
に係り、特に、しきい値電圧近傍のソース・ドレイン漏
れ電流抑制に好適なトランジスタ構造に関する。
に係り、特に、しきい値電圧近傍のソース・ドレイン漏
れ電流抑制に好適なトランジスタ構造に関する。
最近、化合物半導体、特にＧ ａ Ａ ｓとそのヘテロ
接合を用いた超高速デバイス（高速スイッチング特性の
極めて優れたトランジスタ）が開発され、ゲート長１μ
ｍレベルの電界効果型トランジスタで、リング発振器レ
ベルでは１２ｐｓｅｃ ／ ｇａｔｅの高速のスイッチ
ング動作が確認されるに至っている。
接合を用いた超高速デバイス（高速スイッチング特性の
極めて優れたトランジスタ）が開発され、ゲート長１μ
ｍレベルの電界効果型トランジスタで、リング発振器レ
ベルでは１２ｐｓｅｃ ／ ｇａｔｅの高速のスイッチ
ング動作が確認されるに至っている。
第３図（ａ）に、従来の選択ドープヘテロ接合型ＦＥＴ
の断面精造図を示す、即ち半絶縁性ＧａＡｓ基板１０上
に、Ｍ Ｂ Ｅ （Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）又は、Ｍ ＯＣＶ Ｄ （Ｍｅｔａｌ
ｏｒｇａｒｉｃ Ｃｈｅｎ＋１ｃａｌＶａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）により、アンドープ（実質的に不
純物を含有しない、即ちアクセプタ濃度として１０工４
（！ｌ−δｌ−用）ＱａＡｓ層１１を１μｍ前後形成後
６０人前後のアンドープＡ党ｘＧａｚ−ｘＡｓ１２゜ｎ
十型ＡｕｘＧａｚ−ｘＡｓ １４．ソース・ドレイン電
極１６．１６’ 、ゲート電極１７が形成されている。
の断面精造図を示す、即ち半絶縁性ＧａＡｓ基板１０上
に、Ｍ Ｂ Ｅ （Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）又は、Ｍ ＯＣＶ Ｄ （Ｍｅｔａｌ
ｏｒｇａｒｉｃ Ｃｈｅｎ＋１ｃａｌＶａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）により、アンドープ（実質的に不
純物を含有しない、即ちアクセプタ濃度として１０工４
（！ｌ−δｌ−用）ＱａＡｓ層１１を１μｍ前後形成後
６０人前後のアンドープＡ党ｘＧａｚ−ｘＡｓ１２゜ｎ
十型ＡｕｘＧａｚ−ｘＡｓ １４．ソース・ドレイン電
極１６．１６’ 、ゲート電極１７が形成されている。
ゲート電極直下のエネルギーバンド図を第３図（ｂ）に
示す、ゲートメタル１７とｎ型Ａ （Ｉ ＧａＡｓ１４
はショットキー接合を形成し、その障壁高さφＢｎは１
．ＯｅＶ前後である。
示す、ゲートメタル１７とｎ型Ａ （Ｉ ＧａＡｓ１４
はショットキー接合を形成し、その障壁高さφＢｎは１
．ＯｅＶ前後である。
第３図（ｂ）では、ゲート電圧Ｏｖのときにヘテロ接合
界面に二次元電子ガス２３が形成されている様子を示し
ている。この様なデプレション型ＦＥＴ （Ｄ−ＦＥＴ
）の場合のみならず、エンハンスメント型ＦＥ、Ｔ（Ｅ
−ＦＥＴ；ゲート電圧を正に加えて始めて２次元電子ガ
スが形成される。）の場合も以下の議論は同じである。
界面に二次元電子ガス２３が形成されている様子を示し
ている。この様なデプレション型ＦＥＴ （Ｄ−ＦＥＴ
）の場合のみならず、エンハンスメント型ＦＥ、Ｔ（Ｅ
−ＦＥＴ；ゲート電圧を正に加えて始めて２次元電子ガ
スが形成される。）の場合も以下の議論は同じである。
絶対００にの場合の、ヘテロ接合界面垂直方向の二次元
電子ガスの密度分布２３を計算したのが第３図（Ｃ）で
ある、この図はＴ＝ＯＫ、ゲート電圧Ｖａ ＝ ＯＶ
（７１時）計テアルが、Ｔ＝３００Ｋ（常温）の場合も
多くの変更は加わらない、即ち、（Ｉ） Ａ Ｑ Ｇａ
Ａｓ側へ３０人程度の波動関数のしみ出しがある。
電子ガスの密度分布２３を計算したのが第３図（Ｃ）で
ある、この図はＴ＝ＯＫ、ゲート電圧Ｖａ ＝ ＯＶ
（７１時）計テアルが、Ｔ＝３００Ｋ（常温）の場合も
多くの変更は加わらない、即ち、（Ｉ） Ａ Ｑ Ｇａ
Ａｓ側へ３０人程度の波動関数のしみ出しがある。
（２）アンドープＧａＡｓ側へはヘテロ界面から２５０
人くらいまで拡がっている。
人くらいまで拡がっている。
以上の二つの事に注意を要する。
一方、ソース・ドレーン間に２■印加し、ゲート電圧−
〇、４ ｖのときの電流径路を第３図（ｄ）に示した。
〇、４ ｖのときの電流径路を第３図（ｄ）に示した。
ＧａＡｓ層の中の電流の経路２４は、全電流を１０等分
して表現しである。電流はゲートのない領域では、 Ｇ
ａ ０．７Ａ ｎ ｏ、ａＡ ｓ層と、Ｇ ａ Ａ
ｓ層の界面のポテンシャルのくぼみにそって非常に狭い
領域を流れるが、ゲート電圧により、空乏層がのびてい
るところでは、電流経路が、基板側に広がっている。電
流の抑制が悪いことがわかる。
して表現しである。電流はゲートのない領域では、 Ｇ
ａ ０．７Ａ ｎ ｏ、ａＡ ｓ層と、Ｇ ａ Ａ
ｓ層の界面のポテンシャルのくぼみにそって非常に狭い
領域を流れるが、ゲート電圧により、空乏層がのびてい
るところでは、電流経路が、基板側に広がっている。電
流の抑制が悪いことがわかる。
作製した素子におけるドレイン・ソース間電流Ｉｏｓと
、ゲート印加電圧Ｖａとの関係は、第２図の曲線３０に
示す如くであり、ゲート電圧を増加しても、電流が絞り
きれない。これは、論理回路を形成する時に、論理振幅
がとれず、問題となる。
、ゲート印加電圧Ｖａとの関係は、第２図の曲線３０に
示す如くであり、ゲート電圧を増加しても、電流が絞り
きれない。これは、論理回路を形成する時に、論理振幅
がとれず、問題となる。
ゲート印加電圧が、−１，２Ｖより先の電流のもれは、
前述した電流経路の半絶縁性基板側へのまがりにより、
ピンチオフが効果的になされないことに帰因する。
前述した電流経路の半絶縁性基板側へのまがりにより、
ピンチオフが効果的になされないことに帰因する。
ピンチオフを効果的に行う方法の一つとして、アンドー
プＧ ａ Ａ ｓ層２の厚みを数１００人まで薄くする
ことが考えられるが、これは、次の３点から好ましくな
い。（Ｉ）ＧａＡｓ層中の電子が、半絶縁性基板内に入
ることで、電流の総量が減少する。（２）半絶縁性基板
の性質、特に電子の移動度の影響を受は易い、（３）基
板の直上に、厚さ数１００人の能動層を作る必要があり
、結晶成長上難しい、ピンチオフを効果的に行うには電
子のチャネルを構成する層にダブル・ヘテロ接合を有せ
しめることによって、上記の問題点を解決していた。そ
の例として、たとえば、特開昭５７−７６８７９号公報
の例がある。
プＧ ａ Ａ ｓ層２の厚みを数１００人まで薄くする
ことが考えられるが、これは、次の３点から好ましくな
い。（Ｉ）ＧａＡｓ層中の電子が、半絶縁性基板内に入
ることで、電流の総量が減少する。（２）半絶縁性基板
の性質、特に電子の移動度の影響を受は易い、（３）基
板の直上に、厚さ数１００人の能動層を作る必要があり
、結晶成長上難しい、ピンチオフを効果的に行うには電
子のチャネルを構成する層にダブル・ヘテロ接合を有せ
しめることによって、上記の問題点を解決していた。そ
の例として、たとえば、特開昭５７−７６８７９号公報
の例がある。
ところが、ゲート長をサブミクロン化した場合特開昭５
７−７６８７９号に記載の様にＡΩＧａＡｓをバッファ
一層にしてもピンチオフ近傍でリーク電流が存在するこ
とを見い出した。
７−７６８７９号に記載の様にＡΩＧａＡｓをバッファ
一層にしてもピンチオフ近傍でリーク電流が存在するこ
とを見い出した。
その原因を解析したところ、ゲート電極ドレイン電極方
で、電子温度が数十倍も高くなり、電子が、アンドープ
Ｇ ａ Ａ ｓ中をバッファ一層であるＡ Ｑ ＧａＡ
ｓのところにまで広がるためであることつきとめた。
で、電子温度が数十倍も高くなり、電子が、アンドープ
Ｇ ａ Ａ ｓ中をバッファ一層であるＡ Ｑ ＧａＡ
ｓのところにまで広がるためであることつきとめた。
即ち、ピンチオフ近傍でのリーク電流をなくすには、ア
ンドープＧ ａ Ａ ｓ層の膜厚即ちバッファーｒのＡ
Ｑ ＧａＡｓと二次元電子ガスの距離が極めて重要で
あることがわかってきた。
ンドープＧ ａ Ａ ｓ層の膜厚即ちバッファーｒのＡ
Ｑ ＧａＡｓと二次元電子ガスの距離が極めて重要で
あることがわかってきた。
本発明の目的は、サブミクロンゲート長領域ではまして
有効な、２次元状担体を能動層に用いるヘテロ接合型Ｆ
ＥＴのピンチオフ電流を押えるのに有効なトランジスタ
構造を提供することにある。
有効な、２次元状担体を能動層に用いるヘテロ接合型Ｆ
ＥＴのピンチオフ電流を押えるのに有効なトランジスタ
構造を提供することにある。
サブミクロンゲート長領域で特にピンチオフ電流の電流
を従来構造のＦＥＴでは制御できなかった理由は、第３
図（ｃ）と（ｄ）を比べることで定性的には説明できる
。
を従来構造のＦＥＴでは制御できなかった理由は、第３
図（ｃ）と（ｄ）を比べることで定性的には説明できる
。
即ち、ヘテロ接合界面に形成される２次元状電子ガスの
拡がりはソース・ドレイン電圧、ゲート電圧を印加しな
い場合（ｓｔａｔｉｃ ｃａｓｅ）高さ３００人である
。一方、第３図（ｄ）に示す様にトランジスタ動作時に
は数１０００人の範囲に広がり、ゲート長がサブミクロ
ンになると二次元担体の担体温度が高くなるため、更に
広がりやすくなる。
拡がりはソース・ドレイン電圧、ゲート電圧を印加しな
い場合（ｓｔａｔｉｃ ｃａｓｅ）高さ３００人である
。一方、第３図（ｄ）に示す様にトランジスタ動作時に
は数１０００人の範囲に広がり、ゲート長がサブミクロ
ンになると二次元担体の担体温度が高くなるため、更に
広がりやすくなる。
本発明ではヘテロ接合を用いて、第１図（ａ）。
（ｂ）に示す様に、２次元状担体を、−次元的な井戸型
ポテンシャル内に閉じこめることで上記問題を解決した
。
ポテンシャル内に閉じこめることで上記問題を解決した
。
第３図（ａ）、（ｂ）では、アンドープＡ Ｑ ＧａＡ
ｓバッファ一層４２．アンドープＧａＡｓ４０（膜厚を
Ｗとする）、スペーサ一層のアンドープＡＱＧａＡｓ４
１のエネルギーバンド図を示している。
ｓバッファ一層４２．アンドープＧａＡｓ４０（膜厚を
Ｗとする）、スペーサ一層のアンドープＡＱＧａＡｓ４
１のエネルギーバンド図を示している。
本発明のトランジスタでは、二次元状担体の界面垂直方
向の拡がりを、ｄマとすると、Ｗ＜２ｄマ の関係をみたす様にＷを形成するところにある。
向の拡がりを、ｄマとすると、Ｗ＜２ｄマ の関係をみたす様にＷを形成するところにある。
Ｗ〜３ｄｖの場合の二宋ルギーバンド図を第１図（ａ）
に示している。
に示している。
ｗａ’ｄｖの場合のエネルギーバンド図を第１図（ｂ）
に示す。
に示す。
この場合、井戸型ポテンシャルに閉じこめられた２次元
状担体のふるまいを示す、即ち、最低のエネルギーレベ
ル１００に担体はほとんど閉じこめられることになる。
状担体のふるまいを示す、即ち、最低のエネルギーレベ
ル１００に担体はほとんど閉じこめられることになる。
２３は界面垂直方向の波動関数を示している。
以下、本発明を実施例を通して更に詳しく説明する。
実施例Ｉ
Ｇ ａ Ａ ｓ ／ＡｆｌＧａＡｓヘテロ接合を用いて
形成した場合の主要工程を第４図（ａ）、（ｂ）に示す
。
形成した場合の主要工程を第４図（ａ）、（ｂ）に示す
。
ＭＢＥ （分子線エピタキシー法）を用いて、半絶縁性
（又はｐ型）ＧａＡｓ基板１０上に、０．３μｍ程度と
アンドープＧａＡｓ１Ｏ’ を成長させ、更に、アンド
ープＡ ＱＸＧ ａｔ−ｘＡ ｓ （ｘ ： Ｏ−２〜
０．４５を通常用いている）４２を０．５μｍ成長させ
、更に３００人のアンド・−プＧａＡｓ４０更に、アン
ドープＡ Ｑ ｙＧ ａ ｚ−ｙＡ ｓ ４１ （ｙ≧
０．３）を５０人成長後、Ｓｉを３ Ｘ １０”δａ１
１″″３含有するｎ型Ａｌ２ｚＧａｚ−ｚＡｓ（０＜ｚ
≦０．２５）４３を１００人形成、更にアンドープＡ
Ｑ ｗ Ｇ ａ １−１１ Ａ ｓ（ｗ＞０．３ ）４
４を５０人成長させ、更にＳｉを４ Ｘ １０ ”ｃｍ
−’含有するｎ＋ＧａＡｓ層４５を２００人形成した（
第４図（ｄ））、ひき続いてＡ ｕ Ｇ ｅ ／ Ｎ
ｉ ／ Ａ ｕからなるソース・ドレイン電極１６．１
６’ を形成し、４５０℃２分のアロイを行った。次に
ＣＣＡｘＦｘ／Ｈｅガスを用いた反応性イオンエツチン
グ法によりｎ＋ＧａＡｓ４５を選択的に取り除きＭ ｏ
／ Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕよりなるゲート
電極１７を形成した。
（又はｐ型）ＧａＡｓ基板１０上に、０．３μｍ程度と
アンドープＧａＡｓ１Ｏ’ を成長させ、更に、アンド
ープＡ ＱＸＧ ａｔ−ｘＡ ｓ （ｘ ： Ｏ−２〜
０．４５を通常用いている）４２を０．５μｍ成長させ
、更に３００人のアンド・−プＧａＡｓ４０更に、アン
ドープＡ Ｑ ｙＧ ａ ｚ−ｙＡ ｓ ４１ （ｙ≧
０．３）を５０人成長後、Ｓｉを３ Ｘ １０”δａ１
１″″３含有するｎ型Ａｌ２ｚＧａｚ−ｚＡｓ（０＜ｚ
≦０．２５）４３を１００人形成、更にアンドープＡ
Ｑ ｗ Ｇ ａ １−１１ Ａ ｓ（ｗ＞０．３ ）４
４を５０人成長させ、更にＳｉを４ Ｘ １０ ”ｃｍ
−’含有するｎ＋ＧａＡｓ層４５を２００人形成した（
第４図（ｄ））、ひき続いてＡ ｕ Ｇ ｅ ／ Ｎ
ｉ ／ Ａ ｕからなるソース・ドレイン電極１６．１
６’ を形成し、４５０℃２分のアロイを行った。次に
ＣＣＡｘＦｘ／Ｈｅガスを用いた反応性イオンエツチン
グ法によりｎ＋ＧａＡｓ４５を選択的に取り除きＭ ｏ
／ Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕよりなるゲート
電極１７を形成した。
以上の実施例では不純物はすべてｎ型であった。
このｎ型不純物のＳｉをＢ ｅ 、 Ｇ ｓ ＊ Ｍ
ｇ等のｐ型不純物におきかえれば、ＰチャンネルＦＥＴ
にも適用できる。
ｇ等のｐ型不純物におきかえれば、ＰチャンネルＦＥＴ
にも適用できる。
実施例２
Ｇ ｅ ／ Ｇ ａ Ａ ｓ （又はＡ Ｑ ＧａＡｓ
） ヘテロ接合を用いたＰチャンネルヘテロ接合ＦＥＴ
に本発明を適用した場合の主要工程を第５図（ａ）、（
ｂ）を用いて説明する。ＭＢＥ法を用いて、半絶縁性Ｇ
ａ Ａ ｓ基板ｌｏ上にアンドープＧａＡｓ１Ｏ’を
０．２μｍ、アンドープ（又はＳｉを１０１４１−３ド
ープした） Ａ ＱｘＧ ａｘ−ｘＡ ｓ （ｘ ：
０．２−０．４５を通）よ使用）４２′を０．３μｍ
成長させる。続いて、ｎ−Ｇｅ６０を３００人形成し、
アンドープＡ Ｑ ｙＧ ａｘ−ｙＡ ｓ （ｙは通常
ｏ、４５以下）４１′を５０人形成更にＢｅを１０１９
Ｃ２１１−’程度含有するｐ型Ａ Ｑ ｙＧ ａ １−
ｙＡ ｓ ６１を１５０人形成し、アンドープＡＱｚＧ
ａｌ−ｚＡｓ （ｚ＝０．２〜０．４５ ）４４’ を
６０人成長後、ＢｅをＩ×１０１９ａ＋＋−”程度含有
するＰ型Ｇ ａ Ａ ｓ ６２を５００人形成した。次
に、ソース・ドレイン電極として、６８．６９を形成し
５００℃１分のアロイを行った。 ＣＣＱ ｘＦ ｚ／
Ｈｅ混合ガスを用いてｐ＋ＧａＡｓ６２を選択的にド
ライエツチングで除去し、ゲート電極７０をＭ ｏ ／
Ｔ ｉ ／ Ｐ ｔ ／Ａｕで形成した。
） ヘテロ接合を用いたＰチャンネルヘテロ接合ＦＥＴ
に本発明を適用した場合の主要工程を第５図（ａ）、（
ｂ）を用いて説明する。ＭＢＥ法を用いて、半絶縁性Ｇ
ａ Ａ ｓ基板ｌｏ上にアンドープＧａＡｓ１Ｏ’を
０．２μｍ、アンドープ（又はＳｉを１０１４１−３ド
ープした） Ａ ＱｘＧ ａｘ−ｘＡ ｓ （ｘ ：
０．２−０．４５を通）よ使用）４２′を０．３μｍ
成長させる。続いて、ｎ−Ｇｅ６０を３００人形成し、
アンドープＡ Ｑ ｙＧ ａｘ−ｙＡ ｓ （ｙは通常
ｏ、４５以下）４１′を５０人形成更にＢｅを１０１９
Ｃ２１１−’程度含有するｐ型Ａ Ｑ ｙＧ ａ １−
ｙＡ ｓ ６１を１５０人形成し、アンドープＡＱｚＧ
ａｌ−ｚＡｓ （ｚ＝０．２〜０．４５ ）４４’ を
６０人成長後、ＢｅをＩ×１０１９ａ＋＋−”程度含有
するＰ型Ｇ ａ Ａ ｓ ６２を５００人形成した。次
に、ソース・ドレイン電極として、６８．６９を形成し
５００℃１分のアロイを行った。 ＣＣＱ ｘＦ ｚ／
Ｈｅ混合ガスを用いてｐ＋ＧａＡｓ６２を選択的にド
ライエツチングで除去し、ゲート電極７０をＭ ｏ ／
Ｔ ｉ ／ Ｐ ｔ ／Ａｕで形成した。
他のヘテロ接合系におけるｎチャンネル／ｐチャンネル
のＦＥＴにおいても本発明は有効である。
のＦＥＴにおいても本発明は有効である。
また、Ｉ ｎ Ｐ／ＩｎＧａＡｓ、 Ｉ ｎ Ｐ／丁ｎ
ＧａＡｓＰ 。
ＧａＡｓＰ 。
Ａ１１ｙＧａｔ−ｙＡｓ／ＡＱｘＧａ１−ｘＡｓ、Ｇａ
Ａｓ／ＡＱＧａＡｓＰ、 Ｉ ｎ Ａ ｓ ／ＧａＡｓ
Ｓｂ、 Ａ Ｑ ｘＧ ａ ｚ−ｘＡｓ（Ｏ≦ｘ≦１
） ／ Ｇ ｅ 、 Ｃｄ Ｔ ｅ ／ Ｉ ｎ Ｓ
ｂ 。
Ａｓ／ＡＱＧａＡｓＰ、 Ｉ ｎ Ａ ｓ ／ＧａＡｓ
Ｓｂ、 Ａ Ｑ ｘＧ ａ ｚ−ｘＡｓ（Ｏ≦ｘ≦１
） ／ Ｇ ｅ 、 Ｃｄ Ｔ ｅ ／ Ｉ ｎ Ｓ
ｂ 。
Ｇ ａ Ｓ ｂ ／ Ｉ ｎ Ａ ｓ等の格子整合のと
れたヘテロ接合系でも有効である。
れたヘテロ接合系でも有効である。
本発明によれば、二次元状担体を井戸型ポテンシャル的
に形成した二重ヘテロ接合を用いることで、ゲート長サ
ブミクロン領域において、特に短チャンネル効果、しき
い値近傍でのリーク電流防止に効果がある。又、ゲート
長０．１μｍ以下のヘテロ接合ＦＥＴでは、本発明の構
造が不可欠である。
に形成した二重ヘテロ接合を用いることで、ゲート長サ
ブミクロン領域において、特に短チャンネル効果、しき
い値近傍でのリーク電流防止に効果がある。又、ゲート
長０．１μｍ以下のヘテロ接合ＦＥＴでは、本発明の構
造が不可欠である。
第１図（ａ）、（ｂ）は、本発明のＦＥＴＷ造のゲート
直下部分エネルギーバンド図、第２図は、ソース・ドレ
イン電流のゲート電圧依存性、第３図（ａ）と（ｂ）は
従来構造の選択ドープヘテロ接合型ＦＥＴの断面構造と
そのエネルギーバンド図、第３図（ｃ）はヘテロ接合界
面での二次元電子ガスの密度分布、第３図（ｄ）は動作
時の電流パスの・図、第４図、第５図は本発明の実施例
のトランジスタの主要工程図である。 １０・・・基板、１１・・・アンドープＧ ａ Ａ ｓ
、１２・・・アンドープＡ １２ ＧａＡｓ、 １４−
ｎ型Ａ Ｑ ｘ Ｇ ａ １−Ｘ Ａ ｓ、２３・・
・２次元祖体の界面垂直方向キャリア密度分布、２４・
・・モレリーク電流、４０・・・アンドープＧ ａ Ａ
ｓ、４２−・・アンドープＡ Ｑ ＧａＡｓ、
、、、二＼ｆ ・ ア１ 代理人 弁理士 小川置方ゝ＜ ”；””Ｌ １ 図 ４Ｉ 々 ４Ｚ冨 ２ 図 ケ・−ト電反 （％Ｒ；） 第 ３ 国 百 ３ 図 ２次元電子ブスの密度８Ｉｐ （丁＝ＯＫ）第 ３
国
直下部分エネルギーバンド図、第２図は、ソース・ドレ
イン電流のゲート電圧依存性、第３図（ａ）と（ｂ）は
従来構造の選択ドープヘテロ接合型ＦＥＴの断面構造と
そのエネルギーバンド図、第３図（ｃ）はヘテロ接合界
面での二次元電子ガスの密度分布、第３図（ｄ）は動作
時の電流パスの・図、第４図、第５図は本発明の実施例
のトランジスタの主要工程図である。 １０・・・基板、１１・・・アンドープＧ ａ Ａ ｓ
、１２・・・アンドープＡ １２ ＧａＡｓ、 １４−
ｎ型Ａ Ｑ ｘ Ｇ ａ １−Ｘ Ａ ｓ、２３・・
・２次元祖体の界面垂直方向キャリア密度分布、２４・
・・モレリーク電流、４０・・・アンドープＧ ａ Ａ
ｓ、４２−・・アンドープＡ Ｑ ＧａＡｓ、
、、、二＼ｆ ・ ア１ 代理人 弁理士 小川置方ゝ＜ ”；””Ｌ １ 図 ４Ｉ 々 ４Ｚ冨 ２ 図 ケ・−ト電反 （％Ｒ；） 第 ３ 国 百 ３ 図 ２次元電子ブスの密度８Ｉｐ （丁＝ＯＫ）第 ３
国
Claims (1)
- 【特許請求の範囲】 １、不純物を故意には添加しない（アンドープ；ＧａＡ
ｓ／ＡｌＧａＡｓの場合１０＾１＾４ｃｍ＾−＾３以下
の残留不純物レベル）半導体層（ I ）と該半導体層（
I ）とヘテロ接合を形成されており、電子親和力の強
いアンドープ半導体層（II）の膜厚は該半導体層（II）
中に形成される２次元状担体の界面垂直方向拡がり程度
以下に形成され、該半導体層（II）にヘテロ接合を形成
し該半導体層（II）より電子親和力の弱い半導体層（I
II）が不純物を選択的にドープされて形成される二重ヘ
テロ接合中を能動層とし、該能動層中の担体を制御する
電極と、該能動層に電子的に接続する電極を少なくとも
２個以上有することを特徴とする半導体装置。 ２、前記半導体層（ I ）をＡｌＧａＡｓ、前記半導体
層（II）をＧａＡｓ、前記半導体（III）を ＡｌＧａＡｓで形成することを特徴とする特許請求の範
囲第１項記載の半導体装置。 ３、前記半導体層（ I ）をＡｌ＿ｘＧａ＿１＿−＿ｘ
Ａｓ（０≦ｘ≦１）、前記半導体層（II）をＧｅ、前記
半導体層（III）をＡｌ＿ｙＧａ＿１＿−＿ｙＡｓ（０
≦ｙ≦１）で形成することを特徴とする特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14002986A JPS62298179A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14002986A JPS62298179A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298179A true JPS62298179A (ja) | 1987-12-25 |
Family
ID=15259297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14002986A Pending JPS62298179A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298179A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0558011A2 (en) * | 1992-02-25 | 1993-09-01 | Sony Corporation | High electron mobility transistor |
-
1986
- 1986-06-18 JP JP14002986A patent/JPS62298179A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0558011A2 (en) * | 1992-02-25 | 1993-09-01 | Sony Corporation | High electron mobility transistor |
| US5406099A (en) * | 1992-02-25 | 1995-04-11 | Sony Corporation | High electron mobility transistor |
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