JP3517803B2 - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JP3517803B2 JP3517803B2 JP24901395A JP24901395A JP3517803B2 JP 3517803 B2 JP3517803 B2 JP 3517803B2 JP 24901395 A JP24901395 A JP 24901395A JP 24901395 A JP24901395 A JP 24901395A JP 3517803 B2 JP3517803 B2 JP 3517803B2
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Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体装置に
関するものであり、特に、閾値電圧或いは導電型の異な
る複数のヘテロ接合電界効果トランジスタを平坦な基板
上に集積化した化合物半導体装置に関するものである。
関するものであり、特に、閾値電圧或いは導電型の異な
る複数のヘテロ接合電界効果トランジスタを平坦な基板
上に集積化した化合物半導体装置に関するものである。
【０００２】
【従来の技術】近年、ＨＥＭＴ（高電子移動度トランジ
スタ）或いはＭＥＳＦＥＴ（ショットキーバリアゲート
電界効果トランジスタ）に代表される化合物半導体ヘテ
ロ接合電界効果トランジスタは、シリコンデバイスでは
不可能であった高速動作、及び、低消費電力動作が可能
であるために、高周波半導体装置として用いられている
が、その利点を十分に発揮するためには、素子が動作し
ていない状態での消費電力を小さく抑える必要がある。
スタ）或いはＭＥＳＦＥＴ（ショットキーバリアゲート
電界効果トランジスタ）に代表される化合物半導体ヘテ
ロ接合電界効果トランジスタは、シリコンデバイスでは
不可能であった高速動作、及び、低消費電力動作が可能
であるために、高周波半導体装置として用いられている
が、その利点を十分に発揮するためには、素子が動作し
ていない状態での消費電力を小さく抑える必要がある。
【０００３】そのためには、シリコンデバイスにおいて
実現しているように、相補型素子と高速動作素子との集
積化技術の開発が必要であり、相補型素子の形成に際し
ては、当然ｎチャネル素子とｐチャネル素子の両方が必
要となり、一般には夫々の閾値電圧を０．２〜０．４Ｖ
及び−０．２〜−０．４Ｖに制御する必要がある。
実現しているように、相補型素子と高速動作素子との集
積化技術の開発が必要であり、相補型素子の形成に際し
ては、当然ｎチャネル素子とｐチャネル素子の両方が必
要となり、一般には夫々の閾値電圧を０．２〜０．４Ｖ
及び−０．２〜−０．４Ｖに制御する必要がある。
【０００４】従来、このような閾値電圧の異なる化合物
半導体ヘテロ接合電界効果トランジスタを集積化する場
合には、ディプリーションモード（Ｄモード）ＦＥＴ用
とエンハンスメントモード（Ｅモード）ＦＥＴ用の異な
った構造を別々に用意していた。
半導体ヘテロ接合電界効果トランジスタを集積化する場
合には、ディプリーションモード（Ｄモード）ＦＥＴ用
とエンハンスメントモード（Ｅモード）ＦＥＴ用の異な
った構造を別々に用意していた。
【０００５】例えば、半絶縁性ＧａＡｓ基板等の半導体
基板上に、ｉ型ＧａＡｓ層等のバッファ層、ｎ型ＧａＡ
ｓ層等のｎドーピング層、ｉ型ＩｎＧａＡｓ層等のチャ
ネル層、ｉ型ＡｌＧａＡｓ層等の障壁層、ｉ型ＧａＡｓ
層等のキャップ層、ｉ型ＡｌＧａＡｓ層等のエッチング
ストッパ層、及び、ｉ型ＧａＡｓ層等からなるＶth調整
層をＭＯＶＰＥ法等によって順次エピタキシャル成長さ
せ、Ｖth調整層及びエッチングストッパ層の一部を選択
的に除去してキャップ層を露出させ、キャップ層露出部
にはＥモードＦＥＴを、また、Ｖth調整層側にはＤモー
ドＦＥＴを形成していた。
基板上に、ｉ型ＧａＡｓ層等のバッファ層、ｎ型ＧａＡ
ｓ層等のｎドーピング層、ｉ型ＩｎＧａＡｓ層等のチャ
ネル層、ｉ型ＡｌＧａＡｓ層等の障壁層、ｉ型ＧａＡｓ
層等のキャップ層、ｉ型ＡｌＧａＡｓ層等のエッチング
ストッパ層、及び、ｉ型ＧａＡｓ層等からなるＶth調整
層をＭＯＶＰＥ法等によって順次エピタキシャル成長さ
せ、Ｖth調整層及びエッチングストッパ層の一部を選択
的に除去してキャップ層を露出させ、キャップ層露出部
にはＥモードＦＥＴを、また、Ｖth調整層側にはＤモー
ドＦＥＴを形成していた。
【０００６】また、上記のような閾値電圧の異なる電界
効果トランジスタを相補型にするためには、Ｅモードと
ＤモードのｎチャネルＦＥＴにｐチャネルＦＥＴを集積
化するために更にｐチャネルＦＥＴのための構造を積層
する必要があった。
効果トランジスタを相補型にするためには、Ｅモードと
ＤモードのｎチャネルＦＥＴにｐチャネルＦＥＴを集積
化するために更にｐチャネルＦＥＴのための構造を積層
する必要があった。
【０００７】例えば、まず、半絶縁性ＧａＡｓ基板等の
半導体基板上に、ｉ型ＧａＡｓ層等のバッファ層、ｐ型
ＧａＡｓ層等のｐドーピング層、ｉ型ＩｎＧａＡｓ層等
のチャネル層、ｉ型ＡｌＧａＡｓ層等の障壁層、ｉ型Ｇ
ａＡｓ層等の第１キャップ層、ｉ型ＡｌＧａＡｓ等の第
１エッチングストッパ層、ｉ型ＧａＡｓ層等のバッファ
層、ｎ型ＧａＡｓ層等のｎドーピング層、ｉ型ＩｎＧａ
Ａｓ層等のチャネル層、ｉ型ＡｌＧａＡｓ層等の障壁
層、ｉ型ＧａＡｓ層等の第２キャップ層、ｉ型ＡｌＧａ
Ａｓ層等の第２エッチングストッパ層、及び、ｉ型Ｇａ
Ａｓ層等からなるＶth調整層をＭＯＶＰＥ法等によって
順次エピタキシャル成長させる。
半導体基板上に、ｉ型ＧａＡｓ層等のバッファ層、ｐ型
ＧａＡｓ層等のｐドーピング層、ｉ型ＩｎＧａＡｓ層等
のチャネル層、ｉ型ＡｌＧａＡｓ層等の障壁層、ｉ型Ｇ
ａＡｓ層等の第１キャップ層、ｉ型ＡｌＧａＡｓ等の第
１エッチングストッパ層、ｉ型ＧａＡｓ層等のバッファ
層、ｎ型ＧａＡｓ層等のｎドーピング層、ｉ型ＩｎＧａ
Ａｓ層等のチャネル層、ｉ型ＡｌＧａＡｓ層等の障壁
層、ｉ型ＧａＡｓ層等の第２キャップ層、ｉ型ＡｌＧａ
Ａｓ層等の第２エッチングストッパ層、及び、ｉ型Ｇａ
Ａｓ層等からなるＶth調整層をＭＯＶＰＥ法等によって
順次エピタキシャル成長させる。
【０００８】次いで、フォトレジストをマスクとしてＶ
th調整層及び第２エッチングストッパ層の一部を選択的
に除去して第２キャップ層を露出させ、さらに、新たな
フォトレジストをマスクとして露出した第２キャップ層
乃至第１エッチングストッパ層の一部を選択的に除去し
て第１キャップ層露出部にｐチャネルＦＥＴを、第２キ
ャップ層露出部にはＥモードＦＥＴを、さらに、Ｖth調
整層側にはＤモードＦＥＴを形成していた。
th調整層及び第２エッチングストッパ層の一部を選択的
に除去して第２キャップ層を露出させ、さらに、新たな
フォトレジストをマスクとして露出した第２キャップ層
乃至第１エッチングストッパ層の一部を選択的に除去し
て第１キャップ層露出部にｐチャネルＦＥＴを、第２キ
ャップ層露出部にはＥモードＦＥＴを、さらに、Ｖth調
整層側にはＤモードＦＥＴを形成していた。
【０００９】
【発明が解決しようとする課題】しかし、従来の相補型
素子と高速動作素子とを集積化した相補型化合物半導体
装置等においては、ｐドーピング層乃至第１キャップ層
からなるｐチャネルＦＥＴ用構造、第１エッチングスト
ッパ層乃至第２キャップ層からなるｎチャネルＦＥＴ用
構造、及び、第１エッチングストッパ層乃至Ｖth調整層
からなるＤモードｎチャネルＦＥＴ用構造を別々に用意
する必要があり、エピタキシャル成長工程及び選択エッ
チング工程等の製造工程が複雑になると共に、ウェハ表
面に段差が形成されるので集積度を向上させることが困
難であった。
素子と高速動作素子とを集積化した相補型化合物半導体
装置等においては、ｐドーピング層乃至第１キャップ層
からなるｐチャネルＦＥＴ用構造、第１エッチングスト
ッパ層乃至第２キャップ層からなるｎチャネルＦＥＴ用
構造、及び、第１エッチングストッパ層乃至Ｖth調整層
からなるＤモードｎチャネルＦＥＴ用構造を別々に用意
する必要があり、エピタキシャル成長工程及び選択エッ
チング工程等の製造工程が複雑になると共に、ウェハ表
面に段差が形成されるので集積度を向上させることが困
難であった。
【００１０】また、この様な段差をなくすためには、各
構造の閾値電圧となるように対応する素子形成部分のチ
ャネル領域にのみ選択的にイオン注入を行うことも考え
られるが、チャネル領域近傍のヘテロ接合がイオン注入
による損傷をうけるため素子特性が劣化する問題があ
る。
構造の閾値電圧となるように対応する素子形成部分のチ
ャネル領域にのみ選択的にイオン注入を行うことも考え
られるが、チャネル領域近傍のヘテロ接合がイオン注入
による損傷をうけるため素子特性が劣化する問題があ
る。
【００１１】このヘテロ接合の損傷とは、イオン注入に
よりヘテロ接合を形成する２つの化合物半導体層の構成
元素が相互拡散し、急峻な組成変化が生じていたヘテロ
接合界面がだれて漸近的な組成変化のヘテロ接合となる
現象である。
よりヘテロ接合を形成する２つの化合物半導体層の構成
元素が相互拡散し、急峻な組成変化が生じていたヘテロ
接合界面がだれて漸近的な組成変化のヘテロ接合となる
現象である。
【００１２】したがって、本発明は、閾値電圧の異なる
素子を集積化した化合物半導体装置、或いは、相補型素
子と高速動作素子とを集積化した相補型化合物半導体装
置の素子特性を劣化させることなく、表面を平坦化して
集積度を向上することを目的とする。
素子を集積化した化合物半導体装置、或いは、相補型素
子と高速動作素子とを集積化した相補型化合物半導体装
置の素子特性を劣化させることなく、表面を平坦化して
集積度を向上することを目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、半導体基板１上に設けられた少なくと
もバッファ層２、チャネル層４、及び、障壁層６を有す
る化合物半導体装置において、バッファ層２とチャネル
層４との間、及び、前記チャネル層４と前記障壁層６と
の間の少なくとも何れか一方に挿入された前記障壁層６
よりイオン損傷を受けにくい耐イオン損傷性を高めるた
めのスペーサ層３，５と、前記バッファ層２までに達す
るイオン注入領域とを備えるとともに、前記イオン注入
領域と、非イオン注入領域とに互いに特性の異なる素子
を設けたことを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、半導体基板１上に設けられた少なくと
もバッファ層２、チャネル層４、及び、障壁層６を有す
る化合物半導体装置において、バッファ層２とチャネル
層４との間、及び、前記チャネル層４と前記障壁層６と
の間の少なくとも何れか一方に挿入された前記障壁層６
よりイオン損傷を受けにくい耐イオン損傷性を高めるた
めのスペーサ層３，５と、前記バッファ層２までに達す
るイオン注入領域とを備えるとともに、前記イオン注入
領域と、非イオン注入領域とに互いに特性の異なる素子
を設けたことを特徴とする。
【００１４】このように、バッファ層２とチャネル層４
との間、及び、チャネル層４と障壁層６との間の少なく
とも一方に障壁層６に比べてイオン損傷を受けにくい耐
イオン損傷性を高めるためのスペーサ層３，５を挿入す
ることにより、イオン注入によって閾値電圧を調整して
も、チャネル領域４に損傷が生じにくくなるので、素子
特性を劣化させることなく化合物半導体装置の表面を平
坦化することができ、それによって集積度を向上するこ
とができる。
との間、及び、チャネル層４と障壁層６との間の少なく
とも一方に障壁層６に比べてイオン損傷を受けにくい耐
イオン損傷性を高めるためのスペーサ層３，５を挿入す
ることにより、イオン注入によって閾値電圧を調整して
も、チャネル領域４に損傷が生じにくくなるので、素子
特性を劣化させることなく化合物半導体装置の表面を平
坦化することができ、それによって集積度を向上するこ
とができる。
【００１５】（２）また、本発明は、上記（１）におい
て、障壁層がＩｎ x Ｇａ 1-x Ｐ（但し、０．４≦ｘ≦
０．６）からなり、スペーサ層がチャネル層と障壁層と
の間にのみに設けられていることを特徴とする。
て、障壁層がＩｎ x Ｇａ 1-x Ｐ（但し、０．４≦ｘ≦
０．６）からなり、スペーサ層がチャネル層と障壁層と
の間にのみに設けられていることを特徴とする。
【００１６】Ｉｎ x Ｇａ 1-x Ｐ（０．４≦ｘ≦０．６）
はＡｌＧａＡｓより禁制帯幅が広いので、このＩｎ x Ｇ
ａ 1-x Ｐを障壁層６として用いることにより障壁層６を
より薄くすることが可能となり、素子特性の向上が期待
できる。また、Ｉｎ比ｘを０．４≦ｘ≦０．６とするこ
とによって、ＧａＡｓからなる半導体基板１と格子整合
をとることができる。さらに、Ｉｎ x Ｇａ 1-x Ｐ（０．
４≦ｘ≦０．６）はイオン注入損傷に対する耐性が大き
くないので、チャネル層４と障壁層６との間にスペーサ
層５を挿入する必要がある。
はＡｌＧａＡｓより禁制帯幅が広いので、このＩｎ x Ｇ
ａ 1-x Ｐを障壁層６として用いることにより障壁層６を
より薄くすることが可能となり、素子特性の向上が期待
できる。また、Ｉｎ比ｘを０．４≦ｘ≦０．６とするこ
とによって、ＧａＡｓからなる半導体基板１と格子整合
をとることができる。さらに、Ｉｎ x Ｇａ 1-x Ｐ（０．
４≦ｘ≦０．６）はイオン注入損傷に対する耐性が大き
くないので、チャネル層４と障壁層６との間にスペーサ
層５を挿入する必要がある。
【００１７】（３）また、本発明は、上記（１）におい
て、障壁層６がＩｎ x Ｇａ 1-x Ｐ（但し、０．４≦ｘ≦
０．６）からなり、スペーサ層３，５がバッファ層２と
チャネル層４との間、及び、チャネル層４と障壁層６と
の間に設けられていることを特徴とする。
て、障壁層６がＩｎ x Ｇａ 1-x Ｐ（但し、０．４≦ｘ≦
０．６）からなり、スペーサ層３，５がバッファ層２と
チャネル層４との間、及び、チャネル層４と障壁層６と
の間に設けられていることを特徴とする。
【００１８】この場合、障壁層６がイオン注入損傷に対
する耐性の大きくないＩｎ x Ｇａ 1-x Ｐ（０．４≦ｘ≦
０．６）であるので、チャネル層４と障壁層６との間に
もスペーサ層５を挿入する必要がある。
する耐性の大きくないＩｎ x Ｇａ 1-x Ｐ（０．４≦ｘ≦
０．６）であるので、チャネル層４と障壁層６との間に
もスペーサ層５を挿入する必要がある。
【００１９】（４）また、本発明は、半導体基板１上に
設けられた少なくともバッファ層２、チャネル層４、及
び、障壁層６を有する化合物半導体装置において、チャ
ネル層４と障壁層６との間に挿入された耐イオン損傷性
を高めるためのスペーサ層５と、バッファ層３までに達
するイオン注入領域とを備えるとともに、イオン注入領
域と、非イオン注入領域とに互いに特性の異なる素子を
設けたことを特徴とする。
設けられた少なくともバッファ層２、チャネル層４、及
び、障壁層６を有する化合物半導体装置において、チャ
ネル層４と障壁層６との間に挿入された耐イオン損傷性
を高めるためのスペーサ層５と、バッファ層３までに達
するイオン注入領域とを備えるとともに、イオン注入領
域と、非イオン注入領域とに互いに特性の異なる素子を
設けたことを特徴とする。
【００２０】この様に、チャネル層４の組成によって
は、チャネル層４と障壁層６との間に挿入された耐イオ
ン損傷性を高めるためのスペーサ層５を挿入するだけで
良くなる。
は、チャネル層４と障壁層６との間に挿入された耐イオ
ン損傷性を高めるためのスペーサ層５を挿入するだけで
良くなる。
【００２１】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、注入したイオンのピークが
バッファ層２内にあることを特徴とする。
（４）のいずれかにおいて、注入したイオンのピークが
バッファ層２内にあることを特徴とする。
【００２２】（６）また、本発明は、上記（１）乃至
（５）のいずれかにおいて、スペーサ層３，５が、Ａｌ
x Ｇａ 1-x Ａｓ（但し、ｘ≧０．５）からなることを特
徴とする。
（５）のいずれかにおいて、スペーサ層３，５が、Ａｌ
x Ｇａ 1-x Ａｓ（但し、ｘ≧０．５）からなることを特
徴とする。
【００２３】この様に、スペーサ層３，５としてＡｌ x
Ｇａ 1-x Ａｓ（但し、ｘ≧０．５）を用いることによっ
て、イオン注入に伴うヘテロ接合の損傷を効果的に低減
することができる。
Ｇａ 1-x Ａｓ（但し、ｘ≧０．５）を用いることによっ
て、イオン注入に伴うヘテロ接合の損傷を効果的に低減
することができる。
【００２４】即ち、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、Ｇ
ａＰ、ＩｎＰ等の２元化合物半導体及びこれらの混晶化
合物半導体は、構成元素間の結合力の大小によりイオン
注入によって受ける損傷の大きさは異なるものであり、
イオン注入の条件にもよるが、一般的な条件ではＡｌ x
Ｇａ 1-x Ａｓ（但し、ｘ≧０．５）は他の化合物半導体
に比べてイオン注入損傷に強いものである。
ａＰ、ＩｎＰ等の２元化合物半導体及びこれらの混晶化
合物半導体は、構成元素間の結合力の大小によりイオン
注入によって受ける損傷の大きさは異なるものであり、
イオン注入の条件にもよるが、一般的な条件ではＡｌ x
Ｇａ 1-x Ａｓ（但し、ｘ≧０．５）は他の化合物半導体
に比べてイオン注入損傷に強いものである。
【００２５】（７）また、本発明は、上記（１）乃至
（６）のいずれかにおいて、スペーサ層３，５の厚さが
５〜３０Åであり、且つ、イオン注入領域と、非イオン
注入領域とに互いに閾値電圧の異なる２つのタイプのｎ
チャネル素子を設けたことを特徴とする。
（６）のいずれかにおいて、スペーサ層３，５の厚さが
５〜３０Åであり、且つ、イオン注入領域と、非イオン
注入領域とに互いに閾値電圧の異なる２つのタイプのｎ
チャネル素子を設けたことを特徴とする。
【００２６】スペーサ層５の厚さは、あまり薄いと十分
な効果が得られなくなるので最小膜厚があり、イオン注
入の条件にもよるが、ヘテロ接合を形成する化合物半導
体の組み合わせにより、５〜２０Åの最小膜厚となる。
な効果が得られなくなるので最小膜厚があり、イオン注
入の条件にもよるが、ヘテロ接合を形成する化合物半導
体の組み合わせにより、５〜２０Åの最小膜厚となる。
【００２７】例えば、閾値電圧の異なる２つのタイプの
ｎチャネル素子を設ける場合のイオン注入条件における
最小膜厚は、Ｉｎ x Ｇａ 1-x Ａｓ（ｘ＜０．３）／Ｇａ
Ａｓ界面で１０Åであり、また、Ａｌ y Ｇａ 1-y Ａｓ
（ｙ＜０．５）／ＧａＡｓ界面で５Åであり、また、Ａ
ｌ y Ｇａ 1-y Ａｓ（ｙ＜０．５）／Ｉｎ x Ｇａ 1-x Ａｓ
（ｘ＜０．３）界面で５Åであり、また、Ｉｎ x Ｇａ
1-x Ｐ（０．４≦ｘ≦０．６）／ＧａＡｓ界面で１０Å
であり、さらに、Ｉｎ x Ｇａ 1-x Ｐ（０．４≦ｘ≦０．
６）／Ｉｎ x Ｇａ 1-x Ａｓ（ｘ＜０．３）界面で１０Å
である。
ｎチャネル素子を設ける場合のイオン注入条件における
最小膜厚は、Ｉｎ x Ｇａ 1-x Ａｓ（ｘ＜０．３）／Ｇａ
Ａｓ界面で１０Åであり、また、Ａｌ y Ｇａ 1-y Ａｓ
（ｙ＜０．５）／ＧａＡｓ界面で５Åであり、また、Ａ
ｌ y Ｇａ 1-y Ａｓ（ｙ＜０．５）／Ｉｎ x Ｇａ 1-x Ａｓ
（ｘ＜０．３）界面で５Åであり、また、Ｉｎ x Ｇａ
1-x Ｐ（０．４≦ｘ≦０．６）／ＧａＡｓ界面で１０Å
であり、さらに、Ｉｎ x Ｇａ 1-x Ｐ（０．４≦ｘ≦０．
６）／Ｉｎ x Ｇａ 1-x Ａｓ（ｘ＜０．３）界面で１０Å
である。
【００２８】また、スペーサ層５が厚すぎると電子・正
孔に対するエネルギー障壁となり、ヘテロ接合トランジ
スタの動作を妨げることになるので最大膜厚もあり、大
凡３０Åとなる。
孔に対するエネルギー障壁となり、ヘテロ接合トランジ
スタの動作を妨げることになるので最大膜厚もあり、大
凡３０Åとなる。
【００２９】（８）また、本発明は、上記（１）乃至
（６）のいずれかにおいて、スペーサ層３，５スペーサ
層の厚さが１５〜３０Åであり、且つ、イオン注入領域
に相補型素子を構成する一方の導電型の素子を設けると
ともに、非イオン注入領域に相補型素子を構成する他方
の導電型の素子を設けたことを特徴とする。
（６）のいずれかにおいて、スペーサ層３，５スペーサ
層の厚さが１５〜３０Åであり、且つ、イオン注入領域
に相補型素子を構成する一方の導電型の素子を設けると
ともに、非イオン注入領域に相補型素子を構成する他方
の導電型の素子を設けたことを特徴とする。
【００３０】ｐチャネルＦＥＴを形成するために必要な
イオンのドーズ量は、ＤモードＦＥＴを形成するために
必要なイオンのドーズ量の約２倍程度となるので、この
場合のスペーサ層の最小膜厚は、閾値電圧の異なる２つ
のタイプのｎチャネル素子を形成する場合の最小膜厚よ
り１０Å多く必要となる。
イオンのドーズ量は、ＤモードＦＥＴを形成するために
必要なイオンのドーズ量の約２倍程度となるので、この
場合のスペーサ層の最小膜厚は、閾値電圧の異なる２つ
のタイプのｎチャネル素子を形成する場合の最小膜厚よ
り１０Å多く必要となる。
【００３１】（９）また、本発明は、上記（１）乃至
（８）のいずれかにおいて、チャネル層４が、Ｉｎ x Ｇ
ａ 1-x Ａｓ（但し、ｘ＜０．３）からなることを特徴と
する。
（８）のいずれかにおいて、チャネル層４が、Ｉｎ x Ｇ
ａ 1-x Ａｓ（但し、ｘ＜０．３）からなることを特徴と
する。
【００３２】この様に、チャネル層４としてＩｎ比ｘが
ｘ＜０．３のＩｎ x Ｇａ 1-x Ａｓを用いることにより、
半導体基板１或いは障壁層６と格子整合がとれ、且つ、
大きなキャリア密度及びキャリア移動度を有する化合物
半導体装置を形成することができる。
ｘ＜０．３のＩｎ x Ｇａ 1-x Ａｓを用いることにより、
半導体基板１或いは障壁層６と格子整合がとれ、且つ、
大きなキャリア密度及びキャリア移動度を有する化合物
半導体装置を形成することができる。
【００３３】
【発明の実施の形態】本発明の第１の実施の形態の製造
工程を図２乃至図３を参照して説明する。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ２００〜４００Å、好適には３００Åのアンドープ
ＧａＡｓチャネル層１４、厚さ５〜３０Å、好適には５
Åで、Ａｌ比ｘがｘ≧０．５、好適にはｘ＝０．７のア
ンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５、厚さ１０
０〜３００Å、好適には２００Åで、Ａｌ比ｙがｙ＜
０．５、好適にはｙ＝０．３のアンドープＡｌy Ｇａ
1-y Ａｓ障壁層１６、及び、厚さ１００〜３００Å、好
適には２００ÅのアンドープＧａＡｓキャップ層１７を
順次ＭＯＶＰＥ法によってエピタキシャル成長させる。
工程を図２乃至図３を参照して説明する。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ２００〜４００Å、好適には３００Åのアンドープ
ＧａＡｓチャネル層１４、厚さ５〜３０Å、好適には５
Åで、Ａｌ比ｘがｘ≧０．５、好適にはｘ＝０．７のア
ンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５、厚さ１０
０〜３００Å、好適には２００Åで、Ａｌ比ｙがｙ＜
０．５、好適にはｙ＝０．３のアンドープＡｌy Ｇａ
1-y Ａｓ障壁層１６、及び、厚さ１００〜３００Å、好
適には２００ÅのアンドープＧａＡｓキャップ層１７を
順次ＭＯＶＰＥ法によってエピタキシャル成長させる。
【００３４】なお、ｎ型ＧａＡｓバッファ層１３はＦＥ
Ｔの閾値電圧を制御するために設けるものであり、この
不純物濃度によってＥモードＦＥＴの閾値電圧が決定さ
れ、また、アンドープＡｌx Ｇａ1-x Ａｓスペーサ層１
５の厚さはＤモードＦＥＴを形成するためのイオン注入
量に対して最低５Åあれば良く、また、素子の動作特性
に不所望な影響を与えないために最大は３０Åである。
Ｔの閾値電圧を制御するために設けるものであり、この
不純物濃度によってＥモードＦＥＴの閾値電圧が決定さ
れ、また、アンドープＡｌx Ｇａ1-x Ａｓスペーサ層１
５の厚さはＤモードＦＥＴを形成するためのイオン注入
量に対して最低５Åあれば良く、また、素子の動作特性
に不所望な影響を与えないために最大は３０Åである。
【００３５】図２（ｂ）参照
次いで、ＤモードＦＥＴを形成する領域にＳｉイオン１
８を５×１０11〜７×１０11ｃｍ-2、好適には、６×１
０11ｃｍ-2のドーズ量で１００ｋｅＶの加速電圧で打ち
込むことによって、アンドープＧａＡｓバッファ層１２
内にピークを有するＳｉ注入領域１９を形成する。
８を５×１０11〜７×１０11ｃｍ-2、好適には、６×１
０11ｃｍ-2のドーズ量で１００ｋｅＶの加速電圧で打ち
込むことによって、アンドープＧａＡｓバッファ層１２
内にピークを有するＳｉ注入領域１９を形成する。
【００３６】図３（ｃ）参照
次いで、全面にＷＳｉをスパッタリング法によって堆積
させたのちパターニングすることによって、Ｓｉイオン
を注入したＤモードＦＥＴ形成領域と、Ｓｉイオンを注
入していないＥモードＦＥＴ形成領域の夫々の表面にＷ
Ｓｉゲート電極２０を形成し、このＷＳｉゲート電極２
０をマスクとしてＳｉイオン２１を２×１０13〜１×１
０14ｃｍ-2、好適には、４×１０13ｃｍ-2のドーズ量で
５０ｋｅＶの加速電圧で打ち込んだのち、７００〜９０
０℃、好適には８００℃で、３〜１５秒、好適には５秒
間の熱処理を行うことによって、ＥモードＦＥＴ形成領
域及びＤモードＦＥＴ形成領域の夫々に、ｎ型のソース
・ドレイン領域２２，２３を形成する。
させたのちパターニングすることによって、Ｓｉイオン
を注入したＤモードＦＥＴ形成領域と、Ｓｉイオンを注
入していないＥモードＦＥＴ形成領域の夫々の表面にＷ
Ｓｉゲート電極２０を形成し、このＷＳｉゲート電極２
０をマスクとしてＳｉイオン２１を２×１０13〜１×１
０14ｃｍ-2、好適には、４×１０13ｃｍ-2のドーズ量で
５０ｋｅＶの加速電圧で打ち込んだのち、７００〜９０
０℃、好適には８００℃で、３〜１５秒、好適には５秒
間の熱処理を行うことによって、ＥモードＦＥＴ形成領
域及びＤモードＦＥＴ形成領域の夫々に、ｎ型のソース
・ドレイン領域２２，２３を形成する。
【００３７】図３（ｄ）参照
次いで、全面にＡｕＧｅ層を堆積させたのちパターニン
グすることによって、ＥモードＦＥＴ形成領域及びＤモ
ードＦＥＴ形成領域の夫々に、ソース・ドレイン電極２
４，２５を形成して、閾値電圧が０．２ＶのＥモードＦ
ＥＴと閾値電圧が−０．４ＶのＤモードＦＥＴが完成す
る。
グすることによって、ＥモードＦＥＴ形成領域及びＤモ
ードＦＥＴ形成領域の夫々に、ソース・ドレイン電極２
４，２５を形成して、閾値電圧が０．２ＶのＥモードＦ
ＥＴと閾値電圧が−０．４ＶのＤモードＦＥＴが完成す
る。
【００３８】この様に、この第１の実施の形態によれ
ば、アンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５を用
いることによって、ヘテロ接合を劣化させることなく表
面を平坦にした状態で異なった閾値電圧のＦＥＴを形成
することができるので、集積度が向上する。
ば、アンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５を用
いることによって、ヘテロ接合を劣化させることなく表
面を平坦にした状態で異なった閾値電圧のＦＥＴを形成
することができるので、集積度が向上する。
【００３９】次に、第４図を参照して、本発明の第２の
実施の形態である相補型の化合物半導体装置を説明す
る。 図４参照 まず、第１の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２００〜４００Å、好適
には３００ÅのアンドープＧａＡｓチャネル層１４、厚
さ１５〜３０Å、好適には１５Åで、Ａｌ比ｘがｘ≧
０．５、好適にはｘ＝０．７のアンドープＡｌx Ｇａ
1-x Ａｓスペーサ層１５、厚さ１００〜３００Å、好適
には２００Åで、Ａｌ比ｙがｙ＜０．５、好適にはｙ＝
０．３のアンドープＡｌy Ｇａ1-y Ａｓ障壁層１６、及
び、厚さ１００〜３００Å、好適には２００Åのアンド
ープＧａＡｓキャップ層１７を順次ＭＯＶＰＥ法によっ
てエピタキシャル成長させる。
実施の形態である相補型の化合物半導体装置を説明す
る。 図４参照 まず、第１の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２００〜４００Å、好適
には３００ÅのアンドープＧａＡｓチャネル層１４、厚
さ１５〜３０Å、好適には１５Åで、Ａｌ比ｘがｘ≧
０．５、好適にはｘ＝０．７のアンドープＡｌx Ｇａ
1-x Ａｓスペーサ層１５、厚さ１００〜３００Å、好適
には２００Åで、Ａｌ比ｙがｙ＜０．５、好適にはｙ＝
０．３のアンドープＡｌy Ｇａ1-y Ａｓ障壁層１６、及
び、厚さ１００〜３００Å、好適には２００Åのアンド
ープＧａＡｓキャップ層１７を順次ＭＯＶＰＥ法によっ
てエピタキシャル成長させる。
【００４０】なお、アンドープＡｌx Ｇａ1-x Ａｓスペ
ーサ層１５の厚さはｐチャネルＦＥＴを形成するための
イオン注入量がＤモードＦＥＴを形成するためのイオン
注入量の約２倍となるため、ＤモードＦＥＴを形成する
ために必要な厚さより１０Å厚くする必要があるので最
小膜厚は１５Åとなり、また、素子の動作特性に不所望
な影響を与えないために最大は３０Åである。
ーサ層１５の厚さはｐチャネルＦＥＴを形成するための
イオン注入量がＤモードＦＥＴを形成するためのイオン
注入量の約２倍となるため、ＤモードＦＥＴを形成する
ために必要な厚さより１０Å厚くする必要があるので最
小膜厚は１５Åとなり、また、素子の動作特性に不所望
な影響を与えないために最大は３０Åである。
【００４１】次いで、ＤモードＦＥＴを形成する領域に
Ｓｉイオンを５×１０11〜７×１０11ｃｍ-2、好適に
は、６×１０11ｃｍ-2のドーズ量で１００ｋｅＶの加速
電圧で打ち込むことによって、アンドープＧａＡｓバッ
ファ層１２にピークを有するＳｉ注入領域１９を形成す
る。
Ｓｉイオンを５×１０11〜７×１０11ｃｍ-2、好適に
は、６×１０11ｃｍ-2のドーズ量で１００ｋｅＶの加速
電圧で打ち込むことによって、アンドープＧａＡｓバッ
ファ層１２にピークを有するＳｉ注入領域１９を形成す
る。
【００４２】次いで、ｐチャネルＦＥＴを形成する領域
にＭｇイオンを７×１０11〜１．５×１０12ｃｍ-2、好
適には、１×１０12ｃｍ-2のドーズ量で１２０ｋｅＶの
加速電圧で打ち込むことによって、アンドープＧａＡｓ
バッファ層１２内にピークを有するＭｇ注入領域２６を
形成する。
にＭｇイオンを７×１０11〜１．５×１０12ｃｍ-2、好
適には、１×１０12ｃｍ-2のドーズ量で１２０ｋｅＶの
加速電圧で打ち込むことによって、アンドープＧａＡｓ
バッファ層１２内にピークを有するＭｇ注入領域２６を
形成する。
【００４３】次いで、全面にＷＳｉをスパッタリング法
によって堆積させたのちパターニングすることによっ
て、Ｓｉイオンを注入したＤモードＦＥＴ形成領域と、
Ｓｉイオンを注入していないＥモードＦＥＴ形成領域、
及び、Ｍｇイオンを注入したｐチャネルＦＥＴ形成領域
の夫々の表面にＷＳｉゲート電極２０を形成し、このＷ
Ｓｉゲート電極２０をマスクとして不純物イオンを注入
する。
によって堆積させたのちパターニングすることによっ
て、Ｓｉイオンを注入したＤモードＦＥＴ形成領域と、
Ｓｉイオンを注入していないＥモードＦＥＴ形成領域、
及び、Ｍｇイオンを注入したｐチャネルＦＥＴ形成領域
の夫々の表面にＷＳｉゲート電極２０を形成し、このＷ
Ｓｉゲート電極２０をマスクとして不純物イオンを注入
する。
【００４４】次いで、ＤモードＦＥＴ形成領域及びＥモ
ードＦＥＴ形成領域にＳｉイオンを２×１０13〜１×１
０14ｃｍ-2、好適には、４×１０13ｃｍ-2のドーズ量で
５０ｋｅＶの加速電圧で打ち込み、また、ｐチャネルＦ
ＥＴ形成領域にＭｇイオンを５×１０14〜２×１０15ｃ
ｍ-2、好適には、１×１０15ｃｍ-2のドーズ量で６０ｋ
ｅＶの加速電圧で打ち込んだのち、７００〜９００℃、
好適には８００℃で、３〜１５秒、好適には５秒間の熱
処理を行うことによって、ＥモードＦＥＴ形成領域及び
ＤモードＦＥＴ形成領域の夫々に、ｎ型のソース・ドレ
イン領域２２，２３を形成し、また、ｐチャネルＦＥＴ
形成領域にｐ型のソース・ドレイン領域２７を形成す
る。
ードＦＥＴ形成領域にＳｉイオンを２×１０13〜１×１
０14ｃｍ-2、好適には、４×１０13ｃｍ-2のドーズ量で
５０ｋｅＶの加速電圧で打ち込み、また、ｐチャネルＦ
ＥＴ形成領域にＭｇイオンを５×１０14〜２×１０15ｃ
ｍ-2、好適には、１×１０15ｃｍ-2のドーズ量で６０ｋ
ｅＶの加速電圧で打ち込んだのち、７００〜９００℃、
好適には８００℃で、３〜１５秒、好適には５秒間の熱
処理を行うことによって、ＥモードＦＥＴ形成領域及び
ＤモードＦＥＴ形成領域の夫々に、ｎ型のソース・ドレ
イン領域２２，２３を形成し、また、ｐチャネルＦＥＴ
形成領域にｐ型のソース・ドレイン領域２７を形成す
る。
【００４５】次いで、全面にＡｕＧｅ層を堆積させたの
ちパターニングすることによって、ＥモードＦＥＴ形成
領域及びＤモードＦＥＴ形成領域の夫々に、ソース・ド
レイン電極２４，２５を形成し、また、全面にＡｕ／Ｚ
ｎ／Ａｕ積層導電層を堆積させたのちパターニングする
ことによって、ｐチャネルＦＥＴ形成領に、ソース・ド
レイン電極２８を形成して、閾値電圧が０．２ＶのＥモ
ードＦＥＴ、閾値電圧が−０．４ＶのＤモードＦＥＴ、
及び、閾値電圧が−０．２ＶのｐチャネルＦＥＴからな
る相補型化合物半導体装置が完成する。
ちパターニングすることによって、ＥモードＦＥＴ形成
領域及びＤモードＦＥＴ形成領域の夫々に、ソース・ド
レイン電極２４，２５を形成し、また、全面にＡｕ／Ｚ
ｎ／Ａｕ積層導電層を堆積させたのちパターニングする
ことによって、ｐチャネルＦＥＴ形成領に、ソース・ド
レイン電極２８を形成して、閾値電圧が０．２ＶのＥモ
ードＦＥＴ、閾値電圧が−０．４ＶのＤモードＦＥＴ、
及び、閾値電圧が−０．２ＶのｐチャネルＦＥＴからな
る相補型化合物半導体装置が完成する。
【００４６】この第２の実施の形態においても、アンド
ープＡｌx Ｇａ1-x Ａｓスペーサ層１５を用いることに
よって、ヘテロ接合を劣化させることなく表面を平坦に
した状態で異なった閾値電圧のＦＥＴ及び導電型の異な
るＦＥＴを形成することができるので、集積度が向上す
る。
ープＡｌx Ｇａ1-x Ａｓスペーサ層１５を用いることに
よって、ヘテロ接合を劣化させることなく表面を平坦に
した状態で異なった閾値電圧のＦＥＴ及び導電型の異な
るＦＥＴを形成することができるので、集積度が向上す
る。
【００４７】次に、図５（ａ）を参照して、本発明の第
１の実施の形態の変形例である第３の実施の形態を説明
する。 図５（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ２００〜４００Å、好適には３００Åのアンドープ
ＧａＡｓチャネル層１４、厚さ１０〜３０Å、好適には
１０Åで、Ａｌ比ｘがｘ≧０．５、好適にはｘ＝０．７
のアンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５、厚さ
１００〜３００Å、好適には１８０Åで、Ｉｎ比ｘが
０．４≦ｘ≦０．６、好適にはｘ＝０．５のアンドープ
Ｉｎx Ｇａ1-x Ｐ障壁層２９、及び、厚さ１００〜３０
０Å、好適には２００ÅのアンドープＧａＡｓキャップ
層１７を順次ＭＯＶＰＥ法によってエピタキシャル成長
させる。
１の実施の形態の変形例である第３の実施の形態を説明
する。 図５（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ２００〜４００Å、好適には３００Åのアンドープ
ＧａＡｓチャネル層１４、厚さ１０〜３０Å、好適には
１０Åで、Ａｌ比ｘがｘ≧０．５、好適にはｘ＝０．７
のアンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５、厚さ
１００〜３００Å、好適には１８０Åで、Ｉｎ比ｘが
０．４≦ｘ≦０．６、好適にはｘ＝０．５のアンドープ
Ｉｎx Ｇａ1-x Ｐ障壁層２９、及び、厚さ１００〜３０
０Å、好適には２００ÅのアンドープＧａＡｓキャップ
層１７を順次ＭＯＶＰＥ法によってエピタキシャル成長
させる。
【００４８】次いで、第１の実施の形態と同様の工程及
び条件でＳｉイオンの注入及び電極形成を行って閾値電
圧が０．２ＶのＥモードＦＥＴ、及び、閾値電圧が−
０．４ＶのＤモードＦＥＴからなる高速化合物半導体装
置が完成する。
び条件でＳｉイオンの注入及び電極形成を行って閾値電
圧が０．２ＶのＥモードＦＥＴ、及び、閾値電圧が−
０．４ＶのＤモードＦＥＴからなる高速化合物半導体装
置が完成する。
【００４９】この第３の実施の形態の第１の実施の形態
に対する相違点は、障壁層がアンドープＩｎx Ｇａ1-x
Ｐ障壁層２９となり、それに伴ってヘテロ接合がＩｎx
Ｇａ1-x Ｐ（０．４≦ｘ≦０．６）／ＧａＡｓとなるた
め、アンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５の最
小膜厚が１０Åとなる点である。
に対する相違点は、障壁層がアンドープＩｎx Ｇａ1-x
Ｐ障壁層２９となり、それに伴ってヘテロ接合がＩｎx
Ｇａ1-x Ｐ（０．４≦ｘ≦０．６）／ＧａＡｓとなるた
め、アンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５の最
小膜厚が１０Åとなる点である。
【００５０】この様に、障壁層としてアンドープＩｎx
Ｇａ1-x Ｐ障壁層２９を用いることにより、Ａｌx Ｇａ
1-x Ａｓ障壁層に比べて禁制帯幅が広くなるので、障壁
層の膜厚をより薄くすることができる。
Ｇａ1-x Ｐ障壁層２９を用いることにより、Ａｌx Ｇａ
1-x Ａｓ障壁層に比べて禁制帯幅が広くなるので、障壁
層の膜厚をより薄くすることができる。
【００５１】次に、図５（ｂ）を参照して、本発明の第
２の実施の形態の変形例である第４の実施の形態を説明
する。 図５（ｂ）参照 まず、第３の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２００〜４００Å、好適
には３００ÅのアンドープＧａＡｓチャネル層１４、厚
さ２０〜３０Å、好適には２０Åで、Ａｌ比ｘがｘ≧
０．５、好適にはｘ＝０．７のアンドープＡｌx Ｇａ
1-x Ａｓスペーサ層１５、厚さ１００〜３００Å、好適
には１８０Åで、Ｉｎ比ｘが０．４≦ｘ≦０．６、好適
にはｘ＝０．５のアンドープＩｎx Ｇａ1-x Ｐ障壁層２
９、及び、厚さ１００〜３００Å、好適には２００Åの
アンドープＧａＡｓキャップ層１７を順次ＭＯＶＰＥ法
によってエピタキシャル成長させる。
２の実施の形態の変形例である第４の実施の形態を説明
する。 図５（ｂ）参照 まず、第３の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２００〜４００Å、好適
には３００ÅのアンドープＧａＡｓチャネル層１４、厚
さ２０〜３０Å、好適には２０Åで、Ａｌ比ｘがｘ≧
０．５、好適にはｘ＝０．７のアンドープＡｌx Ｇａ
1-x Ａｓスペーサ層１５、厚さ１００〜３００Å、好適
には１８０Åで、Ｉｎ比ｘが０．４≦ｘ≦０．６、好適
にはｘ＝０．５のアンドープＩｎx Ｇａ1-x Ｐ障壁層２
９、及び、厚さ１００〜３００Å、好適には２００Åの
アンドープＧａＡｓキャップ層１７を順次ＭＯＶＰＥ法
によってエピタキシャル成長させる。
【００５２】次いで、第２の実施の形態と同様の工程及
び条件でＳｉイオン及びＭｇイオンの注入及び電極形成
を行って閾値電圧が０．２ＶのＥモードＦＥＴ、閾値電
圧が−０．４ＶのＤモードＦＥＴ、及び、閾値電圧が−
０．２ＶのｐチャネルＦＥＴからなる相補型化合物半導
体装置が完成する。
び条件でＳｉイオン及びＭｇイオンの注入及び電極形成
を行って閾値電圧が０．２ＶのＥモードＦＥＴ、閾値電
圧が−０．４ＶのＤモードＦＥＴ、及び、閾値電圧が−
０．２ＶのｐチャネルＦＥＴからなる相補型化合物半導
体装置が完成する。
【００５３】この第４の実施の形態の第２の実施の形態
に対する相違点は、障壁層がアンドープＩｎx Ｇａ1-x
Ｐ障壁層２９となり、それに伴ってヘテロ接合がＩｎx
Ｇａ1-x Ｐ（０．４≦ｘ≦０．６）／ＧａＡｓとなるた
め、アンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５の最
小膜厚が２０Åとなる点である。
に対する相違点は、障壁層がアンドープＩｎx Ｇａ1-x
Ｐ障壁層２９となり、それに伴ってヘテロ接合がＩｎx
Ｇａ1-x Ｐ（０．４≦ｘ≦０．６）／ＧａＡｓとなるた
め、アンドープＡｌx Ｇａ1-x Ａｓスペーサ層１５の最
小膜厚が２０Åとなる点である。
【００５４】この場合にも、第３の実施の形態と同様に
障壁層としてアンドープＩｎx Ｇａ1-x Ｐ障壁層２９を
用いることにより、Ａｌx Ｇａ1-x Ａｓ障壁層に比べて
禁制帯幅が広くなるので、障壁層の膜厚をより薄くする
ことができる。
障壁層としてアンドープＩｎx Ｇａ1-x Ｐ障壁層２９を
用いることにより、Ａｌx Ｇａ1-x Ａｓ障壁層に比べて
禁制帯幅が広くなるので、障壁層の膜厚をより薄くする
ことができる。
【００５５】次に、図６（ａ）を参照して、本発明の第
１の実施の形態の変形例である第５の実施の形態を説明
する。 図６（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ１０〜３０Å、好適には１０Åで、Ａｌ比ｚがｚ≧
０．５、好適にはｚ＝０．７のアンドープＡｌz Ｇａ
1-z Ａｓスペーサ層３０、厚さ１００〜２００Å、好適
には１５０Åで、Ｉｎ比ｘがｘ＜０．３、好適にはｘ＝
０．２のＩｎx Ｇａ1-x Ａｓチャネル層３１、厚さ１０
０〜３００Å、好適には２００Åで、Ａｌ比ｗがｗ≧
０．５、好適にはｗ＝０．７のアンドープＡｌw Ｇａ
1-w Ａｓ障壁層３２、及び、厚さ１００〜３００Å、好
適には２００ÅのアンドープＧａＡｓキャップ層１７を
順次ＭＯＶＰＥ法によってエピタキシャル成長させる。
１の実施の形態の変形例である第５の実施の形態を説明
する。 図６（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ１０〜３０Å、好適には１０Åで、Ａｌ比ｚがｚ≧
０．５、好適にはｚ＝０．７のアンドープＡｌz Ｇａ
1-z Ａｓスペーサ層３０、厚さ１００〜２００Å、好適
には１５０Åで、Ｉｎ比ｘがｘ＜０．３、好適にはｘ＝
０．２のＩｎx Ｇａ1-x Ａｓチャネル層３１、厚さ１０
０〜３００Å、好適には２００Åで、Ａｌ比ｗがｗ≧
０．５、好適にはｗ＝０．７のアンドープＡｌw Ｇａ
1-w Ａｓ障壁層３２、及び、厚さ１００〜３００Å、好
適には２００ÅのアンドープＧａＡｓキャップ層１７を
順次ＭＯＶＰＥ法によってエピタキシャル成長させる。
【００５６】次いで、第１の実施の形態と同様の工程及
び条件でＳｉイオンの注入及び電極形成を行って閾値電
圧が０．２ＶのＥモードＦＥＴ、及び、閾値電圧が−
０．４ＶのＤモードＦＥＴからなる高速化合物半導体装
置が完成する。
び条件でＳｉイオンの注入及び電極形成を行って閾値電
圧が０．２ＶのＥモードＦＥＴ、及び、閾値電圧が−
０．４ＶのＤモードＦＥＴからなる高速化合物半導体装
置が完成する。
【００５７】この第５の実施の形態の第１の実施の形態
に対する相違点は、障壁層がＡｌ比ｗがｗ≧０．５のア
ンドープＡｌw Ｇａ1-w Ａｓ障壁層３２となり、また、
チャネル層がＩｎ比ｘがｘ＜０．３のＩｎx Ｇａ1-x Ａ
ｓチャネル層３１となる点であり、このアンドープＡｌ
w Ｇａ1-w Ａｓ障壁層３２はスペーサ層と同様のＡｌ比
であるのでイオン注入損傷に対する耐性が大きく、チャ
ネル層と障壁層との間のスペーサ層が不要となる。
に対する相違点は、障壁層がＡｌ比ｗがｗ≧０．５のア
ンドープＡｌw Ｇａ1-w Ａｓ障壁層３２となり、また、
チャネル層がＩｎ比ｘがｘ＜０．３のＩｎx Ｇａ1-x Ａ
ｓチャネル層３１となる点であり、このアンドープＡｌ
w Ｇａ1-w Ａｓ障壁層３２はスペーサ層と同様のＡｌ比
であるのでイオン注入損傷に対する耐性が大きく、チャ
ネル層と障壁層との間のスペーサ層が不要となる。
【００５８】また、チャネル層とバッファ層とのヘテロ
接合がＩｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／ＧａＡｓと
なるため、チャネル層とバッファ層との間のアンドープ
Ａｌz Ｇａ1-z Ａｓスペーサ層３０を設ける必要があ
り、その最小膜厚が１０Åとなる。
接合がＩｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／ＧａＡｓと
なるため、チャネル層とバッファ層との間のアンドープ
Ａｌz Ｇａ1-z Ａｓスペーサ層３０を設ける必要があ
り、その最小膜厚が１０Åとなる。
【００５９】この様に、チャネル層としてアンドープＩ
ｎx Ｇａ1-x Ａｓチャネル層３１を用いることにより、
半絶縁性ＧａＡｓ基板及びアンドープＡｌw Ｇａ1-w Ａ
ｓ障壁層３２と格子整合を取った状態で、高電子移動度
を実現することができる。
ｎx Ｇａ1-x Ａｓチャネル層３１を用いることにより、
半絶縁性ＧａＡｓ基板及びアンドープＡｌw Ｇａ1-w Ａ
ｓ障壁層３２と格子整合を取った状態で、高電子移動度
を実現することができる。
【００６０】次に、図６（ｂ）を参照して、本発明の第
２の実施の形態の変形例である第６の実施の形態を説明
する。 図６（ｂ）参照 まず、第５の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２０〜３０Å、好適には
２０Åで、Ａｌ比ｚがｚ≧０．５、好適にはｚ＝０．７
のアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０、厚さ
１００〜２００Å、好適には１５０Åで、Ｉｎ比ｘがｘ
＜０．３、好適にはｘ＝０．２のＩｎx Ｇａ1-x Ａｓチ
ャネル層３１、厚さ１００〜３００Å、好適には２００
Åで、Ａｌ比ｗがｗ≧０．５、好適にはｗ＝０．７のア
ンドープＡｌw Ｇａ1-w Ａｓ障壁層３２、及び、厚さ１
００〜３００Å、好適には２００ÅのアンドープＧａＡ
ｓキャップ層１７を順次ＭＯＶＰＥ法によってエピタキ
シャル成長させる。
２の実施の形態の変形例である第６の実施の形態を説明
する。 図６（ｂ）参照 まず、第５の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２０〜３０Å、好適には
２０Åで、Ａｌ比ｚがｚ≧０．５、好適にはｚ＝０．７
のアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０、厚さ
１００〜２００Å、好適には１５０Åで、Ｉｎ比ｘがｘ
＜０．３、好適にはｘ＝０．２のＩｎx Ｇａ1-x Ａｓチ
ャネル層３１、厚さ１００〜３００Å、好適には２００
Åで、Ａｌ比ｗがｗ≧０．５、好適にはｗ＝０．７のア
ンドープＡｌw Ｇａ1-w Ａｓ障壁層３２、及び、厚さ１
００〜３００Å、好適には２００ÅのアンドープＧａＡ
ｓキャップ層１７を順次ＭＯＶＰＥ法によってエピタキ
シャル成長させる。
【００６１】次いで、第２の実施の形態と同様の工程及
び条件でＳｉイオン及びＭｇイオンの注入及び電極形成
を行って閾値電圧が０．２ＶのＥモードＦＥＴ、閾値電
圧が−０．４ＶのＤモードＦＥＴ、及び、閾値電圧が−
０．２ＶのｐチャネルＦＥＴからなる相補型化合物半導
体装置が完成する。
び条件でＳｉイオン及びＭｇイオンの注入及び電極形成
を行って閾値電圧が０．２ＶのＥモードＦＥＴ、閾値電
圧が−０．４ＶのＤモードＦＥＴ、及び、閾値電圧が−
０．２ＶのｐチャネルＦＥＴからなる相補型化合物半導
体装置が完成する。
【００６２】この第６の実施の形態の第２の実施の形態
に対する相違点は、第５の実施の形態と同様に、障壁層
がＡｌ比ｗがｗ≧０．５のアンドープＡｌw Ｇａ1-w Ａ
ｓ障壁層３２となり、また、チャネル層がＩｎ比ｘがｘ
＜０．３のＩｎx Ｇａ1-x Ａｓチャネル層３１となる点
であり、このアンドープＡｌw Ｇａ1-w Ａｓ障壁層３２
はスペーサ層と同様のＡｌ比であるのでイオン注入損傷
に対する耐性が大きく、チャネル層と障壁層との間のス
ペーサ層が不要となる。
に対する相違点は、第５の実施の形態と同様に、障壁層
がＡｌ比ｗがｗ≧０．５のアンドープＡｌw Ｇａ1-w Ａ
ｓ障壁層３２となり、また、チャネル層がＩｎ比ｘがｘ
＜０．３のＩｎx Ｇａ1-x Ａｓチャネル層３１となる点
であり、このアンドープＡｌw Ｇａ1-w Ａｓ障壁層３２
はスペーサ層と同様のＡｌ比であるのでイオン注入損傷
に対する耐性が大きく、チャネル層と障壁層との間のス
ペーサ層が不要となる。
【００６３】また、チャネル層とバッファ層とのヘテロ
接合がＩｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／ＧａＡｓと
なるため、チャネル層とバッファ層との間のアンドープ
Ａｌz Ｇａ1-z Ａｓスペーサ層３０を設ける必要があ
り、その最小膜厚は２０Åとなる。
接合がＩｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／ＧａＡｓと
なるため、チャネル層とバッファ層との間のアンドープ
Ａｌz Ｇａ1-z Ａｓスペーサ層３０を設ける必要があ
り、その最小膜厚は２０Åとなる。
【００６４】この様に、チャネル層としてアンドープＩ
ｎx Ｇａ1-x Ａｓチャネル層３１を用いることにより、
半絶縁性ＧａＡｓ基板及びアンドープＡｌw Ｇａ1-w Ａ
ｓ障壁層３２と格子整合を取った状態で、高電子移動度
を有する相補型化合物半導体装置を実現することができ
る。
ｎx Ｇａ1-x Ａｓチャネル層３１を用いることにより、
半絶縁性ＧａＡｓ基板及びアンドープＡｌw Ｇａ1-w Ａ
ｓ障壁層３２と格子整合を取った状態で、高電子移動度
を有する相補型化合物半導体装置を実現することができ
る。
【００６５】次に、図７（ａ）を参照して、本発明の第
１の実施の形態の変形例である第７の実施の形態を説明
する。 図７（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ１０〜３０Å、好適には１０Åで、Ａｌ比ｚがｚ≧
０．５、好適にはｚ＝０．７のアンドープＡｌz Ｇａ
1-z Ａｓスペーサ層３０、厚さ１００〜２００Å、好適
には１５０Åで、Ｉｎ比ｘがｘ＜０．３、好適にはｘ＝
０．２のＩｎx Ｇａ1-x Ａｓチャネル層３１、厚さ５〜
３０Å、好適には５Åで、Ａｌ比ｘがｘ≧０．５、好適
にはｘ＝０．７のアンドープＡｌx Ｇａ1-x Ａｓスペー
サ層１５、厚さ１００〜３００Å、好適には２００Å
で、Ａｌ比ｙがｙ＜０．５、好適にはｙ＝０．３のアン
ドープＡｌy Ｇａ1-y Ａｓ障壁層１６、及び、厚さ１０
０〜３００Å、好適には２００ÅのアンドープＧａＡｓ
キャップ層１７を順次ＭＯＶＰＥ法によってエピタキシ
ャル成長させる。
１の実施の形態の変形例である第７の実施の形態を説明
する。 図７（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ１０〜３０Å、好適には１０Åで、Ａｌ比ｚがｚ≧
０．５、好適にはｚ＝０．７のアンドープＡｌz Ｇａ
1-z Ａｓスペーサ層３０、厚さ１００〜２００Å、好適
には１５０Åで、Ｉｎ比ｘがｘ＜０．３、好適にはｘ＝
０．２のＩｎx Ｇａ1-x Ａｓチャネル層３１、厚さ５〜
３０Å、好適には５Åで、Ａｌ比ｘがｘ≧０．５、好適
にはｘ＝０．７のアンドープＡｌx Ｇａ1-x Ａｓスペー
サ層１５、厚さ１００〜３００Å、好適には２００Å
で、Ａｌ比ｙがｙ＜０．５、好適にはｙ＝０．３のアン
ドープＡｌy Ｇａ1-y Ａｓ障壁層１６、及び、厚さ１０
０〜３００Å、好適には２００ÅのアンドープＧａＡｓ
キャップ層１７を順次ＭＯＶＰＥ法によってエピタキシ
ャル成長させる。
【００６６】次いで、第１の実施の形態と同様の工程及
び条件でＳｉイオンの注入及び電極形成を行って閾値電
圧が０．２ＶのＥモードＦＥＴ、及び、閾値電圧が−
０．４ＶのＤモードＦＥＴからなる高速化合物半導体装
置が完成する。
び条件でＳｉイオンの注入及び電極形成を行って閾値電
圧が０．２ＶのＥモードＦＥＴ、及び、閾値電圧が−
０．４ＶのＤモードＦＥＴからなる高速化合物半導体装
置が完成する。
【００６７】この第７の実施の形態の第１の実施の形態
に対する相違点は、チャネル層がＩｎ比ｘがｘ＜０．３
のアンドープＩｎx Ｇａ1-x Ａｓチャネル層３１となる
点であり、それに伴って、チャネル層とバッファ層との
間の界面が、Ｉｎx Ｇａ1-xＡｓ（ｘ＜０．３）／Ｇａ
Ａｓヘテロ接合となるので、このチャネル層とバッファ
層との間にアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３
０を設ける必要があり、その最小膜厚が１０Åとなる。
に対する相違点は、チャネル層がＩｎ比ｘがｘ＜０．３
のアンドープＩｎx Ｇａ1-x Ａｓチャネル層３１となる
点であり、それに伴って、チャネル層とバッファ層との
間の界面が、Ｉｎx Ｇａ1-xＡｓ（ｘ＜０．３）／Ｇａ
Ａｓヘテロ接合となるので、このチャネル層とバッファ
層との間にアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３
０を設ける必要があり、その最小膜厚が１０Åとなる。
【００６８】この様に、第５の実施例と同様にチャネル
層としてアンドープＩｎx Ｇａ1-xＡｓチャネル層３１
を用いることにより、半絶縁性ＧａＡｓ基板及びアンド
ープＡｌy Ｇａ1-y Ａｓ障壁層１６と格子整合を取った
状態で、高電子移動度を実現することができる。
層としてアンドープＩｎx Ｇａ1-xＡｓチャネル層３１
を用いることにより、半絶縁性ＧａＡｓ基板及びアンド
ープＡｌy Ｇａ1-y Ａｓ障壁層１６と格子整合を取った
状態で、高電子移動度を実現することができる。
【００６９】次に、図７（ｂ）を参照して、本発明の第
２の実施の形態の変形例である第８の実施の形態を説明
する。 図７（ｂ）参照 まず、第７の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２０〜３０Å、好適には
２０Åで、Ａｌ比ｚがｚ≧０．５、好適にはｚ＝０．７
のアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０、厚さ
１００〜２００Å、好適には１５０Åで、Ｉｎ比ｘがｘ
＜０．３、好適にはｘ＝０．２のＩｎx Ｇａ1-x Ａｓチ
ャネル層３１、厚さ１５〜３０Å、好適には１５Åで、
Ａｌ比ｘがｘ≧０．５、好適にはｘ＝０．７のアンドー
プＡｌx Ｇａ1-x Ａｓスペーサ層１５、厚さ１００〜３
００Å、好適には２００Åで、Ａｌ比ｙがｙ＜０．５、
好適にはｙ＝０．３のアンドープＡｌy Ｇａ1-y Ａｓ障
壁層１６、及び、厚さ１００〜３００Å、好適には２０
０ÅのアンドープＧａＡｓキャップ層１７を順次ＭＯＶ
ＰＥ法によってエピタキシャル成長させる。
２の実施の形態の変形例である第８の実施の形態を説明
する。 図７（ｂ）参照 まず、第７の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２０〜３０Å、好適には
２０Åで、Ａｌ比ｚがｚ≧０．５、好適にはｚ＝０．７
のアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０、厚さ
１００〜２００Å、好適には１５０Åで、Ｉｎ比ｘがｘ
＜０．３、好適にはｘ＝０．２のＩｎx Ｇａ1-x Ａｓチ
ャネル層３１、厚さ１５〜３０Å、好適には１５Åで、
Ａｌ比ｘがｘ≧０．５、好適にはｘ＝０．７のアンドー
プＡｌx Ｇａ1-x Ａｓスペーサ層１５、厚さ１００〜３
００Å、好適には２００Åで、Ａｌ比ｙがｙ＜０．５、
好適にはｙ＝０．３のアンドープＡｌy Ｇａ1-y Ａｓ障
壁層１６、及び、厚さ１００〜３００Å、好適には２０
０ÅのアンドープＧａＡｓキャップ層１７を順次ＭＯＶ
ＰＥ法によってエピタキシャル成長させる。
【００７０】次いで、第２の実施の形態と同様の工程及
び条件でＳｉイオン及びＭｇイオンの注入及び電極形成
を行って閾値電圧が０．２ＶのＥモードＦＥＴ、閾値電
圧が−０．４ＶのＤモードＦＥＴ、及び、閾値電圧が−
０．２ＶのｐチャネルＦＥＴからなる相補型化合物半導
体装置が完成する。
び条件でＳｉイオン及びＭｇイオンの注入及び電極形成
を行って閾値電圧が０．２ＶのＥモードＦＥＴ、閾値電
圧が−０．４ＶのＤモードＦＥＴ、及び、閾値電圧が−
０．２ＶのｐチャネルＦＥＴからなる相補型化合物半導
体装置が完成する。
【００７１】この第８の実施の形態の第２の実施の形態
に対する相違点は、チャネル層がＩｎ比ｘがｘ＜０．３
のアンドープＩｎx Ｇａ1-x Ａｓチャネル層３１となる
点であり、それに伴って、チャネル層とバッファ層との
間の界面が、Ｉｎx Ｇａ1-xＡｓ（ｘ＜０．３）／Ｇａ
Ａｓヘテロ接合となるので、このチャネル層とバッファ
層との間にアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３
０を設ける必要があり、その最小膜厚が２０Åとなる。
に対する相違点は、チャネル層がＩｎ比ｘがｘ＜０．３
のアンドープＩｎx Ｇａ1-x Ａｓチャネル層３１となる
点であり、それに伴って、チャネル層とバッファ層との
間の界面が、Ｉｎx Ｇａ1-xＡｓ（ｘ＜０．３）／Ｇａ
Ａｓヘテロ接合となるので、このチャネル層とバッファ
層との間にアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３
０を設ける必要があり、その最小膜厚が２０Åとなる。
【００７２】この様に、チャネル層としてアンドープＩ
ｎx Ｇａ1-x Ａｓチャネル層３１を用いることにより、
半絶縁性ＧａＡｓ基板及びアンドープＡｌy Ｇａ1-y Ａ
ｓ障壁層１６と格子整合を取った状態で、高電子移動度
を有する相補型化合物半導体装置を実現することができ
る。
ｎx Ｇａ1-x Ａｓチャネル層３１を用いることにより、
半絶縁性ＧａＡｓ基板及びアンドープＡｌy Ｇａ1-y Ａ
ｓ障壁層１６と格子整合を取った状態で、高電子移動度
を有する相補型化合物半導体装置を実現することができ
る。
【００７３】次に、図８（ａ）を参照して、本発明の第
１の実施の形態の変形例である第９の実施の形態を説明
する。 図８（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ１０〜３０Å、好適には１０Åで、Ａｌ比ｚがｚ≧
０．５、好適にはｚ＝０．７のアンドープＡｌz Ｇａ
1-z Ａｓスペーサ層３０、厚さ１００〜２００Å、好適
には１５０Åで、Ｉｎ比ｘがｘ＜０．３、好適にはｘ＝
０．２のＩｎx Ｇａ1-x Ａｓチャネル層３１、厚さ１０
〜３０Å、好適には１０Åで、Ａｌ比ｘがｘ≧０．５、
好適にはｘ＝０．７のアンドープＡｌx Ｇａ1-x Ａｓス
ペーサ層１５、厚さ１００〜３００Å、好適には２００
Åで、Ｉｎ比ｘが０．４≦ｘ≦０．６、好適にはｘ＝
０．５のアンドープＩｎxＧａ1-x Ｐ障壁層２９、及
び、厚さ１００〜３００Å、好適には２００Åのアンド
ープＧａＡｓキャップ層１７を順次ＭＯＶＰＥ法によっ
てエピタキシャル成長させる。
１の実施の形態の変形例である第９の実施の形態を説明
する。 図８（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、厚さ５００〜５
０００Å、好適には２０００ÅのアンドープＧａＡｓバ
ッファ層１２、厚さ３０〜１２０Å、好適には６０Å
で、不純物濃度が５×１０17〜２×１０18ｃｍ-3、好適
には１×１０18ｃｍ-3のｎ型ＧａＡｓバッファ層１３、
厚さ１０〜３０Å、好適には１０Åで、Ａｌ比ｚがｚ≧
０．５、好適にはｚ＝０．７のアンドープＡｌz Ｇａ
1-z Ａｓスペーサ層３０、厚さ１００〜２００Å、好適
には１５０Åで、Ｉｎ比ｘがｘ＜０．３、好適にはｘ＝
０．２のＩｎx Ｇａ1-x Ａｓチャネル層３１、厚さ１０
〜３０Å、好適には１０Åで、Ａｌ比ｘがｘ≧０．５、
好適にはｘ＝０．７のアンドープＡｌx Ｇａ1-x Ａｓス
ペーサ層１５、厚さ１００〜３００Å、好適には２００
Åで、Ｉｎ比ｘが０．４≦ｘ≦０．６、好適にはｘ＝
０．５のアンドープＩｎxＧａ1-x Ｐ障壁層２９、及
び、厚さ１００〜３００Å、好適には２００Åのアンド
ープＧａＡｓキャップ層１７を順次ＭＯＶＰＥ法によっ
てエピタキシャル成長させる。
【００７４】次いで、第１の実施の形態と同様の工程及
び条件でＳｉイオンの注入及び電極形成を行って閾値電
圧が０．２ＶのＥモードＦＥＴ、及び、閾値電圧が−
０．４ＶのＤモードＦＥＴからなる高速化合物半導体装
置が完成する。
び条件でＳｉイオンの注入及び電極形成を行って閾値電
圧が０．２ＶのＥモードＦＥＴ、及び、閾値電圧が−
０．４ＶのＤモードＦＥＴからなる高速化合物半導体装
置が完成する。
【００７５】この第９の実施の形態の第１の実施の形態
に対する相違点は、障壁層がＩｎ比ｘが０．４≦ｘ≦
０．６のアンドープＩｎx Ｇａ1-x Ｐ障壁層２９となる
点、及び、チャネル層がＩｎ比ｘがｘ＜０．３のアンド
ープＩｎx Ｇａ1-x Ａｓチャネル層３１となる点であ
り、それに伴って、チャネル層とバッファ層との間の界
面が、Ｉｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／ＧａＡｓヘ
テロ接合となるので、このチャネル層とバッファ層との
間にアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０を設
ける必要があり、その最小膜厚が１０Åとなる。
に対する相違点は、障壁層がＩｎ比ｘが０．４≦ｘ≦
０．６のアンドープＩｎx Ｇａ1-x Ｐ障壁層２９となる
点、及び、チャネル層がＩｎ比ｘがｘ＜０．３のアンド
ープＩｎx Ｇａ1-x Ａｓチャネル層３１となる点であ
り、それに伴って、チャネル層とバッファ層との間の界
面が、Ｉｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／ＧａＡｓヘ
テロ接合となるので、このチャネル層とバッファ層との
間にアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０を設
ける必要があり、その最小膜厚が１０Åとなる。
【００７６】また、チャネル層と障壁層との間の界面は
Ｉｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／Ｉｎx Ｇａ1-x Ｐ
（０．４≦ｘ≦０．６）ヘテロ接合となるので、このチ
ャネル層と障壁層との間にアンドープＡｌx Ｇａ1-x Ａ
ｓスペーサ層１５を設ける必要があり、その最小膜厚も
１０Åとなる。
Ｉｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／Ｉｎx Ｇａ1-x Ｐ
（０．４≦ｘ≦０．６）ヘテロ接合となるので、このチ
ャネル層と障壁層との間にアンドープＡｌx Ｇａ1-x Ａ
ｓスペーサ層１５を設ける必要があり、その最小膜厚も
１０Åとなる。
【００７７】この様に、第５の実施例と同様にチャネル
層としてアンドープＩｎx Ｇａ1-xＡｓチャネル層３１
を用いることにより、半絶縁性ＧａＡｓ基板及びアンド
ープＩｎx Ｇａ1-x Ｐ障壁層２９と格子整合を取った状
態で、高電子移動度を実現することができ、また、障壁
層をより薄くすることができる。
層としてアンドープＩｎx Ｇａ1-xＡｓチャネル層３１
を用いることにより、半絶縁性ＧａＡｓ基板及びアンド
ープＩｎx Ｇａ1-x Ｐ障壁層２９と格子整合を取った状
態で、高電子移動度を実現することができ、また、障壁
層をより薄くすることができる。
【００７８】次に、図８（ｂ）を参照して、本発明の第
２の実施の形態の変形例である第１０の実施の形態を説
明する。 図８（ｂ）参照 まず、第９の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２０〜３０Å、好適には
２０Åで、Ａｌ比ｚがｚ≧０．５、好適にはｚ＝０．７
のアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０、厚さ
１００〜２００Å、好適には１５０Åで、Ｉｎ比ｘがｘ
＜０．３、好適にはｘ＝０．２のＩｎx Ｇａ1-x Ａｓチ
ャネル層３１、厚さ２０〜３０Å、好適には２０Åで、
Ａｌ比ｘがｘ≧０．５、好適にはｘ＝０．７のアンドー
プＡｌx Ｇａ1-x Ａｓスペーサ層１５、厚さ１００〜３
００Å、好適には２００Åで、Ｉｎ比ｘが０．４≦ｘ≦
０．６、好適にはｘ＝０．５のアンドープＩｎx Ｇａ
1-x Ｐ障壁層２９、及び、厚さ１００〜３００Å、好適
には２００ÅのアンドープＧａＡｓキャップ層１７を順
次ＭＯＶＰＥ法によってエピタキシャル成長させる。
２の実施の形態の変形例である第１０の実施の形態を説
明する。 図８（ｂ）参照 まず、第９の実施の形態と同様に、半絶縁性ＧａＡｓ基
板１１上に、厚さ５００〜５０００Å、好適には２００
０ÅのアンドープＧａＡｓバッファ層１２、厚さ３０〜
１２０Å、好適には６０Åで、不純物濃度が５×１０17
〜２×１０18ｃｍ-3、好適には１×１０18ｃｍ-3のｎ型
ＧａＡｓバッファ層１３、厚さ２０〜３０Å、好適には
２０Åで、Ａｌ比ｚがｚ≧０．５、好適にはｚ＝０．７
のアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０、厚さ
１００〜２００Å、好適には１５０Åで、Ｉｎ比ｘがｘ
＜０．３、好適にはｘ＝０．２のＩｎx Ｇａ1-x Ａｓチ
ャネル層３１、厚さ２０〜３０Å、好適には２０Åで、
Ａｌ比ｘがｘ≧０．５、好適にはｘ＝０．７のアンドー
プＡｌx Ｇａ1-x Ａｓスペーサ層１５、厚さ１００〜３
００Å、好適には２００Åで、Ｉｎ比ｘが０．４≦ｘ≦
０．６、好適にはｘ＝０．５のアンドープＩｎx Ｇａ
1-x Ｐ障壁層２９、及び、厚さ１００〜３００Å、好適
には２００ÅのアンドープＧａＡｓキャップ層１７を順
次ＭＯＶＰＥ法によってエピタキシャル成長させる。
【００７９】次いで、第２の実施の形態と同様の工程及
び条件でＳｉイオン及びＭｇイオンの注入及び電極形成
を行って閾値電圧が０．２ＶのＥモードＦＥＴ、閾値電
圧が−０．４ＶのＤモードＦＥＴ、及び、閾値電圧が−
０．２ＶのｐチャネルＦＥＴからなる相補型化合物半導
体装置が完成する。
び条件でＳｉイオン及びＭｇイオンの注入及び電極形成
を行って閾値電圧が０．２ＶのＥモードＦＥＴ、閾値電
圧が−０．４ＶのＤモードＦＥＴ、及び、閾値電圧が−
０．２ＶのｐチャネルＦＥＴからなる相補型化合物半導
体装置が完成する。
【００８０】この第１０の実施の形態の第２の実施の形
態に対する相違点は、障壁層がＩｎ比ｘが０．４≦ｘ≦
０．６のアンドープＩｎx Ｇａ1-x Ｐ障壁層２９となる
点、及び、チャネル層がＩｎ比ｘがｘ＜０．３のアンド
ープＩｎx Ｇａ1-x Ａｓチャネル層３１となる点であ
り、それに伴って、チャネル層とバッファ層との間の界
面が、Ｉｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／ＧａＡｓヘ
テロ接合となるので、このチャネル層とバッファ層との
間にアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０を設
ける必要があり、その最小膜厚が２０Åとなる。
態に対する相違点は、障壁層がＩｎ比ｘが０．４≦ｘ≦
０．６のアンドープＩｎx Ｇａ1-x Ｐ障壁層２９となる
点、及び、チャネル層がＩｎ比ｘがｘ＜０．３のアンド
ープＩｎx Ｇａ1-x Ａｓチャネル層３１となる点であ
り、それに伴って、チャネル層とバッファ層との間の界
面が、Ｉｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／ＧａＡｓヘ
テロ接合となるので、このチャネル層とバッファ層との
間にアンドープＡｌz Ｇａ1-z Ａｓスペーサ層３０を設
ける必要があり、その最小膜厚が２０Åとなる。
【００８１】また、チャネル層と障壁層との間の界面は
Ｉｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／Ｉｎx Ｇａ1-x Ｐ
（０．４≦ｘ≦０．６）ヘテロ接合となるので、このチ
ャネル層と障壁層との間にアンドープＡｌx Ｇａ1-x Ａ
ｓスペーサ層１５を設ける必要があり、その最小膜厚も
２０Åとなる。
Ｉｎx Ｇａ1-x Ａｓ（ｘ＜０．３）／Ｉｎx Ｇａ1-x Ｐ
（０．４≦ｘ≦０．６）ヘテロ接合となるので、このチ
ャネル層と障壁層との間にアンドープＡｌx Ｇａ1-x Ａ
ｓスペーサ層１５を設ける必要があり、その最小膜厚も
２０Åとなる。
【００８２】この様に、チャネル層としてアンドープＩ
ｎx Ｇａ1-x Ａｓチャネル層３１を用いることにより、
半絶縁性ＧａＡｓ基板及びアンドープＩｎx Ｇａ1-x Ｐ
障壁層２９と格子整合を取った状態で、高電子移動度を
有する相補型化合物半導体装置を実現することができ、
また、障壁層をより薄くすることができる。
ｎx Ｇａ1-x Ａｓチャネル層３１を用いることにより、
半絶縁性ＧａＡｓ基板及びアンドープＩｎx Ｇａ1-x Ｐ
障壁層２９と格子整合を取った状態で、高電子移動度を
有する相補型化合物半導体装置を実現することができ、
また、障壁層をより薄くすることができる。
【００８３】なお、上記の各実施の形態の説明において
は、閾値電圧或いは導電型を調整するためのイオン注入
工程及びソース・ドレイン領域の形成工程において、Ｓ
ｉ及びＭｇを不純物として用いているが、Ｓｉ及びＭｇ
に限られるものではなく、導電型を調整する不純物とし
てはＣ或いはＢｅを用いても良く、また、ソース・ドレ
イン領域を形成するためにはＳ或いはＺｎを用いても良
い。
は、閾値電圧或いは導電型を調整するためのイオン注入
工程及びソース・ドレイン領域の形成工程において、Ｓ
ｉ及びＭｇを不純物として用いているが、Ｓｉ及びＭｇ
に限られるものではなく、導電型を調整する不純物とし
てはＣ或いはＢｅを用いても良く、また、ソース・ドレ
イン領域を形成するためにはＳ或いはＺｎを用いても良
い。
【００８４】
【発明の効果】本発明によれば、バッファ層とチャネル
層との界面、及び、チャネル層と障壁層との界面の少な
くとも一方に障壁層に比べてイオン損傷を受けにくいス
ペーサ層を挿入したので、イオン注入法によって表面を
平坦に維持した状態で閾値電圧の異なる高速素子、及
び、導電型の異なる素子を素子特性を劣化することなく
形成することができ、化合物半導体ヘテロ接合トランジ
スタからなる相補型集積回路装置等の高集積化に寄与す
るところが大きい。
層との界面、及び、チャネル層と障壁層との界面の少な
くとも一方に障壁層に比べてイオン損傷を受けにくいス
ペーサ層を挿入したので、イオン注入法によって表面を
平坦に維持した状態で閾値電圧の異なる高速素子、及
び、導電型の異なる素子を素子特性を劣化することなく
形成することができ、化合物半導体ヘテロ接合トランジ
スタからなる相補型集積回路装置等の高集積化に寄与す
るところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。
程の説明図である。
【図４】本発明の第２の実施の形態の説明図である。
【図５】本発明の第３及び第４の実施の形態の説明図で
ある。
ある。
【図６】本発明の第５及び第６の実施の形態の説明図で
ある。
ある。
【図７】本発明の第７及び第８の実施の形態の説明図で
ある。
ある。
【図８】本発明の第９及び第１０の実施の形態の説明図
である。
である。
１ 半導体基板
２ バッファ層
３ スペーサ層
４ チャネル層
５ スペーサ層
６ 障壁層
１１ 半絶縁性ＧａＡｓ基板
１２ アンドープＧａＡｓバッファ層
１３ ｎ型ＧａＡｓバッファ層
１４ アンドープＧａＡｓチャネル層
１５ アンドープＡｌx Ｇａ1-x Ａｓスペーサ層
１６ アンドープＡｌy Ｇａ1-y Ａｓ障壁層
１７ アンドープＧａＡｓキャップ層
１８ Ｓｉイオン
１９ Ｓｉ注入領域
２０ ＷＳｉゲート電極
２１ Ｓｉイオン
２２ ソース・ドレイン領域
２３ ソース・ドレイン領域
２４ ソース・ドレイン電極
２５ ソース・ドレイン電極
２６ Ｍｇ注入領域
２７ ソース・ドレイン領域
２８ ソース・ドレイン電極
２９ アンドープＩｎx Ｇａ1-x Ｐ障壁層
３０ アンドープＡｌz Ｇａ1-z Ａｓスペーサ層
３１ アンドープＩｎx Ｇａ1-x Ａｓチャネル層
３２ アンドープＡｌw Ｇａ1-w Ａｓ障壁層
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 27/095
H01L 29/778
H01L 29/80 - 29/812
Claims (9)
- 【請求項１】 半導体基板上に設けられた少なくともバ
ッファ層、チャネル層、及び、障壁層を有する化合物半
導体装置において、前記バッファ層と前記チャネル層と
の間、及び、前記チャネル層と前記障壁層との間の少な
くとも何れか一方に挿入された前記障壁層よりイオン損
傷を受けにくい耐イオン損傷性を高めるためのスペーサ
層と、前記バッファ層までに達するイオン注入領域とを
備えるとともに、前記イオン注入領域と、非イオン注入
領域とに互いに特性の異なる素子を設けたことを特徴と
する化合物半導体装置。 - 【請求項２】 上記障壁層がＩｎ x Ｇａ 1-x Ｐ（但し、
０．４≦ｘ≦０．６）からなり、上記スペーサ層が上記
チャネル層と前記障壁層との間にのみに設けられている
ことを特徴とする請求項１記載の化合物半導体装置。 - 【請求項３】 上記障壁層がＩｎ x Ｇａ 1-x Ｐ（但し、
０．４≦ｘ≦０．６）からなり、上記スペーサ層が上記
バッファ層と上記チャネル層との間、及び、前記チャネ
ル層と前記障壁層との間に設けられていることを特徴と
する請求項１記載の化合物半導体装置。 - 【請求項４】 半導体基板上に設けられた少なくともバ
ッファ層、チャネル層、及び、障壁層を有する化合物半
導体装置において、前記チャネル層と前記障壁層との間
に挿入された耐イオン損傷性を高めるためのスペーサ層
と、前記バッファ層までに達するイオン注入領域とを備
えるとともに、前記イオン注入領域と、非イオン注入領
域とに互いに特性の異なる素子を設けたことを特徴とす
る化合物半導体装置。 - 【請求項５】 注入したイオンのピークが上記バッファ
層内にあることを特徴とする請求項１乃至４のいずれか
１項に記載の化合物半導体装置。 - 【請求項６】 上記スペーサ層が、Ａｌ x Ｇａ 1-x Ａｓ
（但し、ｘ≧０．５）からなることを特徴とする請求項
１乃至５のいずれか１項に記載の記載の化合物半導体装
置。 - 【請求項７】 上記スペーサ層の厚さが５〜３０Åであ
り、且つ、前記イオン注入領域と、非イオン注入領域と
に互いに閾値電圧の異なる２つのタイプのｎチャネル素
子を設けたことを特徴とする請求項１乃至６のいずれか
１項に記載の化合物半導体装置。 - 【請求項８】 上記スペーサ層の厚さが１５〜３０Åで
あり、且つ、上記イオン注入領域に相補型素子を構成す
る一方の導電型の素子を設けるとともに、上記非イオン
注入領域に相補型素子を構成する他方の導電型の素子を
設けたことを特徴とする請求項１乃至６のいずれか１項
に記載の化合物半導体装置。 - 【請求項９】 上記チャネル層が、Ｉｎ x Ｇａ 1-x Ａｓ
（但し、ｘ＜０．３）からなることを特徴とする請求項
１乃至８のいずれか１項に記載の化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24901395A JP3517803B2 (ja) | 1995-09-27 | 1995-09-27 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24901395A JP3517803B2 (ja) | 1995-09-27 | 1995-09-27 | 化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992817A JPH0992817A (ja) | 1997-04-04 |
| JP3517803B2 true JP3517803B2 (ja) | 2004-04-12 |
Family
ID=17186714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24901395A Expired - Fee Related JP3517803B2 (ja) | 1995-09-27 | 1995-09-27 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3517803B2 (ja) |
-
1995
- 1995-09-27 JP JP24901395A patent/JP3517803B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0992817A (ja) | 1997-04-04 |
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