JP2581355B2 - Ｐチャンネル・デバイス用の異方型ｎ＋ゲートをもつ相補型ヘテロ接合電界効果トランジスタ - Google Patents
Ｐチャンネル・デバイス用の異方型ｎ＋ゲートをもつ相補型ヘテロ接合電界効果トランジスタInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【０００１】
【産業上の利用分野】本発明は、一般的にひ化ガリウム
をベースにしたトランジスタに関する。さらに詳しく
は、Ｐチャンネル・デバイス用の異方型Ｎ+ ゲートを持
つ相補型ヘテロ接合電界効果トランジスタ（ＣＨＦＥ
Ｔ：Complementary Heterojunction FieldEffect Trans
istors ）に関する。
をベースにしたトランジスタに関する。さらに詳しく
は、Ｐチャンネル・デバイス用の異方型Ｎ+ ゲートを持
つ相補型ヘテロ接合電界効果トランジスタ（ＣＨＦＥ
Ｔ：Complementary Heterojunction FieldEffect Trans
istors ）に関する。
【０００２】
【従来の技術】ひ化ガリウムをベースにした半導体相補
型ヘテロ構造デバイスは、リーク電流が少ない理想的な
条件の下では、ＣＭＯＳのようなシリコン相補型デバイ
スに比べて速度と電力の点でかなり有利であると考えら
れてきた。高速化および低電力性能を実現するための鍵
は、許容できる閾電圧を有し、かつゲート・リークおよ
び閾下電流(sub-threshold current) が小さいＮチャン
ネルおよびＰチャンネルＦＥＴデバイスを実現すること
にある。これらの条件に対処しようとするヘテロ構造が
近年いくつか報告されている。大半のデバイスの速度／
電力性能はゲート・リークのために大きく制限される。
シリコンをベースにしたＣＭＯＳデバイスの二酸化シリ
コン絶縁体と異なり、ひ化ガリウムＨＦＥＴの絶縁層で
あるドーピングされていないひ化アルミニウムガリウム
（ＡｌＧａＡｓ）は、真の絶縁体ではなく、比較的リー
クの大きい半絶縁体である。
型ヘテロ構造デバイスは、リーク電流が少ない理想的な
条件の下では、ＣＭＯＳのようなシリコン相補型デバイ
スに比べて速度と電力の点でかなり有利であると考えら
れてきた。高速化および低電力性能を実現するための鍵
は、許容できる閾電圧を有し、かつゲート・リークおよ
び閾下電流(sub-threshold current) が小さいＮチャン
ネルおよびＰチャンネルＦＥＴデバイスを実現すること
にある。これらの条件に対処しようとするヘテロ構造が
近年いくつか報告されている。大半のデバイスの速度／
電力性能はゲート・リークのために大きく制限される。
シリコンをベースにしたＣＭＯＳデバイスの二酸化シリ
コン絶縁体と異なり、ひ化ガリウムＨＦＥＴの絶縁層で
あるドーピングされていないひ化アルミニウムガリウム
（ＡｌＧａＡｓ）は、真の絶縁体ではなく、比較的リー
クの大きい半絶縁体である。
【０００３】ＩＩＩ−Ｖ族材料を用いて実現することの
できるＣＭＯＳのようなデバイスのうち最も簡単なもの
はＮチャンネルおよびＰチャンネル・ヘテロ構造絶縁ゲ
ートＦＥＴ（ＨＩＧＦＥＴ:Heterostructure Fusulated
Gate FET ）である。これらのデバイスは、Ｎチャンネ
ルおよびＰチャンネルに対し２次元の電子ガスまたは正
孔ガスをそれぞれ用いて高い移動度を得ている。あえて
ドーピングしていない構造を持つこのようなＨＦＥＴで
は、閾電圧は基本的には、それぞれＮチャンネル・デバ
イスおよびＰチャンネル・デバイスの金属半導体ショッ
トキ・バリアの差であり、伝導帯または価電子帯の不連
続性である。これらの閾電圧は、直接結合されたＦＥＴ
論理回路用としては残念ながら最適ではない。このよう
な構造においては、閾電圧はＮチャンネル・デバイスに
ついては約０．８ボルトであり、Ｐチャンネル・デバイ
スについては−０．７ボルトである。通常ゲートのター
ンオン電圧は１．１〜１．２ボルトのゲート電圧で起こ
るので、これらのデバイスは電圧の振幅に限界があり、
そのため速度／電力性能も限られる。
できるＣＭＯＳのようなデバイスのうち最も簡単なもの
はＮチャンネルおよびＰチャンネル・ヘテロ構造絶縁ゲ
ートＦＥＴ（ＨＩＧＦＥＴ:Heterostructure Fusulated
Gate FET ）である。これらのデバイスは、Ｎチャンネ
ルおよびＰチャンネルに対し２次元の電子ガスまたは正
孔ガスをそれぞれ用いて高い移動度を得ている。あえて
ドーピングしていない構造を持つこのようなＨＦＥＴで
は、閾電圧は基本的には、それぞれＮチャンネル・デバ
イスおよびＰチャンネル・デバイスの金属半導体ショッ
トキ・バリアの差であり、伝導帯または価電子帯の不連
続性である。これらの閾電圧は、直接結合されたＦＥＴ
論理回路用としては残念ながら最適ではない。このよう
な構造においては、閾電圧はＮチャンネル・デバイスに
ついては約０．８ボルトであり、Ｐチャンネル・デバイ
スについては−０．７ボルトである。通常ゲートのター
ンオン電圧は１．１〜１．２ボルトのゲート電圧で起こ
るので、これらのデバイスは電圧の振幅に限界があり、
そのため速度／電力性能も限られる。
【０００４】閾電圧の絶対値は、ドーピングされたチャ
ンネルまたは反転パルス・ドーピングした構造を用いる
ことにより０．２〜０．４ボルトの適切な範囲に調整す
ることができる。Ｎチャンネル・デバイスについては、
Ｎ+ ひ化インジアム・ガリウム（ＩｎＧａＡｓ）ゲー
ト、またはゲルマニウムのゲートを用いてＮチャンネル
・デバイスのバリアの高さを変える試みが最近なされて
いる。この方法により、直接結合されたＦＥＴ論理（Ｄ
ＣＦＬ:DirectCoupled FET Logic ）回路にとって望ま
しい範囲までＮチャンネルＨＦＥＴの閾電圧を下げるこ
とに成功している。ゲート内にＮ+ ＩｎＧａＡｓキャッ
プ層を持つＮチャンネルＨＦＥＴの閾電圧は、ＩｎＧａ
ＡｓとＧａＡｓとの仕事関数の差である。そのため、閾
電圧はＩｎＧａＡｓキャップの組成により設定される。
閾電圧が適切な範囲まで下げられても、ゲート・リーク
の改善は必要である。そのためにはリークを制御するバ
リアの高さを高くすることが必要である。
ンネルまたは反転パルス・ドーピングした構造を用いる
ことにより０．２〜０．４ボルトの適切な範囲に調整す
ることができる。Ｎチャンネル・デバイスについては、
Ｎ+ ひ化インジアム・ガリウム（ＩｎＧａＡｓ）ゲー
ト、またはゲルマニウムのゲートを用いてＮチャンネル
・デバイスのバリアの高さを変える試みが最近なされて
いる。この方法により、直接結合されたＦＥＴ論理（Ｄ
ＣＦＬ:DirectCoupled FET Logic ）回路にとって望ま
しい範囲までＮチャンネルＨＦＥＴの閾電圧を下げるこ
とに成功している。ゲート内にＮ+ ＩｎＧａＡｓキャッ
プ層を持つＮチャンネルＨＦＥＴの閾電圧は、ＩｎＧａ
ＡｓとＧａＡｓとの仕事関数の差である。そのため、閾
電圧はＩｎＧａＡｓキャップの組成により設定される。
閾電圧が適切な範囲まで下げられても、ゲート・リーク
の改善は必要である。そのためにはリークを制御するバ
リアの高さを高くすることが必要である。
【０００５】
【発明が解決しようとする課題】Ｎチャンネル電界効果
トランジスタに関して過去に用いられたことのある方法
のひとつに、ゲート・メタルとも呼ばれる、ゲート電極
の下に異方型層を用いる方法がある。異方型層は、ゲー
ト導体とゲート導体をチャンネル領域から分離している
ＡｌＧａＡｓ半絶縁領域との間の既存のショットキ接合
と入れ替わるか、あるいはこのショットキ接合を増大さ
せる。異方型層の効果は、表面の仕事関数を大きくする
ことである。ビルトイン電位が高くなるために、ゲート
のターンオン電圧を、従来のＮチャンネルＦＥＴよりも
大きくすることができる。同様の原理、たとえばシャノ
ン接触などがシリコン太陽電池構造などに適用されてい
る。しかしこれまでのところ、この方法はＰチャンネル
または相補型ＨＩＧＦＥＴ構造には適用されたことがな
い。
トランジスタに関して過去に用いられたことのある方法
のひとつに、ゲート・メタルとも呼ばれる、ゲート電極
の下に異方型層を用いる方法がある。異方型層は、ゲー
ト導体とゲート導体をチャンネル領域から分離している
ＡｌＧａＡｓ半絶縁領域との間の既存のショットキ接合
と入れ替わるか、あるいはこのショットキ接合を増大さ
せる。異方型層の効果は、表面の仕事関数を大きくする
ことである。ビルトイン電位が高くなるために、ゲート
のターンオン電圧を、従来のＮチャンネルＦＥＴよりも
大きくすることができる。同様の原理、たとえばシャノ
ン接触などがシリコン太陽電池構造などに適用されてい
る。しかしこれまでのところ、この方法はＰチャンネル
または相補型ＨＩＧＦＥＴ構造には適用されたことがな
い。
【０００６】従って、本発明の目的は、Ｐチャンネル化
合物半導体をベースにした、ゲート・リークの低い電界
効果トランジスタを提供することである。
合物半導体をベースにした、ゲート・リークの低い電界
効果トランジスタを提供することである。
【０００７】本発明の他の目的は、改善された速度／電
力特性を有する相補型ヘテロ構造電界効果トランジスタ
を提供することである。
力特性を有する相補型ヘテロ構造電界効果トランジスタ
を提供することである。
【０００８】本発明のさらに他の目的は、改善されたＰ
チャンネル・デバイス特性を有する、相補型のひ化ガリ
ウムをベースにした電界効果トランジスタを提供するこ
とである。
チャンネル・デバイス特性を有する、相補型のひ化ガリ
ウムをベースにした電界効果トランジスタを提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明の上記およびその
他の目的と利点とは、Ｐチャンネル・デバイスのゲート
電極またはゲート・メタルの下に形成される異方型層を
有する相補型ＨＦＥＴ構造を設けることにより達成され
る。異方型層は高濃度にドーピングされたＮ型層で、Ｐ
チャンネルＦＥＴのひ化アルミニウム・ガリウム（Ａｌ
ＧａＡｓ）半絶縁領域と接触して形成される。異方型層
のドーピング方法とその厚みとは、動作中にこの層が空
乏化しないように選択される。中間層が、異方型層とゲ
ート電極またはメタルとの間に設けられる。第１実施例
においては、異方型層はひ化ガリウムから成り、中間層
はドーピングされないひ化ガリウム（ＧａＡｓ）の薄い
層である。ゲート電極はドーピングされないＧａＡｓと
ショットキ・ダイオードを形成する。
他の目的と利点とは、Ｐチャンネル・デバイスのゲート
電極またはゲート・メタルの下に形成される異方型層を
有する相補型ＨＦＥＴ構造を設けることにより達成され
る。異方型層は高濃度にドーピングされたＮ型層で、Ｐ
チャンネルＦＥＴのひ化アルミニウム・ガリウム（Ａｌ
ＧａＡｓ）半絶縁領域と接触して形成される。異方型層
のドーピング方法とその厚みとは、動作中にこの層が空
乏化しないように選択される。中間層が、異方型層とゲ
ート電極またはメタルとの間に設けられる。第１実施例
においては、異方型層はひ化ガリウムから成り、中間層
はドーピングされないひ化ガリウム（ＧａＡｓ）の薄い
層である。ゲート電極はドーピングされないＧａＡｓと
ショットキ・ダイオードを形成する。
【００１０】第２実施例においては、ゲート・メタルは
中間層とのオーミック接触を形成する。この中間層は、
Ｎ型ＩｎＧａＡｓから成り、このＩｎＧａＡｓは異方型
層との界面において実質的なひ化ガリウムから、Ｉｎx
Ｇａ1-x Ａｓまで組成的に勾配がつけられている。ただ
しｘは、０．５以上である。中間層はゲート・メタルと
異方型層との間のオーミック接触を向上させる。 第１
実施例においては、ゲート電極はドーピングされていな
いＧａＡｓ層と整流接触を形成し、この整流接触が、デ
ルタ・ドーピングされた異方型層とＰチャンネルＦＥＴ
の半絶縁領域とによって形成される半導体接合を増大さ
せる。第２実施例では、ゲート電極は、プリオーミック
層とのオーミック接触を形成し、そのためゲート特性
は、異方型層とＨＦＥＴの半絶縁層とによって形成され
る半導体接合により完全に決定される。ＰチャンネルＨ
ＦＥＴのゲートにおいて従来のショットキ接合を半導体
接合と入れ替えることにより、ビルトイン電位が高まり
ゲート・リークは小さくなる。
中間層とのオーミック接触を形成する。この中間層は、
Ｎ型ＩｎＧａＡｓから成り、このＩｎＧａＡｓは異方型
層との界面において実質的なひ化ガリウムから、Ｉｎx
Ｇａ1-x Ａｓまで組成的に勾配がつけられている。ただ
しｘは、０．５以上である。中間層はゲート・メタルと
異方型層との間のオーミック接触を向上させる。 第１
実施例においては、ゲート電極はドーピングされていな
いＧａＡｓ層と整流接触を形成し、この整流接触が、デ
ルタ・ドーピングされた異方型層とＰチャンネルＦＥＴ
の半絶縁領域とによって形成される半導体接合を増大さ
せる。第２実施例では、ゲート電極は、プリオーミック
層とのオーミック接触を形成し、そのためゲート特性
は、異方型層とＨＦＥＴの半絶縁層とによって形成され
る半導体接合により完全に決定される。ＰチャンネルＨ
ＦＥＴのゲートにおいて従来のショットキ接合を半導体
接合と入れ替えることにより、ビルトイン電位が高まり
ゲート・リークは小さくなる。
【００１１】
【実施例】図１に示すのは、本発明の異方型ゲートを具
現する基本的なＨＦＥＴ構造の極めて簡単な断面図であ
る。図２のより実際的な構造と比較すると明かなよう
に、図１に示されている基本構造は、理解を図るために
極めて簡略化されている点に留意されたい。しかし、図
１に示されている構造は、本発明の基本原理を説明して
いる。
現する基本的なＨＦＥＴ構造の極めて簡単な断面図であ
る。図２のより実際的な構造と比較すると明かなよう
に、図１に示されている基本構造は、理解を図るために
極めて簡略化されている点に留意されたい。しかし、図
１に示されている構造は、本発明の基本原理を説明して
いる。
【００１２】相補型ＨＦＥＴ構造は、主にＰチャンネル
・デバイスのゲート・リークが原因で、速度／電力性能
が低かった。通常Ｐチャンネル・デバイスは、正孔の移
動度が低く、ゲート・リークが高いために、Ｎチャンネ
ル・デバイスよりも性能が劣っていた。閾電圧は、Ｎチ
ャンネル・デバイスにとっても、Ｐチャンネル・デバイ
スにとっても理想的ではないが、Ｎチャンネルの閾値を
改善するための構造が知られている。図では相補型ＨＦ
ＥＴ構造で説明しているが、本発明の異方型ゲートは、
変調ドーピングされた相補型電界効果トランジスタ（Ｍ
ＯＤＦＥＴ: Moderation Doped ComplementaryFET）に
も効果があることを理解されたい。ＭＯＤＦＥＴ構造は
周知であり、本発明の異方型ゲート構造を従来のＭＯＤ
ＦＥＴ設計に入れ替えることは当業者には比較的容易で
ある。また、本発明の構造はＰチャンネルのみの回路に
も有用である。
・デバイスのゲート・リークが原因で、速度／電力性能
が低かった。通常Ｐチャンネル・デバイスは、正孔の移
動度が低く、ゲート・リークが高いために、Ｎチャンネ
ル・デバイスよりも性能が劣っていた。閾電圧は、Ｎチ
ャンネル・デバイスにとっても、Ｐチャンネル・デバイ
スにとっても理想的ではないが、Ｎチャンネルの閾値を
改善するための構造が知られている。図では相補型ＨＦ
ＥＴ構造で説明しているが、本発明の異方型ゲートは、
変調ドーピングされた相補型電界効果トランジスタ（Ｍ
ＯＤＦＥＴ: Moderation Doped ComplementaryFET）に
も効果があることを理解されたい。ＭＯＤＦＥＴ構造は
周知であり、本発明の異方型ゲート構造を従来のＭＯＤ
ＦＥＴ設計に入れ替えることは当業者には比較的容易で
ある。また、本発明の構造はＰチャンネルのみの回路に
も有用である。
【００１３】図１には、ひ化ガリウム（ＧａＡｓ）など
の材料から成る半絶縁基板１１が設けられている。実質
的に真性のＧａＡｓから構成されるエピタキシャル・バ
ッファ層１４が、半絶縁基板１１を覆うように形成され
る。「エピタキシャル成長」という用語は、分子線エピ
タキシ（ＭＢＥ），金属有機化学蒸着（ＭＯＣＶＤ:Met
al-organic CVD ），原子層エピタキシ（ＡＬＥ）など
通常用いられるすべてのエピタキシ法を含むものとす
る。
の材料から成る半絶縁基板１１が設けられている。実質
的に真性のＧａＡｓから構成されるエピタキシャル・バ
ッファ層１４が、半絶縁基板１１を覆うように形成され
る。「エピタキシャル成長」という用語は、分子線エピ
タキシ（ＭＢＥ），金属有機化学蒸着（ＭＯＣＶＤ:Met
al-organic CVD ），原子層エピタキシ（ＡＬＥ）など
通常用いられるすべてのエピタキシ法を含むものとす
る。
【００１４】半絶縁ひ化ガリウム・バッファ層１４は、
エピタキシャル成長されたチャンネル層１６により被覆
される。この層１６は、ひ化ガリウム・インジウム（Ｉ
ｎＧａＡｓ）より構成されることが好ましい。特に、厚
みが約１５ナノメータのＩｎ.15 Ｇａ.85 Ａｓが、チャ
ンネル層１６の組成と厚みとしては有用である。チャン
ネル層１６は、エピタキシャル成長された実質的に真性
のひ化アルミニウム・ガリウム（Ａｌx Ｇａ1-x Ａｓ）
層１７により被覆される。チャンネル層１６と半絶縁層
１７とは、ＮチャンネルＨＦＥＴ１２とＰチャンネルＨ
ＦＥＴ１３の、チャンネル領域２４，２６および半絶縁
領域２７，２８とをそれぞれ形成する。本発明の異方型
ゲート構造は、ドーピングされていないＧａＡｓをチャ
ンネルとして用いるＨＦＥＴ構造にも適用することがで
きる。
エピタキシャル成長されたチャンネル層１６により被覆
される。この層１６は、ひ化ガリウム・インジウム（Ｉ
ｎＧａＡｓ）より構成されることが好ましい。特に、厚
みが約１５ナノメータのＩｎ.15 Ｇａ.85 Ａｓが、チャ
ンネル層１６の組成と厚みとしては有用である。チャン
ネル層１６は、エピタキシャル成長された実質的に真性
のひ化アルミニウム・ガリウム（Ａｌx Ｇａ1-x Ａｓ）
層１７により被覆される。チャンネル層１６と半絶縁層
１７とは、ＮチャンネルＨＦＥＴ１２とＰチャンネルＨ
ＦＥＴ１３の、チャンネル領域２４，２６および半絶縁
領域２７，２８とをそれぞれ形成する。本発明の異方型
ゲート構造は、ドーピングされていないＧａＡｓをチャ
ンネルとして用いるＨＦＥＴ構造にも適用することがで
きる。
【００１５】ＰチャンネルＦＥＴ１３では、異方型層３
１が、半絶縁層１７の少なくとも１部の上に、かつＰチ
ャンネルＦＥＴ１３のチャンネル領域２６上の半絶縁層
１７に接触してエピタキシャル形成されている。適切な
異方型層３１の例としては、厚みが２００〜５００オン
グストロームでドーピング濃度が約５ｘ１０18ａｔｏｍ
ｓ／ｃｍ3 のＮ+ のＧａＡｓ層がある。また、異方型層
３１は極めて薄く、高濃度にドーピングしてもよい。こ
の場合、デルタ・ドーピング層または多重デルタ・ドー
ピング層と呼ばれる。ドーピング濃度とデルタ・ドーピ
ングの間隔を調整して、必要に応じてバリアの高さを変
えることもできる。異方型層３１は、ＰチャンネルＦＥ
Ｔ１３のチャンネル領域２６上にある半絶縁層１７の一
部２８と半導体接合を形成する。異方型層３１上にプリ
オーミック層３２が形成され、ＰチャンネルＦＥＴゲー
ト電極３３がプリオーミック層３２上に形成される。プ
リオーミック層３２の組成は後で、さらに詳しく説明す
る。
１が、半絶縁層１７の少なくとも１部の上に、かつＰチ
ャンネルＦＥＴ１３のチャンネル領域２６上の半絶縁層
１７に接触してエピタキシャル形成されている。適切な
異方型層３１の例としては、厚みが２００〜５００オン
グストロームでドーピング濃度が約５ｘ１０18ａｔｏｍ
ｓ／ｃｍ3 のＮ+ のＧａＡｓ層がある。また、異方型層
３１は極めて薄く、高濃度にドーピングしてもよい。こ
の場合、デルタ・ドーピング層または多重デルタ・ドー
ピング層と呼ばれる。ドーピング濃度とデルタ・ドーピ
ングの間隔を調整して、必要に応じてバリアの高さを変
えることもできる。異方型層３１は、ＰチャンネルＦＥ
Ｔ１３のチャンネル領域２６上にある半絶縁層１７の一
部２８と半導体接合を形成する。異方型層３１上にプリ
オーミック層３２が形成され、ＰチャンネルＦＥＴゲー
ト電極３３がプリオーミック層３２上に形成される。プ
リオーミック層３２の組成は後で、さらに詳しく説明す
る。
【００１６】通常、層３１，３２，３３により構成され
るゲート構造の側面に沿って側壁スペーサ３４が形成さ
れる。側壁スペーサ３４は、誘電材料から構成され、デ
バイス内でゲートを他の構造から分離する役割を果た
す。ソース領域２１とドレーン領域２２とが、ゲート構
造をマスクとして用いるＰ型注入により同時に形成され
る。ソース２１とドレーン２２とは、チャンネル層１６
の下方からバッファ層１４の内部まで延在し、チャンネ
ル領域２６に対して低抵抗のソース接触およびドレーン
接触を確保しなければならない。
るゲート構造の側面に沿って側壁スペーサ３４が形成さ
れる。側壁スペーサ３４は、誘電材料から構成され、デ
バイス内でゲートを他の構造から分離する役割を果た
す。ソース領域２１とドレーン領域２２とが、ゲート構
造をマスクとして用いるＰ型注入により同時に形成され
る。ソース２１とドレーン２２とは、チャンネル層１６
の下方からバッファ層１４の内部まで延在し、チャンネ
ル領域２６に対して低抵抗のソース接触およびドレーン
接触を確保しなければならない。
【００１７】ＮチャンネルＦＥＴ１２では、ゲート電極
は半絶縁層２７と直接接触して形成されることが好まし
い。このゲート構造は通常は、ＮチャンネルＦＥＴ電極
２９に用いられる窒化タングステンなどの材料で形成さ
れる。窒化タングステンは、ＮチャンネルＦＥＴ１２の
半絶縁領域２７とショットキ接触を形成する。Ｐチャン
ネルＦＥＴ１３と同様に、誘電側壁スペーサ３４がゲー
ト電極２９の側面に沿って形成され、このゲート構造
は、ＮチャンネルＦＥＴ１２のソース１８とドレーン１
９とを形成するために用いられるＮ型注入の際にマスク
として用いられる。
は半絶縁層２７と直接接触して形成されることが好まし
い。このゲート構造は通常は、ＮチャンネルＦＥＴ電極
２９に用いられる窒化タングステンなどの材料で形成さ
れる。窒化タングステンは、ＮチャンネルＦＥＴ１２の
半絶縁領域２７とショットキ接触を形成する。Ｐチャン
ネルＦＥＴ１３と同様に、誘電側壁スペーサ３４がゲー
ト電極２９の側面に沿って形成され、このゲート構造
は、ＮチャンネルＦＥＴ１２のソース１８とドレーン１
９とを形成するために用いられるＮ型注入の際にマスク
として用いられる。
【００１８】ＮチャンネルＦＥＴ１２およびＰチャンネ
ルＦＥＴ１３のいずれにおいても、ソース電極およびド
レーン電極３６はそれぞれソース領域とドレーン領域と
に接触して形成される。図１に示されるように、ソース
電極およびドレーン電極３６は、半絶縁層１７と直接接
触して形成される。このため、ソース領域とドレーン領
域とを形成するために高濃度にドーピングされても、電
極３６は合金電極でなければならない。合金電極を形成
する方法は、半導体産業では周知である。
ルＦＥＴ１３のいずれにおいても、ソース電極およびド
レーン電極３６はそれぞれソース領域とドレーン領域と
に接触して形成される。図１に示されるように、ソース
電極およびドレーン電極３６は、半絶縁層１７と直接接
触して形成される。このため、ソース領域とドレーン領
域とを形成するために高濃度にドーピングされても、電
極３６は合金電極でなければならない。合金電極を形成
する方法は、半導体産業では周知である。
【００１９】絶縁領域２３は、酸素注入などの方法によ
り形成することができ、ＮチャンネルＦＥＴ１２とＰチ
ャンネルＦＥＴ１３を電気的に分離するために用いられ
る。動作中は、Ｎチャンネル・ゲート電極２９に正の電
圧が印加されると、２次元電子ガスがチャンネル領域２
４、特にチャンネル領域２４と半絶縁領域２７との界面
に生じる。２次元電子ガスは、ソース１８とドレーン１
９とを結合させる。ＮチャンネルＦＥＴ１２の閾電圧
は、半絶縁領域２７とチャンネル領域２４とに不純物を
イオン注入することにより、調整することができる。た
とえば、シリコンを注入して閾電圧を下げることができ
る。
り形成することができ、ＮチャンネルＦＥＴ１２とＰチ
ャンネルＦＥＴ１３を電気的に分離するために用いられ
る。動作中は、Ｎチャンネル・ゲート電極２９に正の電
圧が印加されると、２次元電子ガスがチャンネル領域２
４、特にチャンネル領域２４と半絶縁領域２７との界面
に生じる。２次元電子ガスは、ソース１８とドレーン１
９とを結合させる。ＮチャンネルＦＥＴ１２の閾電圧
は、半絶縁領域２７とチャンネル領域２４とに不純物を
イオン注入することにより、調整することができる。た
とえば、シリコンを注入して閾電圧を下げることができ
る。
【００２０】ＰチャンネルＦＥＴ１３も、Ｎチャンネル
ＦＥＴ１２と同様に動作する。負の電圧がゲート電極３
３に印加されると、電圧はプリオーミック層３２を通っ
て、異方型層３１に結合される。第１の実施例では、プ
リオーミック層３２は実質的に真性のＧａＡｓより構成
され、そのためゲート電極３３はプリオーミック層３２
と整流接触を形成する。他の実施例では、プリオーミッ
ク層３２は組成上の勾配をつけたＩｎＧａＡｓ層より構
成され、この層では、異方型層３１とプリオーミック層
３２との間の界面では高濃度のＧａＡｓから、プリオー
ミック層３２とゲート電極３３との間の界面では主にＩ
ｎＧａＡｓ組成と、変化する。この第２の実施例によ
り、ゲート電極３３とプリオーミック層３２との間で抵
抗の低いオーミック接触が確保される。
ＦＥＴ１２と同様に動作する。負の電圧がゲート電極３
３に印加されると、電圧はプリオーミック層３２を通っ
て、異方型層３１に結合される。第１の実施例では、プ
リオーミック層３２は実質的に真性のＧａＡｓより構成
され、そのためゲート電極３３はプリオーミック層３２
と整流接触を形成する。他の実施例では、プリオーミッ
ク層３２は組成上の勾配をつけたＩｎＧａＡｓ層より構
成され、この層では、異方型層３１とプリオーミック層
３２との間の界面では高濃度のＧａＡｓから、プリオー
ミック層３２とゲート電極３３との間の界面では主にＩ
ｎＧａＡｓ組成と、変化する。この第２の実施例によ
り、ゲート電極３３とプリオーミック層３２との間で抵
抗の低いオーミック接触が確保される。
【００２１】いずれの実施例も、基本的には、半絶縁領
域２８を一次ゲート・バリアとして、異方型層３１とそ
の下の構造との間に形成される半導体Ｎ+ −Ｉ−Ｐ接合
に依存する。これはＮチャンネル・デバイスについても
Ｐチャンネル・デバイスについても、ショットキ・バリ
アに依存する従来のＨＦＥＴとは対照的である。Ｐチャ
ンネルＦＥＴ１３においてショットキ・バリアを半導体
接合に置き替えることにより、約１．７ボルトのより高
いバリア電圧を得ることができ、ゲート・リークを低く
することができる。動作中、ゲート電極３３に負の電圧
が印加されると、チャンネル領域２６に２次元正孔ガス
が形成されて、それによりソース２１とドレーン２２と
が結合される。
域２８を一次ゲート・バリアとして、異方型層３１とそ
の下の構造との間に形成される半導体Ｎ+ −Ｉ−Ｐ接合
に依存する。これはＮチャンネル・デバイスについても
Ｐチャンネル・デバイスについても、ショットキ・バリ
アに依存する従来のＨＦＥＴとは対照的である。Ｐチャ
ンネルＦＥＴ１３においてショットキ・バリアを半導体
接合に置き替えることにより、約１．７ボルトのより高
いバリア電圧を得ることができ、ゲート・リークを低く
することができる。動作中、ゲート電極３３に負の電圧
が印加されると、チャンネル領域２６に２次元正孔ガス
が形成されて、それによりソース２１とドレーン２２と
が結合される。
【００２２】図２は図１に示されたＨＦＥＴ構造と同様
な構造を、もう少し詳しく示している。図２に示される
構造にはＨＦＥＴの性能を改善する追加の機能が含まれ
ており、実際のデバイスに普通に用いることができる。
図１に示されたＨＦＥＴ構造の要素には、図２でも可能
な限り、同じ参照番号を割り当てている。
な構造を、もう少し詳しく示している。図２に示される
構造にはＨＦＥＴの性能を改善する追加の機能が含まれ
ており、実際のデバイスに普通に用いることができる。
図１に示されたＨＦＥＴ構造の要素には、図２でも可能
な限り、同じ参照番号を割り当てている。
【００２３】図２に示される構造における大きな相違
は、実質的に真性のＡｌＧａＡｓバッファ層３７が、真
性ＧａＡｓバッファ層１４の中央に挿入されていること
である。ＧａＡｓバッファ１４は、図２では下側領域１
４ａと上側領域１４ｂとにより示されており、これらは
ＡｌＧａＡｓバッファ層３７によって離間されている。
ＧａＡｓバッファ層１４ｂの上には、Ｐ型ＧａＡｓで構
成されるパルス・ドーピング層３８がある。パルス・ド
ーピング層３８は、ドーピングされていないＧａＡｓス
ペーサ層３９により被覆されており、この層３９はチャ
ンネル層１６からパルス・ドーピング層３８を離間して
いる。パルス・ドーピング層３８は、スペーサ層３９を
通ってＰチャンネルＦＥＴ１３のチャンネル領域２６内
に貫通する。このようにパルス・ドーピング層３８は、
ＰチャンネルＦＥＴ１３のチャンネル２６を変調ドーピ
ングする。
は、実質的に真性のＡｌＧａＡｓバッファ層３７が、真
性ＧａＡｓバッファ層１４の中央に挿入されていること
である。ＧａＡｓバッファ１４は、図２では下側領域１
４ａと上側領域１４ｂとにより示されており、これらは
ＡｌＧａＡｓバッファ層３７によって離間されている。
ＧａＡｓバッファ層１４ｂの上には、Ｐ型ＧａＡｓで構
成されるパルス・ドーピング層３８がある。パルス・ド
ーピング層３８は、ドーピングされていないＧａＡｓス
ペーサ層３９により被覆されており、この層３９はチャ
ンネル層１６からパルス・ドーピング層３８を離間して
いる。パルス・ドーピング層３８は、スペーサ層３９を
通ってＰチャンネルＦＥＴ１３のチャンネル領域２６内
に貫通する。このようにパルス・ドーピング層３８は、
ＰチャンネルＦＥＴ１３のチャンネル２６を変調ドーピ
ングする。
【００２４】チャンネル層１６は、真性ひ化アルミニウ
ム（ＡｌＡｓ）層４１により被覆される。この層４１
は、チャンネル２４，２６にキャリアを閉じ込めて、さ
らにゲート・リークを低くする役割を果たす。ＡｌＧａ
Ａｓバッファ層３７は、閾下電流を低下させ、チャンネ
ル領域２４，２６と基板１１との間の電荷キャリア伝導
を小さくする。図２の残りの部分は、図１のものと同様
で、図１の場合と同様に機能を果たす。
ム（ＡｌＡｓ）層４１により被覆される。この層４１
は、チャンネル２４，２６にキャリアを閉じ込めて、さ
らにゲート・リークを低くする役割を果たす。ＡｌＧａ
Ａｓバッファ層３７は、閾下電流を低下させ、チャンネ
ル領域２４，２６と基板１１との間の電荷キャリア伝導
を小さくする。図２の残りの部分は、図１のものと同様
で、図１の場合と同様に機能を果たす。
【００２５】相補型ＨＦＥＴデバイスの製造に役立つも
う１つの改良点として、異方型層３１とプリオーミック
層３２とをソース領域，ドレーン領域１８，１９，２
１，２２上まで延在させる方法がある。この方法は、プ
リオーミック領域３２が組成上の勾配を持つＩｎＧａＡ
ｓ層より構成される場合に特に有用である。これらの層
はすでに構造内に設けられているため、ソース領域やド
レーン領域上に設けるために余分な処理は必要ない。こ
のような層を設けることにより、非合金接触をソースお
よびドレーン接触３６に用いることができる。なぜなら
ば、勾配を持ったＩｎＧａＡｓプリオーミック層３２に
対して非合金接触を容易に作ることができるためであ
る。起こりうる問題、特にＰチャンネルＦＥＴ１３につ
いて起こりうる問題としては、ソース領域２１とドレー
ン領域２２とを高濃度にドーピングしなければならず、
そのためにＮ型異方型層３１がＰ型に変換されることで
ある。ソースおよびドレーン電極３６に合金接触を用い
るか、非合金接触を用いるかは、利用可能な方法と、歩
どまりを考慮した上で決めなければならない設計上の選
択となる。
う１つの改良点として、異方型層３１とプリオーミック
層３２とをソース領域，ドレーン領域１８，１９，２
１，２２上まで延在させる方法がある。この方法は、プ
リオーミック領域３２が組成上の勾配を持つＩｎＧａＡ
ｓ層より構成される場合に特に有用である。これらの層
はすでに構造内に設けられているため、ソース領域やド
レーン領域上に設けるために余分な処理は必要ない。こ
のような層を設けることにより、非合金接触をソースお
よびドレーン接触３６に用いることができる。なぜなら
ば、勾配を持ったＩｎＧａＡｓプリオーミック層３２に
対して非合金接触を容易に作ることができるためであ
る。起こりうる問題、特にＰチャンネルＦＥＴ１３につ
いて起こりうる問題としては、ソース領域２１とドレー
ン領域２２とを高濃度にドーピングしなければならず、
そのためにＮ型異方型層３１がＰ型に変換されることで
ある。ソースおよびドレーン電極３６に合金接触を用い
るか、非合金接触を用いるかは、利用可能な方法と、歩
どまりを考慮した上で決めなければならない設計上の選
択となる。
【００２６】異方型層３１は、パルス・ドーピング層３
８と組み合わせると、ＰチャンネルＦＥＴ１３について
は約−０．２ボルトの閾電圧を与え、同時にゲートのタ
ーンオン電圧を約１．７ボルトまで上げる。このためゲ
ートのターンオン電圧とゲート閾値との分離が、ショッ
トキ・バリアしか用いられていない従来のデバイスに比
べ大きく向上する。イオン注入を用いて、Ｎチャンネル
ＦＥＴ２４の閾値を調整することにより、実質的に同様
の方法を用いて、共通基板上に整合性のあるＮチャンネ
ルＦＥＴとＰチャンネルＦＥＴとを製造することができ
る。閾電圧が低くなり、ゲートのターンオン電圧が高く
なることによって、相補型デバイスの速度／電力性能が
向上する。
８と組み合わせると、ＰチャンネルＦＥＴ１３について
は約−０．２ボルトの閾電圧を与え、同時にゲートのタ
ーンオン電圧を約１．７ボルトまで上げる。このためゲ
ートのターンオン電圧とゲート閾値との分離が、ショッ
トキ・バリアしか用いられていない従来のデバイスに比
べ大きく向上する。イオン注入を用いて、Ｎチャンネル
ＦＥＴ２４の閾値を調整することにより、実質的に同様
の方法を用いて、共通基板上に整合性のあるＮチャンネ
ルＦＥＴとＰチャンネルＦＥＴとを製造することができ
る。閾電圧が低くなり、ゲートのターンオン電圧が高く
なることによって、相補型デバイスの速度／電力性能が
向上する。
【図１】本発明の実施例の基本的なＨＦＥＴ構造の極め
て簡単な断面図である。
て簡単な断面図である。
【図２】本発明の異方型ゲート構造を有する好適な実施
例のＨＦＥＴ構造を示すより詳細な断面図である。
例のＨＦＥＴ構造を示すより詳細な断面図である。
１１ 半絶縁ＧａＡｓ基板 １２ Ｎチャンネル電界効果トランジスタ １３ Ｐチャンネル電界効果トランジスタ １４ バッファ層 １６ チャンネル層 １７，２７ 半絶縁層 １８，２１ ソース領域 １９，２２ ドレーン領域 ２３ 絶縁領域 ２４，２６ チャンネル領域 ２８ 半絶縁領域 ２９，３３ ゲート電極 ３１ 異方型層 ３２ プリオーミック層 ３４ 側壁スペーサ ３６ 電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェン−ファー・ファン アメリカ合衆国アリゾナ州ギルバート、 ウエスト・タラ・ドライブ1426
Claims (4)
- 【請求項１】 相補型のＧａＡｓをベースにしたヘテロ
構造をもつ集積回路構造であって：主表面を有する半絶
縁ＧａＡｓ基板（１１）；主表面上に直接成長し、実質
的に真性のＧａＡｓの第１エピタキシャル層（１４
ａ）；第１層上に直接成長し、実質的に真性のＡｌＧａ
Ａｓの第２エピタキシャル成長層（３７）；第２層上に
成長し、実質的に真性のＧａＡｓの第３エピタキシャル
成長層（１４ｂ）；第３層上に成長し、実質的に真性の
ＩｎＧａＡｓの第４エピタキシャル層（１６）；第４層
上に成長し、実質的に真性のＡｌＡｓの第５エピタキシ
ャル層（４１）；第５層上に成長し、実質的に真性のＡ
ｌＧａＡｓの第６層（１７）；第６層の表面に形成さ
れ、第３層（１４ｂ）まで延在する第１および第２Ｎ型
領域（１８，１９）であって、第１および第２Ｎ型領域
（１８，１９）の間にある第４層（１６）の一部がＮチ
ャンネルＨＦＥＴ（１２）のチャンネル（２４）を形成
しているところの第１および第２Ｎ型領域（１８，１
９）；第１および第２Ｎ型領域（１８，１９）の間で、
それらから離間して、第６層（１７）の上に形成された
導電材料（２９）であって、第６層（１７）と整流接触
を形成し、ＮチャンネルＨＦＥＴ（１２）のゲート電極
として機能する導電材料（２９）；第１および第２Ｎ型
領域（１８，１９）上に形成され、ＮチャンネルＨＦＥ
Ｔ（１２）のソース／ドレーン電極として機能する電極
（３６）；第６層（１７）の表面に形成され、第３層
（１４ｂ）まで延在する第１および第２Ｐ型領域（２
１，２２）であって、第１および第２Ｐ型領域の間にあ
る第４層（１６）の一部がＰチャンネルＨＦＥＴ（１
３）のチャンネル（２６）を形成するところの第１およ
び第２Ｐ型領域（２１，２２）；第１および第２Ｐ型領
域（２１，２２）の間にあり、それらから離間している
第６層（１７）の一部を覆う、エピタキシャル成長され
たＮ型異方型領域（３１）；Ｎ型異方型領域（３１）を
覆うエピタキシャル成長されたプリオーミック層（３
２）；プリオーミック層（３２）の上に形成され、プリ
オーミック層（３２）と接触し、導電材料（３４）がＰ
チャンネルＨＦＥＴ（１３）のゲート電極として機能す
るところの導電材料（３３）；第１および第２Ｐ型領域
（２１，２２）の上に形成され、ＰチャンネルＨＦＥＴ
（１３）のソース／ドレーン電極として機能する電極
（３６）；およびＮチャンネルＨＦＥＴとＰチャンネル
ＨＦＥＴとの間に形成される絶縁領域（２３）；によっ
て構成されることを特徴とする相補型のＧａＡｓをベー
スにしたヘテロ構造をもつ集積回路構造。 - 【請求項２】 ＮチャンネルＨＦＥＴおよびＰチャンネ
ルＨＦＥＴデバイス（１２，１３）を有する相補型ＨＦ
ＥＴ構造であって：ＰチャンネルＨＦＥＴデバイス（１
３）のゲート電極（３３）の下に形成される少なくとも
１つのデルタ・ドーピングされたＮ型異方型層（３
１）；Ｎ型異方型層（３１）とゲート電極（３３）との
間に形成されるプリオーミック層（３２）であって、ゲ
ート電極（３３）がプリオーミック層（３２）に対して
電気的に接触しているところのプリオーミック層（３
２）；によって改善されることを特徴とする相補型ＨＦ
ＥＴ構造。 - 【請求項３】 相補型ＧａＡｓヘテロ構造電界効果トラ
ンジスタ構造であって：ゲート（１２），ドレーン（３
６）およびソース（３６）電極を有するＮチャンネル電
界効果トランジスタ（１２）；ゲート（３３），ドレー
ン（３６）およびソース（３６）電極を有するＰチャン
ネル電界効果トランジスタ（１３）；Ｐチャンネル・ゲ
ート電極（３３）の下に位置する真性チャンネル領域
（２６）；チャンネル領域（２６）とゲート電極（３
３）との間に位置するバリア領域（２８）；バリア領域
（２８）上に形成されるｎ型デルタ・ドーピング領域
（３１）；およびＰチャンネル・デバイスのゲート電極
（３３）をｎ型デルタ・ドーピング領域（３１）に結合
させる中間層（３２）によって構成され、中間層（３
２）がデルタ・ドーピング領域（３１）のバンドギャッ
プを越えないバンドギャップを有することを特徴とする
相補型ＧａＡｓヘテロ構造電界効果トランジスタ構造。 - 【請求項４】 ゲート電極（３３），ソース電極（３
６），ドレーン電極（３６），チャンネル領域（２６）
およびゲート電極（３３）とチャンネル領域（２６）と
の間に形成された半絶縁領域（２８）を有するＰチャン
ネルＨＦＥＴであって：ゲート電極（３３）の下に、半
絶縁領域（２８）と接触して形成され、ゲート電極（３
３）と半絶縁領域（２８）との間を整流結合するＮ型領
域（３１）；およびＮ型領域（３１）とゲート電極（３
３）との間に形成されるＮ型領域（３１）の空乏化を防
ぐ手段（３２）；によって改善されることをことを特徴
とするＰチャンネルＨＦＥＴ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US584014 | 1990-09-18 | ||
| US07/584,014 US5060031A (en) | 1990-09-18 | 1990-09-18 | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245650A JPH04245650A (ja) | 1992-09-02 |
| JP2581355B2 true JP2581355B2 (ja) | 1997-02-12 |
Family
ID=24335531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254147A Expired - Fee Related JP2581355B2 (ja) | 1990-09-18 | 1991-09-06 | Ｐチャンネル・デバイス用の異方型ｎ＋ゲートをもつ相補型ヘテロ接合電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5060031A (ja) |
| JP (1) | JP2581355B2 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3135939B2 (ja) * | 1991-06-20 | 2001-02-19 | 富士通株式会社 | Ｈｅｍｔ型半導体装置 |
| US5243206A (en) * | 1991-07-02 | 1993-09-07 | Motorola, Inc. | Logic circuit using vertically stacked heterojunction field effect transistors |
| US5364816A (en) * | 1993-01-29 | 1994-11-15 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication method for III-V heterostructure field-effect transistors |
| US5480829A (en) * | 1993-06-25 | 1996-01-02 | Motorola, Inc. | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
| US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US5482872A (en) * | 1994-01-31 | 1996-01-09 | Motorola, Inc. | Method of forming isolation region in a compound semiconductor substrate |
| US5552330A (en) * | 1994-03-11 | 1996-09-03 | Motorola | Resonant tunneling fet and methods of fabrication |
| US5479033A (en) * | 1994-05-27 | 1995-12-26 | Sandia Corporation | Complementary junction heterostructure field-effect transistor |
| US5606184A (en) * | 1995-05-04 | 1997-02-25 | Motorola, Inc. | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making |
| JP3219051B2 (ja) * | 1998-05-08 | 2001-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6392257B1 (en) | 2000-02-10 | 2002-05-21 | Motorola Inc. | Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same |
| US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
| US6528405B1 (en) | 2000-02-18 | 2003-03-04 | Motorola, Inc. | Enhancement mode RF device and fabrication method |
| AU2001257346A1 (en) | 2000-05-31 | 2001-12-11 | Motorola, Inc. | Semiconductor device and method for manufacturing the same |
| US6427066B1 (en) | 2000-06-30 | 2002-07-30 | Motorola, Inc. | Apparatus and method for effecting communications among a plurality of remote stations |
| US6410941B1 (en) | 2000-06-30 | 2002-06-25 | Motorola, Inc. | Reconfigurable systems using hybrid integrated circuits with optical ports |
| US6501973B1 (en) | 2000-06-30 | 2002-12-31 | Motorola, Inc. | Apparatus and method for measuring selected physical condition of an animate subject |
| US6477285B1 (en) | 2000-06-30 | 2002-11-05 | Motorola, Inc. | Integrated circuits with optical signal propagation |
| US6555946B1 (en) | 2000-07-24 | 2003-04-29 | Motorola, Inc. | Acoustic wave device and process for forming the same |
| WO2002009187A2 (en) | 2000-07-24 | 2002-01-31 | Motorola, Inc. | Heterojunction tunneling diodes and process for fabricating same |
| US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
| US6563118B2 (en) | 2000-12-08 | 2003-05-13 | Motorola, Inc. | Pyroelectric device on a monocrystalline semiconductor substrate and process for fabricating same |
| US20020096683A1 (en) | 2001-01-19 | 2002-07-25 | Motorola, Inc. | Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate |
| US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
| WO2002082551A1 (en) | 2001-04-02 | 2002-10-17 | Motorola, Inc. | A semiconductor structure exhibiting reduced leakage current |
| US6531720B2 (en) | 2001-04-19 | 2003-03-11 | International Business Machines Corporation | Dual sidewall spacer for a self-aligned extrinsic base in SiGe heterojunction bipolar transistors |
| US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| US6992321B2 (en) | 2001-07-13 | 2006-01-31 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices utilizing piezoelectric materials |
| US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
| US7019332B2 (en) | 2001-07-20 | 2006-03-28 | Freescale Semiconductor, Inc. | Fabrication of a wavelength locker within a semiconductor structure |
| US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
| US6472694B1 (en) | 2001-07-23 | 2002-10-29 | Motorola, Inc. | Microprocessor structure having a compound semiconductor layer |
| US6855992B2 (en) | 2001-07-24 | 2005-02-15 | Motorola Inc. | Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same |
| US6585424B2 (en) | 2001-07-25 | 2003-07-01 | Motorola, Inc. | Structure and method for fabricating an electro-rheological lens |
| US6594414B2 (en) | 2001-07-25 | 2003-07-15 | Motorola, Inc. | Structure and method of fabrication for an optical switch |
| US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
| US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
| US6589856B2 (en) | 2001-08-06 | 2003-07-08 | Motorola, Inc. | Method and apparatus for controlling anti-phase domains in semiconductor structures and devices |
| US6462360B1 (en) | 2001-08-06 | 2002-10-08 | Motorola, Inc. | Integrated gallium arsenide communications systems |
| US20030034491A1 (en) | 2001-08-14 | 2003-02-20 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices for detecting an object |
| US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
| US20030071327A1 (en) | 2001-10-17 | 2003-04-17 | Motorola, Inc. | Method and apparatus utilizing monocrystalline insulator |
| US6916717B2 (en) | 2002-05-03 | 2005-07-12 | Motorola, Inc. | Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate |
| JP4050128B2 (ja) * | 2002-10-24 | 2008-02-20 | 松下電器産業株式会社 | ヘテロ接合電界効果型トランジスタ及びその製造方法 |
| US7169619B2 (en) | 2002-11-19 | 2007-01-30 | Freescale Semiconductor, Inc. | Method for fabricating semiconductor structures on vicinal substrates using a low temperature, low pressure, alkaline earth metal-rich process |
| US6885065B2 (en) | 2002-11-20 | 2005-04-26 | Freescale Semiconductor, Inc. | Ferromagnetic semiconductor structure and method for forming the same |
| US6965128B2 (en) | 2003-02-03 | 2005-11-15 | Freescale Semiconductor, Inc. | Structure and method for fabricating semiconductor microresonator devices |
| US7020374B2 (en) | 2003-02-03 | 2006-03-28 | Freescale Semiconductor, Inc. | Optical waveguide structure and method for fabricating the same |
| US7119381B2 (en) * | 2004-07-30 | 2006-10-10 | Freescale Semiconductor, Inc. | Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices |
| US7504677B2 (en) * | 2005-03-28 | 2009-03-17 | Freescale Semiconductor, Inc. | Multi-gate enhancement mode RF switch and bias arrangement |
| US7569873B2 (en) * | 2005-10-28 | 2009-08-04 | Dsm Solutions, Inc. | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
| US7952150B1 (en) * | 2008-06-05 | 2011-05-31 | Rf Micro Devices, Inc. | Enhancement mode MOSFET and depletion mode FET on a common group III-V substrate |
| JP6135487B2 (ja) | 2013-12-09 | 2017-05-31 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2465317A2 (fr) * | 1979-03-28 | 1981-03-20 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
| JPS5955073A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体装置 |
| JPH0691264B2 (ja) * | 1984-08-18 | 1994-11-14 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS6199379A (ja) * | 1984-10-19 | 1986-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置 |
| US4729000A (en) * | 1985-06-21 | 1988-03-01 | Honeywell Inc. | Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates |
| DE3682119D1 (de) * | 1985-06-21 | 1991-11-28 | Honeywell Inc | Komplementaere ic-struktur mit hoher steilheit. |
| US4652896A (en) * | 1985-06-27 | 1987-03-24 | The United States Of America As Represented By The Secretary Of The Air Force | Modulation doped GaAs/AlGaAs field effect transistor |
| JPS62136080A (ja) * | 1985-12-10 | 1987-06-19 | Fujitsu Ltd | 相補型高速半導体装置 |
| GB2189345A (en) * | 1986-04-16 | 1987-10-21 | Philips Electronic Associated | High mobility p channel semi conductor devices |
| JPS633467A (ja) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置 |
| JPS63181479A (ja) * | 1987-01-23 | 1988-07-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| US4965645A (en) * | 1987-03-20 | 1990-10-23 | International Business Machines Corp. | Saturable charge FET |
| US4899201A (en) * | 1987-08-14 | 1990-02-06 | Regents Of The University Of Minnesota | Electronic and optoelectric devices utilizing light hole properties |
-
1990
- 1990-09-18 US US07/584,014 patent/US5060031A/en not_active Expired - Lifetime
-
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- 1991-09-06 JP JP3254147A patent/JP2581355B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| JPH04245650A (ja) | 1992-09-02 |
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