JPH0810763B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0810763B2 JPH0810763B2 JP58246279A JP24627983A JPH0810763B2 JP H0810763 B2 JPH0810763 B2 JP H0810763B2 JP 58246279 A JP58246279 A JP 58246279A JP 24627983 A JP24627983 A JP 24627983A JP H0810763 B2 JPH0810763 B2 JP H0810763B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type
- layer
- semiconductor layer
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims description 23
- 239000011159 matrix material Substances 0.000 claims 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 43
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- 239000011701 zinc Substances 0.000 description 10
- 239000012535 impurity Substances 0.000 description 8
- 230000005533 two-dimensional electron gas Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000001451 molecular beam epitaxy Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 239000003708 ampul Substances 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000003574 free electron Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 108091006149 Electron carriers Proteins 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- AXAZMDOAUQTMOW-UHFFFAOYSA-N dimethylzinc Chemical compound C[Zn]C AXAZMDOAUQTMOW-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、超高速のトランジスタに係り、特に高集積
に好適な、高負荷駆動能力を有する新型トランジスタに
関する。
に好適な、高負荷駆動能力を有する新型トランジスタに
関する。
従来、Si基板上に高集積化が実現されているトランジ
スタとしては、その動作原理からみて、バイポーラトラ
ンジスタとMOS（Metal−Oxide−Semiconductor）型電界
効果トランジスタ〔MOSFET〕の２つが代表的なものであ
つた。バイポーラトランジスタが少数キヤリアの拡散及
びドリフトという物理現象を用いる縦型デバイスとすれ
ば、電界効果トランジスタは、多数キヤリアの電界によ
る駆動を用いる横型デバイスである。
スタとしては、その動作原理からみて、バイポーラトラ
ンジスタとMOS（Metal−Oxide−Semiconductor）型電界
効果トランジスタ〔MOSFET〕の２つが代表的なものであ
つた。バイポーラトランジスタが少数キヤリアの拡散及
びドリフトという物理現象を用いる縦型デバイスとすれ
ば、電界効果トランジスタは、多数キヤリアの電界によ
る駆動を用いる横型デバイスである。
近年、Siの物理常数のもつ限界のために、トランジス
タ動作の本質的機構は変えることなしに、ガリウム−砒
素（GaAs）を中心とした化合物半導体を用いた超高速デ
バイスが開発されつつある。
タ動作の本質的機構は変えることなしに、ガリウム−砒
素（GaAs）を中心とした化合物半導体を用いた超高速デ
バイスが開発されつつある。
その中で、ヘテロ接合を用いたトランジスタとして
は、ヘテロバイポーラトランジスタ〔例えば特開昭49−
43583をみよ〕と選択ドープヘテロ接合型電界効果トラ
ンジスタ（例えば、特開昭56−94779）があげられる。
動作原理の点からみると後者のトランジスタはMOS型FET
とほとんど同じてある。ところで、この様な化合物を用
いたトランジスタにおいては、トランジスタ動作の本質
的部分はSiを用いたデバイスと変つていないために、バ
イポーラトランジスタ、電界効果トランジスタ（以下FE
Tと呼ぶ）の各々固有な欠点は解決されないでいる。
は、ヘテロバイポーラトランジスタ〔例えば特開昭49−
43583をみよ〕と選択ドープヘテロ接合型電界効果トラ
ンジスタ（例えば、特開昭56−94779）があげられる。
動作原理の点からみると後者のトランジスタはMOS型FET
とほとんど同じてある。ところで、この様な化合物を用
いたトランジスタにおいては、トランジスタ動作の本質
的部分はSiを用いたデバイスと変つていないために、バ
イポーラトランジスタ、電界効果トランジスタ（以下FE
Tと呼ぶ）の各々固有な欠点は解決されないでいる。
即ち、ヘテロバイポーラトランジスタの場合には、ア
イソレーシヨン領域の確保のために、集積度がFETに比
べて上がらないという欠点がある。又、バイポーラトラ
ンジスタの場合にはベース層厚は、動作原理上の制限の
ために、薄くするには下限が存在する。
イソレーシヨン領域の確保のために、集積度がFETに比
べて上がらないという欠点がある。又、バイポーラトラ
ンジスタの場合にはベース層厚は、動作原理上の制限の
ために、薄くするには下限が存在する。
一方、電界効果トランジスタの場合には高集積には好
適だが共通する欠点としては、電流を大きく取り出せな
いという問題が生じていた。
適だが共通する欠点としては、電流を大きく取り出せな
いという問題が生じていた。
本発明の目的は、高集積化に適し、二次元状担体を担
体の存在する面に対して垂直方向に流すことを特徴とす
る新原理に基づく超高速トランジスタを提供することに
ある。
体の存在する面に対して垂直方向に流すことを特徴とす
る新原理に基づく超高速トランジスタを提供することに
ある。
第１図に従来の、選択ドープヘテロ接合型FETの動作
原理を説明するためのエネルギーバンド構造を示す。同
様にFETの断面構造を第２図に示す。半絶縁性GaAs基板1
0上に通常分子線エピタキシー（MBE）法を用いて１μｍ
程度の故意には不純物を含ませないGaAs層11（通常MBE
では不純物濃度1015cm-3以下の弱いp-型になつている）
を成長させる。次に、Siを１×1018cm-3程度含むAlXGa
1-xAs（ｘ〜0.3）層12を500Å程度成長させる。その後
ソース・ドレイン電極21,22、およびゲート電極13を形
成する。
原理を説明するためのエネルギーバンド構造を示す。同
様にFETの断面構造を第２図に示す。半絶縁性GaAs基板1
0上に通常分子線エピタキシー（MBE）法を用いて１μｍ
程度の故意には不純物を含ませないGaAs層11（通常MBE
では不純物濃度1015cm-3以下の弱いp-型になつている）
を成長させる。次に、Siを１×1018cm-3程度含むAlXGa
1-xAs（ｘ〜0.3）層12を500Å程度成長させる。その後
ソース・ドレイン電極21,22、およびゲート電極13を形
成する。
ゲート電極直下のエネルギーバンド図を示したのが第
１図である。ドーピングされたSi原子を14に示し、シヨ
ツトキー接合による空乏層を16に示す。AlGaAsとGaAsは
結晶格子が同一種類であり格子定数が非常に近いため
に、ヘテロ接合界面での界面準位の数は非常に小さいと
考えられる。GaAsはAlXGa1-xAs（ｘ〜0.3）に比べて電
子親和力が大きいためにヘテロ接合界面には電子親和力
の差にもとづくポテンシヤル障壁が生じ、２次元状の担
体15が形成される。
１図である。ドーピングされたSi原子を14に示し、シヨ
ツトキー接合による空乏層を16に示す。AlGaAsとGaAsは
結晶格子が同一種類であり格子定数が非常に近いため
に、ヘテロ接合界面での界面準位の数は非常に小さいと
考えられる。GaAsはAlXGa1-xAs（ｘ〜0.3）に比べて電
子親和力が大きいためにヘテロ接合界面には電子親和力
の差にもとづくポテンシヤル障壁が生じ、２次元状の担
体15が形成される。
従来のFETはこの２次元状担体を、ヘテロ接合界面に
沿つて流すことに特徴があり、そのため電流を大きく取
れないのであつた。
沿つて流すことに特徴があり、そのため電流を大きく取
れないのであつた。
本発明は第１図に示すヘテロ接合界面に存在する、２
次元状担体15をGaAs層11側に取り出し、即ち、ヘテロ接
合界面に垂直方向に電流として取り出し、ゲート電圧に
より、２次元状担体の生成消滅を制御することで、電流
の大きさを変調させてトランジスタ動作を行なうことを
特徴とする新しいトランジスタ原理を導入することで、
従来の、選択ドープヘテロ接合型FETや、ヘテロバイポ
ーラトランジスタの持つていた欠点を克服するものであ
る。
次元状担体15をGaAs層11側に取り出し、即ち、ヘテロ接
合界面に垂直方向に電流として取り出し、ゲート電圧に
より、２次元状担体の生成消滅を制御することで、電流
の大きさを変調させてトランジスタ動作を行なうことを
特徴とする新しいトランジスタ原理を導入することで、
従来の、選択ドープヘテロ接合型FETや、ヘテロバイポ
ーラトランジスタの持つていた欠点を克服するものであ
る。
以下、本発明の新型トランジスタの動作原理を、ｐ型
GaAsとｎ型AlXGa1-xAsのヘテロ接合を用いて作成した本
発明のトランジスタについて、素子断面図〔第３図〕と
エネルギーバンド図〔第４図〕を用いて説明する。その
後、外部電位を加えた場合の動作特性について説明す
る。
GaAsとｎ型AlXGa1-xAsのヘテロ接合を用いて作成した本
発明のトランジスタについて、素子断面図〔第３図〕と
エネルギーバンド図〔第４図〕を用いて説明する。その
後、外部電位を加えた場合の動作特性について説明す
る。
第３図に示す様に、所定の半導体基板10上に200Åか
ら1000Å程度のｐ型GaAs層17とヘテロ接合した300Åか
ら1000Å程度のｎ型AlGa1-xAs（ｘ〜0.3程度）層12を作
成する。電子親和力の差のためにAlXGa1-xAs層中の自由
電子はｐ型GaAs層17側のヘテロ接合界面に蓄積し、二次
元状の電子ガス層15を形成している。第４図にこの状態
を示すバンド構造図を示す。第３図と同一部位は同一符
号で示してある。
ら1000Å程度のｐ型GaAs層17とヘテロ接合した300Åか
ら1000Å程度のｎ型AlGa1-xAs（ｘ〜0.3程度）層12を作
成する。電子親和力の差のためにAlXGa1-xAs層中の自由
電子はｐ型GaAs層17側のヘテロ接合界面に蓄積し、二次
元状の電子ガス層15を形成している。第４図にこの状態
を示すバンド構造図を示す。第３図と同一部位は同一符
号で示してある。
本発明のトランジスタは、二次元状担体15とオーミツ
ク接触をするソース電極29と、この担体15を生成消滅さ
せるゲート制御電極30とを有して、この制御電極30及び
二次元状担体15の直下に位置する第３の半導体層18〔今
の場合には、厚み5000Å程度のn+GaAs層〕とそれにオー
ミツク接触するドレイン電極31を基本構造とする。
ク接触をするソース電極29と、この担体15を生成消滅さ
せるゲート制御電極30とを有して、この制御電極30及び
二次元状担体15の直下に位置する第３の半導体層18〔今
の場合には、厚み5000Å程度のn+GaAs層〕とそれにオー
ミツク接触するドレイン電極31を基本構造とする。
トランジスタ動作の本質的な点は、二次元状担体15を
垂直下方のn+層18に電流として取り出し、ゲート電極30
に外部電位を印加することで、二次元状担体濃度を変化
させることで、垂直方向の電流を制御しトランジスタ動
作させる点である。
垂直下方のn+層18に電流として取り出し、ゲート電極30
に外部電位を印加することで、二次元状担体濃度を変化
させることで、垂直方向の電流を制御しトランジスタ動
作させる点である。
外部電位を加えてない場合のゲート電極直下のエネル
ギーバンド図を第４図に示している。EFはフエルミエネ
ルギーの位置を示し、φBnはゲート電極金属30とAlXGa
1-xAs層12とのシヨツトキーポテンシヤルを表わし、フ
エルミレベルのピンニングという現象のために、φBnの
値は、ゲート電圧の値にかかわらずほとんど変化しない
と考えられている。ゲート電極下の空乏層中のイオン化
したドナーイオンを16で示す。
ギーバンド図を第４図に示している。EFはフエルミエネ
ルギーの位置を示し、φBnはゲート電極金属30とAlXGa
1-xAs層12とのシヨツトキーポテンシヤルを表わし、フ
エルミレベルのピンニングという現象のために、φBnの
値は、ゲート電圧の値にかかわらずほとんど変化しない
と考えられている。ゲート電極下の空乏層中のイオン化
したドナーイオンを16で示す。
以下外部電位を加えた場合のトランジスタ動作を第５
図（ａ），（ｂ），（ｃ）第６図に示すエネルギーバン
ド図を用いて、トランジスタ動作を更に詳しく説明す
る。ソース電極を接地し、ソースとドレインを同電位に
し、ソース電極に対して、正のゲート電位VGを加えた時
のエネルギーバンド図を第５図（ａ）に示す。第５図
（ａ）では、ある正のゲート電圧VGの値に応じた濃度の
二次元状担体15が生じている。ソースとドレインが同電
位であるのでこの場合、ソース・ドレイン電流は流れな
い。VG＝０で、実質的に二次元状担体が存在する場合を
デプレシヨン型（Ｄ型）、ある正のゲート電位を加えて
後、初めて二次元状担体15を誘起せしむる場合をエンハ
ンスメント型（Ｅ型）と呼ぶのは、通常のFETと同様で
ある。又、Ｅ型、Ｄ型の閾値電位は（Ｉ），（II），
（III）の各々の半導体層の不純物濃度、膜厚により決
定される。以後（II）の層を通過層と呼ぶ。
図（ａ），（ｂ），（ｃ）第６図に示すエネルギーバン
ド図を用いて、トランジスタ動作を更に詳しく説明す
る。ソース電極を接地し、ソースとドレインを同電位に
し、ソース電極に対して、正のゲート電位VGを加えた時
のエネルギーバンド図を第５図（ａ）に示す。第５図
（ａ）では、ある正のゲート電圧VGの値に応じた濃度の
二次元状担体15が生じている。ソースとドレインが同電
位であるのでこの場合、ソース・ドレイン電流は流れな
い。VG＝０で、実質的に二次元状担体が存在する場合を
デプレシヨン型（Ｄ型）、ある正のゲート電位を加えて
後、初めて二次元状担体15を誘起せしむる場合をエンハ
ンスメント型（Ｅ型）と呼ぶのは、通常のFETと同様で
ある。又、Ｅ型、Ｄ型の閾値電位は（Ｉ），（II），
（III）の各々の半導体層の不純物濃度、膜厚により決
定される。以後（II）の層を通過層と呼ぶ。
次に第５図（ａ）の状態に加えて、ソース電位に対
し、正のドレイン電圧VDを加えた場合〔第５図（ｂ）〕
と負のドレイン電圧VDを加えた場合〔第５図（ｃ）〕の
エネルギーバンド図を示す。二次元状担体15と（III）
の半導体中の自由電子キヤリアとは、拡散、ドリフト、
トンネルの効果で、ソース・ドレイン間に電流として取
り出せる。以上三つの効果のうち、どれが支配的になる
かは、主に、（II）の半導体層のアクセプタ濃度と膜厚
により決まる。
し、正のドレイン電圧VDを加えた場合〔第５図（ｂ）〕
と負のドレイン電圧VDを加えた場合〔第５図（ｃ）〕の
エネルギーバンド図を示す。二次元状担体15と（III）
の半導体中の自由電子キヤリアとは、拡散、ドリフト、
トンネルの効果で、ソース・ドレイン間に電流として取
り出せる。以上三つの効果のうち、どれが支配的になる
かは、主に、（II）の半導体層のアクセプタ濃度と膜厚
により決まる。
次に、負のゲート電位VGを加えて、二次元状担体を消
滅させた場合のエネルギーバンド図を第６図に示す。こ
の場合には、ドレイン電圧VDを加えても、実質的に電流
は流れない（但し、大きいVDを加えた時のブレイクダウ
ン電流は別である）。
滅させた場合のエネルギーバンド図を第６図に示す。こ
の場合には、ドレイン電圧VDを加えても、実質的に電流
は流れない（但し、大きいVDを加えた時のブレイクダウ
ン電流は別である）。
このトランジスタが、多くの電流がとれることを、選
択ドープヘテロ接合型FETの場合と比べて概略的に説明
する。ゲート長をLg、二次元状担体の厚みをａとすれ
ば、Lg/a倍だけ多く電流をとれる。ａを100Åと見積れ
ば、Lgは１μｍ程度であるので約100位の電流を取るこ
とができる。
択ドープヘテロ接合型FETの場合と比べて概略的に説明
する。ゲート長をLg、二次元状担体の厚みをａとすれ
ば、Lg/a倍だけ多く電流をとれる。ａを100Åと見積れ
ば、Lgは１μｍ程度であるので約100位の電流を取るこ
とができる。
一方、バイポーラトランジスタと比べた場合の大きな
長所は、ｐ型半導体層17の膜厚は、二次元状担体の厚み
ａより大きければ、トランジスタ動作をする点で、ベー
ス層の層厚にかかる制限が大幅に緩和される。
長所は、ｐ型半導体層17の膜厚は、二次元状担体の厚み
ａより大きければ、トランジスタ動作をする点で、ベー
ス層の層厚にかかる制限が大幅に緩和される。
このトランジスタの記号を第７図（ａ）に示す。30は
ゲート電極端子、29はソース電極端子、31はドレイン電
極端子である。第５図、第６図で説明したトランジスタ
動作は、第７図（ｂ）のソース電極接地の場合である。
第７図（ｃ）の様にドレイン電極を接続して作ることも
当然可能である。
ゲート電極端子、29はソース電極端子、31はドレイン電
極端子である。第５図、第６図で説明したトランジスタ
動作は、第７図（ｂ）のソース電極接地の場合である。
第７図（ｃ）の様にドレイン電極を接続して作ることも
当然可能である。
以上の本発明トランジスタ動作の説明では、ヘテロ接
合界面に蓄積する二次元担体は電子であつた。本発明の
トランジスタは、ヘテロ接合の材料を選ぶことで、二次
元状の正孔を利用して、本発明のトランジスタを作成す
ることも可能である。
合界面に蓄積する二次元担体は電子であつた。本発明の
トランジスタは、ヘテロ接合の材料を選ぶことで、二次
元状の正孔を利用して、本発明のトランジスタを作成す
ることも可能である。
第８図に、ｐ型GaAs1-xPX層72とｎ型GaAs層77及びｐ
型GaAs層78からなる三層構造で、GaAs1-xPXにゲート電
極30をシヨツトキー接合を配している場合のエネルギー
バンド図を示している。ソース・ドレイン電極が、ｎ型
半導体ではなく、ｐ型半導体に対してとられている点は
異なるが、二次元状正孔を用いて、本発明のトランジス
タを作ることができる。
型GaAs層78からなる三層構造で、GaAs1-xPXにゲート電
極30をシヨツトキー接合を配している場合のエネルギー
バンド図を示している。ソース・ドレイン電極が、ｎ型
半導体ではなく、ｐ型半導体に対してとられている点は
異なるが、二次元状正孔を用いて、本発明のトランジス
タを作ることができる。
以下、本発明の実施例を通して、更に詳しく本発明を
説明する。
説明する。
実施例１ 第９図（ａ）〜（ｄ）に二次元電子ガスを用いた場合
の主要工程を示す。
の主要工程を示す。
半絶縁性GaAs基板10に厚さ5000ÅのSiO2膜40をCVD法
を用いて蒸着させ、ドレイン領域形成のために選択的な
化学エツチングをする。このSiO2膜をマスクとしてSiイ
オンビーム45を、100kVの加速電圧で、２×1013cm2のド
ーズ量でイオン注入し、不純物領域18を形成した。この
場合、加速電圧としては20kVから150kVの範囲で、又、
ドーズ量は0.5×1013cm2から５×1012cm2の範囲でイオ
ン注入を行なつている。SiO2膜を全体に5000ÅCVDで蒸
着させ、820℃30分間のアニールを行ない注入Si原子を
活性化した〔第９図（ａ）〕。
を用いて蒸着させ、ドレイン領域形成のために選択的な
化学エツチングをする。このSiO2膜をマスクとしてSiイ
オンビーム45を、100kVの加速電圧で、２×1013cm2のド
ーズ量でイオン注入し、不純物領域18を形成した。この
場合、加速電圧としては20kVから150kVの範囲で、又、
ドーズ量は0.5×1013cm2から５×1012cm2の範囲でイオ
ン注入を行なつている。SiO2膜を全体に5000ÅCVDで蒸
着させ、820℃30分間のアニールを行ない注入Si原子を
活性化した〔第９図（ａ）〕。
次に、SiO2膜を化学エツチングで取り除いた後、分子
線エピタキシー（MBE）法を用いて、10-11torr真空中
で、基板温度680℃で、GaAs層17を400Å成長させた。そ
の時、Zn電子をアクセプタとしてドーピングし３×1017
cm-3のアクセプタ濃度を得た。
線エピタキシー（MBE）法を用いて、10-11torr真空中
で、基板温度680℃で、GaAs層17を400Å成長させた。そ
の時、Zn電子をアクセプタとしてドーピングし３×1017
cm-3のアクセプタ濃度を得た。
次に、AlXGa1-xAs（ｘ〜0.3）層12を500Å成長させ
た。この時、Si原子をドナーとしてドーピングし、１×
1018cm-3のドナー濃度を得た。
た。この時、Si原子をドナーとしてドーピングし、１×
1018cm-3のドナー濃度を得た。
次に、ドレイン領域18にドレイン電極を設置するため
の、AlXGa1-xAs層12とｐ型GaAs層17の選択的なエツチン
グを行ない、ドレイン領域18層の一部分を露出させた
（第９図（ｂ））。
の、AlXGa1-xAs層12とｐ型GaAs層17の選択的なエツチン
グを行ない、ドレイン領域18層の一部分を露出させた
（第９図（ｂ））。
次に3000ÅのSiO233をCVD法により蒸着させ、SiO2を
選択的に化学エツチングすることによりソース・ドレイ
ン電極用の窓明けを行なつた。その後、ソース・ドレイ
ン金属〔AuGe（1000Å）−Ni（200Å）−Au（1100
Å）〕を蒸着させた（第９図（ｃ））。その後450℃３
分間のアロイを行なつた。29がソース電極、31がドレイ
ン電極である。
選択的に化学エツチングすることによりソース・ドレイ
ン電極用の窓明けを行なつた。その後、ソース・ドレイ
ン金属〔AuGe（1000Å）−Ni（200Å）−Au（1100
Å）〕を蒸着させた（第９図（ｃ））。その後450℃３
分間のアロイを行なつた。29がソース電極、31がドレイ
ン電極である。
ここで、ソース電極とドレイン領域18とがAuGeの拡散
によつてシヨートしないことが重要である。今の場合、
第９図（ｄ）に示す、ソース領域とドレイン領域の最近
接間距離LSDは約１μｍであつた。次に、ドレイン領域1
8の真上の領域のSiO2を取り去り、Ti（1000Å）−Pt（2
00Å）−Au（1000Å）を蒸着し、ゲート電極30とした。
今の場合、ソース電極29とゲート電極30との間隙部分３
のヘテロ接合界面には、二次元状電子ガスが存在してお
り、この二次元電子ガスとソース電極29はオーミツク接
触をしている。
によつてシヨートしないことが重要である。今の場合、
第９図（ｄ）に示す、ソース領域とドレイン領域の最近
接間距離LSDは約１μｍであつた。次に、ドレイン領域1
8の真上の領域のSiO2を取り去り、Ti（1000Å）−Pt（2
00Å）−Au（1000Å）を蒸着し、ゲート電極30とした。
今の場合、ソース電極29とゲート電極30との間隙部分３
のヘテロ接合界面には、二次元状電子ガスが存在してお
り、この二次元電子ガスとソース電極29はオーミツク接
触をしている。
本実施例の場合、半絶縁性GaAs基板を使つたことによ
り、ソース・ドレイン間の距離LSDに加わる制限は弱く
なり、又ｐ型領域17も濃度も1015cm-3程度まで低くする
ことができる。
り、ソース・ドレイン間の距離LSDに加わる制限は弱く
なり、又ｐ型領域17も濃度も1015cm-3程度まで低くする
ことができる。
本実施例では、ｐ型領域17が400Åと薄いために、100
0Åのベース層厚をもつ、同程度のデイメンジヨンをも
つバイポーラトランジスタの４倍程度の高速性を得た。
0Åのベース層厚をもつ、同程度のデイメンジヨンをも
つバイポーラトランジスタの４倍程度の高速性を得た。
実施例２ 半絶縁性GaAs基板の代りに、Znを５×1017cm-3の濃度
としてもつｐ型GaAs基板上に本発明のトランジスタを実
施した場合を第10図に示す。
としてもつｐ型GaAs基板上に本発明のトランジスタを実
施した場合を第10図に示す。
半導体基板50上にn+型領域18を形成するには、実施例
１と同様にイオン注入法を用いても良いが、ドレイン領
域18上にエピタキシヤル成長する結晶性を良くするため
に、Si原子の熱拡散を用いてもよい。
１と同様にイオン注入法を用いても良いが、ドレイン領
域18上にエピタキシヤル成長する結晶性を良くするため
に、Si原子の熱拡散を用いてもよい。
これは主に、イオン注入法で18層を形成するとアニー
ル後の結晶性が悪くなる場合もあるからである。
ル後の結晶性が悪くなる場合もあるからである。
ｐ型ドーパントとしてはZnの他にBeなども可能であ
る。
る。
尚、埋込み層18のｎ型ドーパントとしてはできるだけ
拡散係数の小さいｎ型ドーパントが望ましい。ｐ型の基
板50を用いる場合にはトランジスタ動作のマージンを大
きくとるために、ソース領域とドレイン領域18から伸び
る空乏層が重ならなくすることが重要である。
拡散係数の小さいｎ型ドーパントが望ましい。ｐ型の基
板50を用いる場合にはトランジスタ動作のマージンを大
きくとるために、ソース領域とドレイン領域18から伸び
る空乏層が重ならなくすることが重要である。
実施例３ Ｅ型トランジスタとＤ型トランジスタを同一基板に作
り分ける場合の主要工程の例を第11図に示す。実施例１
と同様の厚みと不純物濃度でドレイン領域18,18′、及
びｐ型GaAs層17、ｎ型AlXGa1-xAs層を形成しておき、Ｅ
型トランジスタのゲート電極が設置される部分に、約２
μｍのフオトレジスト49に選択的に窓明けを行ない、Be
イオン46を加速電圧30kVドーズ量１×1012cm-2の条件で
イオン注入した（第11図（ａ））。フオトレジストを除
去後、3000ÅのSiO2膜をプラズマCVD法により蒸着さ
せ、800℃30分のアニールを行ないBe原子を活性化し
た。この後、実施例１と同様の工程を経て、ドレイン電
極31,31′、ソース電極29、ゲート電極30,31′を形成し
た〔第11図（ｂ）〕。Ｅ型トランジスタが30′、Ｄ型ト
ランジスタが30を各々ゲート電極に持つ部分である。閾
値電位の調整は、ドレイン領域18,18′の不純物濃度の
調整によつても達成できる。即ち、イオン注入の例では
打ち込みエネルギーとドーズ量を変えることで閾値も変
動する。
り分ける場合の主要工程の例を第11図に示す。実施例１
と同様の厚みと不純物濃度でドレイン領域18,18′、及
びｐ型GaAs層17、ｎ型AlXGa1-xAs層を形成しておき、Ｅ
型トランジスタのゲート電極が設置される部分に、約２
μｍのフオトレジスト49に選択的に窓明けを行ない、Be
イオン46を加速電圧30kVドーズ量１×1012cm-2の条件で
イオン注入した（第11図（ａ））。フオトレジストを除
去後、3000ÅのSiO2膜をプラズマCVD法により蒸着さ
せ、800℃30分のアニールを行ないBe原子を活性化し
た。この後、実施例１と同様の工程を経て、ドレイン電
極31,31′、ソース電極29、ゲート電極30,31′を形成し
た〔第11図（ｂ）〕。Ｅ型トランジスタが30′、Ｄ型ト
ランジスタが30を各々ゲート電極に持つ部分である。閾
値電位の調整は、ドレイン領域18,18′の不純物濃度の
調整によつても達成できる。即ち、イオン注入の例では
打ち込みエネルギーとドーズ量を変えることで閾値も変
動する。
実施例４ Ｅ型トランジスタとＤ型トランジスタを同一基板に作
り分ける場合の実施例を第12図（ａ），（ｂ）に示す。
り分ける場合の実施例を第12図（ａ），（ｂ）に示す。
実施例１と同様に、半絶縁性GaAs基板10上に、ドレイ
ン領域18,18′を形成する。次にGeを５×1017cm-3のア
クセプタ濃度としてもつ500ÅのGaAs層17′をMBE法で形
成した。次にSiを７×1019cm-3濃度で含むAlGa1-xAs
（ｘ〜0.3）層12′を400Åだけ成長させ、Siを1018cm-3
含むGaAs層34を200Å成長させた（第12図（ａ））。
ン領域18,18′を形成する。次にGeを５×1017cm-3のア
クセプタ濃度としてもつ500ÅのGaAs層17′をMBE法で形
成した。次にSiを７×1019cm-3濃度で含むAlGa1-xAs
（ｘ〜0.3）層12′を400Åだけ成長させ、Siを1018cm-3
含むGaAs層34を200Å成長させた（第12図（ａ））。
次に、CCl2F2とHeの混合ガスを用いて、Ｅ型トランジ
スタのゲート電極部のGaAs層34を選択的にエツチングで
取り去りその後ゲート電極30,30′を形成した。ソース2
9、ドレイン31,31′の電極を形成する工程は実施例１と
同様である（第12図（ｂ））。
スタのゲート電極部のGaAs層34を選択的にエツチングで
取り去りその後ゲート電極30,30′を形成した。ソース2
9、ドレイン31,31′の電極を形成する工程は実施例１と
同様である（第12図（ｂ））。
実施例５ 第13図（ａ），（ｂ），（ｃ）に自己整合型の本発明
実施例をＥ型とＤ型と同一基板上に作成する工程例を示
す。
実施例をＥ型とＤ型と同一基板上に作成する工程例を示
す。
実施例１と同様に、半絶縁性GaAs基板10中にSiのイオ
ン注入法を用いて、n+型半導体層18,18′を形成する。
アニール後、Znを５×1016cm-3のアクセプタ不純物濃度
としてもつｐ型GaAs層17″を1000Åだけ、有機金属熱分
解法〔OM−VPE法〕を用いて成長させた。即ち、（CH3）
3GaとAsH3のV/III比を15にして、基板温度700℃で結晶
成長させた。ｐ型ドーパントとしてはジメチル亜鉛（CH
3）2Znを用いた。
ン注入法を用いて、n+型半導体層18,18′を形成する。
アニール後、Znを５×1016cm-3のアクセプタ不純物濃度
としてもつｐ型GaAs層17″を1000Åだけ、有機金属熱分
解法〔OM−VPE法〕を用いて成長させた。即ち、（CH3）
3GaとAsH3のV/III比を15にして、基板温度700℃で結晶
成長させた。ｐ型ドーパントとしてはジメチル亜鉛（CH
3）2Znを用いた。
次にSiを５×1017cm-3ドープしたAlXGa1-xAs（ｘ〜0.
3）層12″を600Åだけ、AsH3,（CH3）3Ga,（CH3）3Alを
用い、OM−VPE法で結晶成長させた。ドナーSiをドープ
するためにSiH4ガスを用いた。次にＤ型トランジスタを
作るために、約1.5μｍのフオトレジスト49を用い、選
択的な窓明けを行なつた。
3）層12″を600Åだけ、AsH3,（CH3）3Ga,（CH3）3Alを
用い、OM−VPE法で結晶成長させた。ドナーSiをドープ
するためにSiH4ガスを用いた。次にＤ型トランジスタを
作るために、約1.5μｍのフオトレジスト49を用い、選
択的な窓明けを行なつた。
図ではＤ型ゲート電極が形成される部分に、フオトレ
ジストの窓が開いている。このフオトレジストをマスク
としてSiイオン47′をイオン注入する。打ち込み条件
は、30kVの加速電圧で、ドーズ量１×1012cm-2であつた
（第13図（ａ））。
ジストの窓が開いている。このフオトレジストをマスク
としてSiイオン47′をイオン注入する。打ち込み条件
は、30kVの加速電圧で、ドーズ量１×1012cm-2であつた
（第13図（ａ））。
イオン種としては、Siより重いTe,Se等を用いること
もある。
もある。
CVDSiO2膜を3000Å被着して、750℃20分間のアニール
を行なつた後、ドレイン電極を形成するために、選択的
にｎ型のAlXGa1-xAs層12″、ｐ型GaAs層17″を化学エツ
チングした（第13図（ｂ））。次にＷシリサイドを3000
Åだけ10-6torrの真空蒸着装置を用いて全面に被着し、
ゲート領域30,30′を形成した。次にこのゲート電極を
マスクとして29Siイオン47をイオン注入した。
を行なつた後、ドレイン電極を形成するために、選択的
にｎ型のAlXGa1-xAs層12″、ｐ型GaAs層17″を化学エツ
チングした（第13図（ｂ））。次にＷシリサイドを3000
Åだけ10-6torrの真空蒸着装置を用いて全面に被着し、
ゲート領域30,30′を形成した。次にこのゲート電極を
マスクとして29Siイオン47をイオン注入した。
打ち込み条件は加速電圧50kV、ドーズ量１×1013cm-2
であつた。
であつた。
次に、3000ÅのSiO2をCVD法により全面に被着して、8
00℃30分間のアニールを行なつた。次に電極間の分離の
ためのSiO2層33を残して、ソース電極29とドレイン電極
31,31′を、AuGe（1200Å）−Ni（150Å）−Au（1500
Å）を用いて形成した〔第13図（ｃ）〕。
00℃30分間のアニールを行なつた。次に電極間の分離の
ためのSiO2層33を残して、ソース電極29とドレイン電極
31,31′を、AuGe（1200Å）−Ni（150Å）−Au（1500
Å）を用いて形成した〔第13図（ｃ）〕。
今の例では、ゲート電極30をもつトランジスタはＥ
型、ゲート電極30′をもつトランジスタはＤ型である。
型、ゲート電極30′をもつトランジスタはＤ型である。
本実施例では、Ｄ型トランジスタを、イオン注入法で
作るところに特徴がある。
作るところに特徴がある。
又、第13図（ｂ）で示した様に、ソース電極を形成す
るためにゲート電極をマスクにしてイオン注入した理由
は、ゲート電極30,30′下のヘテロ界面での二次元状電
子ガス層とオーミツク接触をとるためである。
るためにゲート電極をマスクにしてイオン注入した理由
は、ゲート電極30,30′下のヘテロ界面での二次元状電
子ガス層とオーミツク接触をとるためである。
又、Ｅ型トランジスタを先に形成する本実施例の場合
には、ｎ型AlXGa1-xAs層12″は、不純物を故意にはドー
プしない弱いｎ型AlXGa1-xAs層を用いてもよい。
には、ｎ型AlXGa1-xAs層12″は、不純物を故意にはドー
プしない弱いｎ型AlXGa1-xAs層を用いてもよい。
以上の実施例ではAlXGa1-xAs/GaAsのヘテロ接合を用
いた場合を示した。
いた場合を示した。
しかし、二次元状の電子ガスを貯蓄しうる条件をみた
す。
す。
他のヘテロ接合で本発明が有効なことは言うまでもな
い。
い。
これらを例示すれば例えば、Inp−InGaAsP,AlyGa1-yA
s−AlXGa1-xAs,GaAs−AlGaAsP,InP−InGaAs,InAs−GaAs
Sb,AlXGa1-xAs−Ge,GaAs−Ge,CdTe−InSb,GaSb,−InAs
等である。
s−AlXGa1-xAs,GaAs−AlGaAsP,InP−InGaAs,InAs−GaAs
Sb,AlXGa1-xAs−Ge,GaAs−Ge,CdTe−InSb,GaSb,−InAs
等である。
実施例６ 二次元状正孔を担体として用いた場合の実施例を第14
図（ａ），（ｂ），（ｃ）に示す。半絶縁性GaAs基板10
に、ドレイン領域78を形成するための4000ÅのSiO240を
用い、選択的に窓明けを行ない、Znの熱拡散を用いて、
ドレイン領域78を形成した、Znの熱拡散は拡散線As,Zn
をアンプル中に入れ、アンプルを真空封止した。真空度
は１×10-6Torrである。その後、拡散温度650℃、拡散
時間30分の条件で拡散を行なつた。その後、ウエハをア
ンプルから取り出し、ウエハを洗浄した。次に、Siを５
×1017cm-3の濃度で含むGaAs層77をMBE法を用いて800Å
結晶成長させた。次にZnを１×1018cm-3含む、GaPXAs
1-x層72を600ÅMBE法で結晶成長させた。次にドレイン
金属をｐ型GaAs層78に接続するための化学エツチングを
行なつた（第14図（ａ））。次にソース・ドレイン金属
としてAu−Zn（99:1）を1500Åを用い、500℃10分間の
アロイを行ないソース電極89とドレイン電極91を形成し
た。次にMo（1000Å）−Al（2000Å）を用いてゲート電
極30を形成した。
図（ａ），（ｂ），（ｃ）に示す。半絶縁性GaAs基板10
に、ドレイン領域78を形成するための4000ÅのSiO240を
用い、選択的に窓明けを行ない、Znの熱拡散を用いて、
ドレイン領域78を形成した、Znの熱拡散は拡散線As,Zn
をアンプル中に入れ、アンプルを真空封止した。真空度
は１×10-6Torrである。その後、拡散温度650℃、拡散
時間30分の条件で拡散を行なつた。その後、ウエハをア
ンプルから取り出し、ウエハを洗浄した。次に、Siを５
×1017cm-3の濃度で含むGaAs層77をMBE法を用いて800Å
結晶成長させた。次にZnを１×1018cm-3含む、GaPXAs
1-x層72を600ÅMBE法で結晶成長させた。次にドレイン
金属をｐ型GaAs層78に接続するための化学エツチングを
行なつた（第14図（ａ））。次にソース・ドレイン金属
としてAu−Zn（99:1）を1500Åを用い、500℃10分間の
アロイを行ないソース電極89とドレイン電極91を形成し
た。次にMo（1000Å）−Al（2000Å）を用いてゲート電
極30を形成した。
SiO233は電極間の分離のためのスペーサ層である。ヘ
テロ接合界面に生じる二次元状正孔75を形成するヘテロ
接合としては、GaPXAs1-xの代りにGeを用いてもよい。
即ち、本発明の主要な点は、ヘテロ接合界面に二次元状
の正孔を貯蓄しうることが重要な点であり、GaPXAs1-x/
GaAs,Ge/GaAs系以外のヘテロ接合でも、二次元状正孔を
蓄積できれば、本発明のトランジスタを構成できる。
テロ接合界面に生じる二次元状正孔75を形成するヘテロ
接合としては、GaPXAs1-xの代りにGeを用いてもよい。
即ち、本発明の主要な点は、ヘテロ接合界面に二次元状
の正孔を貯蓄しうることが重要な点であり、GaPXAs1-x/
GaAs,Ge/GaAs系以外のヘテロ接合でも、二次元状正孔を
蓄積できれば、本発明のトランジスタを構成できる。
以上実施例１〜６では、素子間分離はメサエツチング
で行なつた。エツチング深さは1500Å〜2000Å程度であ
りプレーナー化には支障ない。もちろん酸素原子などの
インプラを用いて素子間分離を行なうこともできる。
で行なつた。エツチング深さは1500Å〜2000Å程度であ
りプレーナー化には支障ない。もちろん酸素原子などの
インプラを用いて素子間分離を行なうこともできる。
以上の実施例では、第2,第３の半導体層は全てホモ接
合の場合を示した。しかしこれは必ずしも必要ではな
く、場合によつてはヘテロ接合でも良い。例えば、実施
例１では第３の半導体としてGaAsを用いているが、GaAs
よりも電子親和力の大きい半導体でもよい。この場合、
GaAsよりも電子親和力の小さい半導体を用いても、本発
明のトランジスタを実施することができる。
合の場合を示した。しかしこれは必ずしも必要ではな
く、場合によつてはヘテロ接合でも良い。例えば、実施
例１では第３の半導体としてGaAsを用いているが、GaAs
よりも電子親和力の大きい半導体でもよい。この場合、
GaAsよりも電子親和力の小さい半導体を用いても、本発
明のトランジスタを実施することができる。
本発明の重要な点は、ヘテロ接合界面に蓄積する二次
元状電子、あるいは、正孔をヘテロ接合界面に垂直方向
に流すことで、電流を多くとることのできるトランジス
タを提供する点にある。
元状電子、あるいは、正孔をヘテロ接合界面に垂直方向
に流すことで、電流を多くとることのできるトランジス
タを提供する点にある。
本発明の効果をまとめると次の様に言うことができ
る。
る。
（１）ヘテロ接合界面に発生する二次元状担体を界面に
対して垂直方向に電流として取り出すため、従来の選択
ドープヘテロ接合FETに比べて、同じ程度のデイメンジ
ヨンの場合で比べると、二次元状担体の厚みをａ、ゲー
ト長Lgとしたときに、約Lg/a倍の電流を取り出すことが
できる。Lg＝１μｍの場合には約20倍の電流を得ること
ができた。
対して垂直方向に電流として取り出すため、従来の選択
ドープヘテロ接合FETに比べて、同じ程度のデイメンジ
ヨンの場合で比べると、二次元状担体の厚みをａ、ゲー
ト長Lgとしたときに、約Lg/a倍の電流を取り出すことが
できる。Lg＝１μｍの場合には約20倍の電流を得ること
ができた。
（２）二次元状担体が垂直方向に通過するときの通過層
を、二次元状担体の厚み程度まで、原理的には薄くでき
るので、同一面積のバイポーラトランジスタに比べて４
〜100倍の高性能を取り出すことができる。
を、二次元状担体の厚み程度まで、原理的には薄くでき
るので、同一面積のバイポーラトランジスタに比べて４
〜100倍の高性能を取り出すことができる。
（３）バイポーラトランジスタの場合と異なりアイソレ
ーシヨン領域を確保する必要がないので、選択ドープヘ
テロ接合型FETと同様の高集積が可能である。
ーシヨン領域を確保する必要がないので、選択ドープヘ
テロ接合型FETと同様の高集積が可能である。
（４）半絶縁性の第３の半導体基板に、ｎ型あるいは、
ｐ型の第３の半導体層を選択的に形成すると、ソース領
域とドレイン領域の両方から伸びる空乏層が重ならない
ことが、トランジスタ設計上のマージンを決めるという
制約を小さくする効果がある。
ｐ型の第３の半導体層を選択的に形成すると、ソース領
域とドレイン領域の両方から伸びる空乏層が重ならない
ことが、トランジスタ設計上のマージンを決めるという
制約を小さくする効果がある。
第１図、第２図は各々従来型FETのエネルギーバンド図
と断面構造図、第３図、第４図は各々本発明のトランジ
スタの断面図とゲート電極下のエネルギーバンド図、第
５、第６図は、外部電位印加時のエネルギーバンド図、
第７図は本発明トランジスタの記号を説明する図、第８
図は二次元状正孔を用いた場合の本発明トランジスタに
係るエネルギーバンド図、第9,10,11,12,13図は二次元
状電子ガスを用いた場合の本発明トランジスタの作成工
程を示す装置の断面図、第14図は二次元状正孔を用いた
場合の装置の断面図である。 15……二次元状電子ガス、17,17′,17″……ｐ型GaAs
層、12,12′,12″……ｎ型AlXGa1-xAs層、18,18′……n
+型GaAs層ドレイン領域、29……ソース電極、31,31′…
…ドレイン電極、30,30′……ゲート電極、16……イオ
ン化ドナーイオン、72……ｐ型GaPXAs1-x、77……ｎ型G
aAs、78……p+型GaAs層、75……二次元状正孔ガス、10
……半絶縁性GaAs基板、46……アクセプタイオン、45,4
7,47′……ドナーイオン。
と断面構造図、第３図、第４図は各々本発明のトランジ
スタの断面図とゲート電極下のエネルギーバンド図、第
５、第６図は、外部電位印加時のエネルギーバンド図、
第７図は本発明トランジスタの記号を説明する図、第８
図は二次元状正孔を用いた場合の本発明トランジスタに
係るエネルギーバンド図、第9,10,11,12,13図は二次元
状電子ガスを用いた場合の本発明トランジスタの作成工
程を示す装置の断面図、第14図は二次元状正孔を用いた
場合の装置の断面図である。 15……二次元状電子ガス、17,17′,17″……ｐ型GaAs
層、12,12′,12″……ｎ型AlXGa1-xAs層、18,18′……n
+型GaAs層ドレイン領域、29……ソース電極、31,31′…
…ドレイン電極、30,30′……ゲート電極、16……イオ
ン化ドナーイオン、72……ｐ型GaPXAs1-x、77……ｎ型G
aAs、78……p+型GaAs層、75……二次元状正孔ガス、10
……半絶縁性GaAs基板、46……アクセプタイオン、45,4
7,47′……ドナーイオン。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/68 29/812
Claims (1)
- 【請求項１】半導体基板と、上記半導体基板上に配置し
たノンドープの第１半導体層と、上記第１半導体層とヘ
テロ接合を形成し、上記ヘテロ接合近傍の上記第１半導
体層中に二次元状担体を供給する、上記第１半導体層上
に配置した一導電型の第２半導体層と、上記二次元状担
体の流れを制御するために上記第２半導体層上に配置し
た制御電極と、上記制御電極下の上記半導体基板と上記
第１半導体層との間に配置した上記第２半導体層と同一
導電型の第３半導体層と、上記第２半導体層、上記二次
元状担体、上記第１半導体層および上記第３半導体層の
方向に電流を流すための、上記第２半導体層上に配置さ
れ上記第２半導体層と電気的に接続した第１の電極およ
び上記半導体基板の上方にあって上記第３半導体層と電
気的に接続した第２の電極とを有することを特徴とする
半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246279A JPH0810763B2 (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
| KR1019840008410A KR920010584B1 (ko) | 1983-12-28 | 1984-12-27 | 반도체 장치 |
| US06/686,691 US4710787A (en) | 1983-12-28 | 1984-12-27 | Semiconductor device |
| CA000471031A CA1222069A (en) | 1983-12-28 | 1984-12-27 | Semiconductor device |
| EP84309131A EP0148031B1 (en) | 1983-12-28 | 1984-12-28 | Semiconductor device |
| DE8484309131T DE3484817D1 (de) | 1983-12-28 | 1984-12-28 | Halbleiteranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246279A JPH0810763B2 (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140876A JPS60140876A (ja) | 1985-07-25 |
| JPH0810763B2 true JPH0810763B2 (ja) | 1996-01-31 |
Family
ID=17146171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246279A Expired - Lifetime JPH0810763B2 (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4710787A (ja) |
| EP (1) | EP0148031B1 (ja) |
| JP (1) | JPH0810763B2 (ja) |
| KR (1) | KR920010584B1 (ja) |
| CA (1) | CA1222069A (ja) |
| DE (1) | DE3484817D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174776A (ja) * | 1985-01-30 | 1986-08-06 | Sony Corp | ヘテロ接合電界効果トランジスタ |
| JPS61248561A (ja) * | 1985-04-25 | 1986-11-05 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 半導体構造体 |
| US5166083A (en) * | 1991-03-28 | 1992-11-24 | Texas Instruments Incorporated | Method of integrating heterojunction bipolar transistors with heterojunction FETs and PIN diodes |
| US5213987A (en) * | 1991-03-28 | 1993-05-25 | Texas Instruments Incorporated | Method of integrating heterojunction bipolar transistors with PIN diodes |
| US5321427A (en) * | 1992-06-03 | 1994-06-14 | Eastman Kodak Company | Print head modulator |
| JP3272259B2 (ja) * | 1997-03-25 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
| US6330261B1 (en) | 1997-07-18 | 2001-12-11 | Cymer, Inc. | Reliable, modular, production quality narrow-band high rep rate ArF excimer laser |
| US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
| US7932539B2 (en) * | 2005-11-29 | 2011-04-26 | The Hong Kong University Of Science And Technology | Enhancement-mode III-N devices, circuits, and methods |
| US8044432B2 (en) * | 2005-11-29 | 2011-10-25 | The Hong Kong University Of Science And Technology | Low density drain HEMTs |
| US7972915B2 (en) * | 2005-11-29 | 2011-07-05 | The Hong Kong University Of Science And Technology | Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs |
| TWI460857B (zh) * | 2007-08-03 | 2014-11-11 | Univ Hong Kong Science & Techn | 可靠之常關型iii族－氮化物主動裝置結構，以及相關方法與系統 |
| US8076699B2 (en) * | 2008-04-02 | 2011-12-13 | The Hong Kong Univ. Of Science And Technology | Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems |
| US20100084687A1 (en) * | 2008-10-03 | 2010-04-08 | The Hong Kong University Of Science And Technology | Aluminum gallium nitride/gallium nitride high electron mobility transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4141021A (en) * | 1977-02-14 | 1979-02-20 | Varian Associates, Inc. | Field effect transistor having source and gate electrodes on opposite faces of active layer |
| FR2465318A1 (fr) * | 1979-09-10 | 1981-03-20 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
| EP0033037B1 (en) * | 1979-12-28 | 1990-03-21 | Fujitsu Limited | Heterojunction semiconductor devices |
| FR2520157B1 (fr) * | 1982-01-18 | 1985-09-13 | Labo Electronique Physique | Dispositif semi-conducteur du genre transistor a heterojonction(s) |
| JPS6112081A (ja) * | 1984-06-27 | 1986-01-20 | Hitachi Ltd | 半導体装置 |
| JPS6139576A (ja) * | 1984-07-31 | 1986-02-25 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-12-28 JP JP58246279A patent/JPH0810763B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-27 KR KR1019840008410A patent/KR920010584B1/ko not_active IP Right Cessation
- 1984-12-27 US US06/686,691 patent/US4710787A/en not_active Expired - Fee Related
- 1984-12-27 CA CA000471031A patent/CA1222069A/en not_active Expired
- 1984-12-28 DE DE8484309131T patent/DE3484817D1/de not_active Expired - Lifetime
- 1984-12-28 EP EP84309131A patent/EP0148031B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1222069A (en) | 1987-05-19 |
| US4710787A (en) | 1987-12-01 |
| JPS60140876A (ja) | 1985-07-25 |
| EP0148031B1 (en) | 1991-07-17 |
| DE3484817D1 (de) | 1991-08-22 |
| KR920010584B1 (ko) | 1992-12-07 |
| EP0148031A3 (en) | 1987-07-01 |
| EP0148031A2 (en) | 1985-07-10 |
| KR850005165A (ko) | 1985-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6121153A (en) | Semiconductor device having a regrowth crystal region | |
| JP2581355B2 (ja) | Ｐチャンネル・デバイス用の異方型ｎ＋ゲートをもつ相補型ヘテロ接合電界効果トランジスタ | |
| US5001536A (en) | Semiconductor device | |
| US20110147712A1 (en) | Quantum well transistors with remote counter doping | |
| KR900000208B1 (ko) | N-채널 및 p-채널 트랜지스터들을 포함하는 반도체장치 및 그의 제조방법 | |
| JPH0810763B2 (ja) | 半導体装置 | |
| JP3376078B2 (ja) | 高電子移動度トランジスタ | |
| EP0130676B1 (en) | Semiconductor device having a hetero junction | |
| WO1986004184A1 (en) | Hot electron unipolar transistor | |
| EP0080714B1 (en) | Hetero-junction semiconductor device | |
| US5192698A (en) | Making staggered complementary heterostructure FET | |
| US5351128A (en) | Semiconductor device having reduced contact resistance between a channel or base layer and a contact layer | |
| US4698652A (en) | FET with Fermi level pinning between channel and heavily doped semiconductor gate | |
| US4866491A (en) | Heterojunction field effect transistor having gate threshold voltage capability | |
| JPH0586873B2 (ja) | ||
| JP4120899B2 (ja) | 化合物半導体電界効果トランジスタ及びその製造方法 | |
| GB2239557A (en) | High electron mobility transistors | |
| EP0278110B1 (en) | Heterojunction field effect transistor | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JP2530806B2 (ja) | 相補型論理構造 | |
| JPS6184871A (ja) | 半導体装置 | |
| KR950001167B1 (ko) | 화합물 반도체소자 및 그 제조방법 | |
| JPH1093107A (ja) | 半導体デバイス及びその製造方法 | |
| JPH0810701B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
| JP2834172B2 (ja) | 電界効果トランジスタ |