JPS60140876A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、超高速のトランジスタに係り、特に高集積に
好適な、高負荷駆動能力を有する新型トランジスタに関
する。

〔発明の背景〕 従来、８１基板上に高集積化が実現されているトランジ
スタとしては、その動作原理からみて、バイポーラトラ
ンジスタとＭ　ＯＳ　（Ｍｅｔ、ａｌ　−０ｘｉｄｅ（
３） −Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型電界効果トランジス
タ［ＭＯＳＦＥＴ）の２つが代表的なものであった。バ
イポーラトランジスタが少数キャリアの拡散及びドリフ
トという物理現象を用いる縦型デバイスとすれば、電界
効果トランジスタは、多数キャリアの電界による駆動を
用いる横型デバイスである。

近年、Ｓｉの物理常数のもつ限界のために、トランジス
タ動作の本質的機構は変えることなしに、ガリウム−砒
素（ＧａＡｓ）を中心とした化合物半導体を用いた超高
速デバイスが開発されつつある。

その中で、ヘテロ接合を用いたトランジスタとしては、
ヘテロバイポーラトランジスタ〔例えば特開昭４９−４
３５８３をみよ〕と選択ドープヘテロ接合型電界効果ト
ランジスタ（例えば、特開昭５６−９４７７９）があげ
られる。動作原理の点からみると後者のトランジスタは
ＭＯ５型ＦＥＴとほとんど同じである。ところで、この
様な化合物を用いたトランジスタにおいては、トランジ
スタ動作の本質的部分はＳｔを用いたデバイスと変って
いないために、バイポーラトランジスタ、電界効果トラ
（４） ンジスタ（以下ＦＥＴと呼ぶ）の各々固有な欠点は解決
されないでいる。

即ち、ヘテロバイポーラトランジスタの場合には、アイ
ソレーション領域の確保のために、集積度がＦＥＴに比
べて上がらないという欠点がある。

又、バイポーラトランジスタの場合にはベース層厚は、
動作原理上の制限のために、薄くするには下限が存在す
る。

一方、電界効果トランジスタの場合には高集積には好適
だが共通する欠点としては、電流を大きく取り出せない
という問題が生じていた。

〔発明の目的〕

本発明の目的は、高集積化に適し、二次元状担体を担体
の存在する面に対して垂直方向に流すことを特徴とする
新原理に基づく超高速トランジスタを提供することにあ
る。

〔発明の概要〕

第１図に従来の、選択ドープヘテロ接合型ＦＥＴの動作
原理を説明するためのエネルギーバンド構造を示す。同
様にＦＥＴの断面構造を第２（５） 図に示す。半絶縁性Ｇ　ａ　Ａ　ｓ基板１０上に通常分
子線エピタキシー（ＭＢＥ）法を用いて１μｍ程度の故
意には不純物を含ませないＧ　ａ　Ａ　ｓ層１１（通常
ＭＢＥでは不純物濃度１０１５０Ｉｎ−３以下の弱いｐ
−型になっている）を成長させる。次に、ＳｔをＩＸＩ
Ｏ１８ｃｍ−’程度含むＡＱｘ　Ｇａ、−、Ａｓ　（ｘ
〜０．３）層１２を５００人程変成長させる。その後ソ
ース・ドレイン電極２１，２２、およびゲート電極１３
を形成する。

ゲート電極直下のエネルギーバンド図を示したのが第１
図である。ドーピングされたＳｉ原子を１４に示し、シ
ョットキー接合による空乏層を１６に示す。Ａ　Ｑ　Ｇ
ａＡｓとＧ　ａ　Ａ　ｓは結晶格子が同一種類であり格
子定数が非常に近いために、ヘテロ接合界面での界面準
位の数は非常に小さいと考えられる。Ｇ　ａ　Ａ　ｓは
Ａ　Ｑ　Ｘ　Ｇａ＋−！Ａ＋（ｘ〜０．３）に比べて電
子親和力が大きいためにヘテロ接合界面には電子親和力
の差にもとづくポテンシャル障壁が生じ、２次元状の担
体１５が形成される。

従来のＦＥＴはこの２次元状担体を、ヘテロ接（６） 合算面に沿って流すことに特徴があり、そのため電流を
大きく取れないのであった。

本発明は第１図に示すヘテロ接合界面に存在する、２次
元状担体１５をＧ　ａ　Ａ　ｓ層１１側に取り出し、即
ち、ヘテロ接合界面に垂直方向に電流として取り出し、
グー１〜電圧により、２次元状担体の生成消滅を制御す
ることで、電流の大きさを変調させてトランジスタ動作
を行なうことを特徴とする新しいトランジスタ原理を導
入することで、従来の、選択ドープヘテロ接合型ＦＥＴ
や、ヘテロバイポーラトランジスタの持っていた欠点を
克服するものである。

以下、本発明の新型トランジスタの動作原理を、ｐ型Ｇ
　ａ　Ａ　ｓとｎ型Ａ　Ｑ　Ｘ　Ｇａ１−ｚ　ＡＳのへ
テロ接合を用いて作成した本発明のトランジスタについ
て、素子断面図〔第３図〕とエネルギーバンド図〔第４
図〕を用いて説明する。その後、外部電位を加えた場合
の動作特性について説明する。

第３図に示す様に、所定の半導体基板ｌｏ上に２００人
から１０００人程度０Ｐ型ＧａＡｓ層（７） １７とへテロ接合した３００人から１０００人程度０Ｐ
型Ａ　Ｑ　Ｇａ、−、Ａｓ　（ｘ　−０，３程度）層１
２を作成する。電子親和力の差のためにＡ　Ｑ、Ｇａ、
、　Ａｓ層中の自由電子はｐ型ＧａＡｓ層１７側のへテ
ロ接合界面に蓄積し、二次元状の電子ガス層１５を形成
している。第４図にこの状態を示すバンド構造図を示す
。第３図と同一部位は同一符号で示しである。

本発明の１〜ランジスタは、二次元状担体１５とオーミ
ック接触をするソース電極２９と、この担体１５を生成
消滅させるゲート制御電極３０とを有して、この制御電
極３０及び二次元状担体１５の直下に位置する第３の半
導体層１８〔今の場合には、厚み５０００人程度０ｎ　
”　ＧａＡｓ層〕とそれにオーミック接触するドレイン
電極３１を基本構造とする。

トランジスタ動作の本質的な点は、二次元状担体１５を
垂直下方のｎ土層１８に電流として取り出し、ゲート電
極３０に外部電位を印加することで、二次元状担体濃度
を変化させることで、垂直（８） 方向の電流を制御しトランジスタ動作させる点である。

外部電位を加えてない場合のゲート電極直下のエネルギ
ーバンド図を第４図に示している。ＥＦはフェルミエネ
ルギーの位置を示し、φ　はゲート電極金属３０とＡ　
ｎ　Ｘ　Ｇａ、−、Ａｓ層Ｉ２とのショットキーポテン
シャルを表わし、フェルミレベルのピンニングという現
象のために、φ、の値は、ゲート電圧の値にかかわらず
ほとんど変化しないと考えられている。ゲート電極下の
空乏層中のイオン化したドナーイオンを１６で示す。

以下外部電位を加えた場合のトランジスタ動作を第５図
（ａ）、（ｂ）、（ｃ）第６図に示すエネルギーバンド
図を用いて、トランジスタ動作を更に詳しく説明する。

ソース電極を接地し、ソースとドレインを同電位にし、
ソース電極に対して、正のゲート電位Ｖ。を加えた時の
エネルギーバンド図を第５図（ａ）に示す。第５図（ａ
）では、ある正のゲート電圧ＶＧ　の値に応じた濃度の
二次元状担体Ｉ５が生じている。ソースとドレインが（
９） ３７７ 同電位であるのでこの場合、ソース・ドレイン電流は流
れない。Ｖ、＝Ｏで、実質的に二次元状担体が存在する
場合をデプレション型（Ｄ型）、ある正のゲート電位を
加えて後、初めて二次元状担体１５を誘起せしむる場合
をエンハンスメント型（Ｅ型）と呼ぶのは、通常のＦＥ
Ｔと同様である。

又、Ｅ型、Ｄ型の閾値電位は（Ｔ）　、（ＩＩ）　。

（ＩＩＩ）の各々の半導体層の不純物濃度、膜厚により
決定される。以後（ＩＴ）の層を通過層と呼ぶ。

次に第５図（ａ）の状態に加えて、ソース電位に対し、
正のトレーｒン電圧ｖｎを加えた場合〔第５図（ｂ）〕
と負のドレイン電圧ＶＤを加えた場合〔第５図（Ｃ）〕
のエネルギーバンド図を示す。

二次元状担体１５と（ＩＩＩ）の半導体中の自由電子キ
ャリアとは、拡散、ドリフ１〜、トンネルの効果で、ソ
ース・ドレイン間に電流として取り出せる。

以上三つの効果のうち、どれが支配的になるかは、主に
、（ＴＩ）の半導体層のアクセプタ濃度と膜厚により決
まる。

次に、負のゲー１へ電位ＶＧを加えて、二次元状（１０
） 担体を消滅させた場合のエネルギーバンド図を第６図に
示す。この場合には、ドレイン電圧ｖ、、を加えても、
実質的に電流は流れない（但し、大きい■。を加えた時
のブレイクダウン電流は別である）。

この１−ランジスタが、多くの電流がとれることを、選
択ドープヘテロ接合型ＦＥＴの場合と比べて概略的に説
明する。ゲート長をＬｇ、二次元状担体の厚みをａとす
れば、Ｌ　ａ　／　ａ倍だけ多く電流をとれる。ａを１
００人と見積れば、Ｌｇは１μｍ程度であるので約１０
０位の電流を取ることができる。

一方、バイポーラトランジスタと比べた場合の大きな長
所は、ｐ型半導体層１７の膜厚は、二次元状担体の厚み
ａより大きければ、トランジスタ動作をする点で、ベー
ス層の層厚にかかる制限が大幅に緩和される。

このトランジスタの記号を第７図（ａ）に示す。

３０はゲート電極端子、２９はソース電極端子、３１は
ドレイン電極端子である。第５図、第６図（１１） で説明したＩヘランジスタ動作は、第７図（ｂ）のソー
ス電極接地の場合である。第７図（ｃ）の様にドレイン
電極を接続して作ることも当然可能である。

以］二の本発明トランジスタ動作の説明では、ヘテロ接
合界面に蓄積する二次元状担体は電子であった。本発明
のトランジスタは、ヘテロ接合の材料を選ぶことで、二
次元状の正孔を利用して、本発明のトランジスタを作成
することも可能である。

第８図に、Ｐ型ＧａＡｓ＋−ｘ　ｐｘ層７２とｎ型Ｇ　
ａ　Ａ　ｓ層７７及びＰ型Ｇ　ａ　Ａ　ｓ層７８からな
る三層構造で、ＧａＡｓ、−、ｐＸにゲート電極３０を
ショットキー接合を配している場合のエネルギーバンド
図を示している。ソース・ドレイン電極が、ｎ型半導体
ではなく、ｐ型半導体に対してとられている点は異なる
が、二次元状正孔を用いて、本発明のトランジスタを作
ることができる。

〔発明の実施例〕

以下、本発明の実施例を通して、更に詳しく本発明を説
明する。

（１２） 実施例１ 第９図（ａ）〜（ｄ）に二次元電子ガスを用いた場合の
主要工程を示す。

半絶縁性Ｇ　＋ｉ　Ａ　ｓ基板１０に厚さ５０００人の
５ｉｎ２膜４０をＣＶＤ法を用いて蒸着させ、ドレイン
領域形成のために選択的な化学エツチングをする。この
Ｓｉｎ、２膜をマスクとしてＳｉイオンビー１１４５を
、１００ｋｖの加速電圧’？’、２×１０１３ＣＩ＋−
のドーズ量でイオン注入し、不純物領域１８を形成した
。この場合、加速電圧どしては２０　ｋ　Ｖから１５０
ｋＶの範囲で、又、ドーズ量は０．５　Ｘｌ０１３ｃｍ
２から５Ｘ１０１２ｃｍ２の範囲でイオン注入を行なっ
ている。ＳｉＯ２膜を全体に５０００人ＣｖＤで蒸着さ
ぜ、８２０°Ｃ３０分間のアニールを行ない注入Ｓｉ原
子を活性化した〔第９図（ａ）〕。

次に、Ｓ　ｉ０Ｑ膜を化学エツチングで取り除いた後、
分子線エピタキシー　（ＭＢＥ）法を用いて、１０　”
　’　ｔｏｒｒの真空中で、基板温度６８０℃で、Ｇ　
ａ　Ａ　ｓ層１７を４００人成長させた。その時、（１
３） Ｚｎ原子をアクセプタとしてドーピングし３×１．０１
７ｃ１１１−’のアクセプタ濃度を得た。

次に、Ａ　Ｑ　ｘ　Ｇａ、ｘＡｓ（ｘ〜０．３）層１２
を５００人成長させた。この時、Ｓｉ原子をドナーとし
てドーピングし、Ｉ　Ｘ　ｉ　０１８０ｍ−’のドナー
濃度を得た。

次に、ドレイン領域１８にドレイン電極を設置するため
の、Ａ　Ｑ　ｘ　Ｇａ　、−ｘＡＳ層１層上２型ＧａＡ
ｓ層１７の選択的なエツチングを行ない、ドレイン領域
１８Ｍの一部分を露出させた（第９図（ｂ））。

次ニ３０００人（７）ＳｉＯＩ２３３をＣＶＤ法により
蒸着させ、ＳｉＯ２を選択的に化学エツチングすること
によりソース・ドレイン電極用の窓明けを行なった。そ
の後、ソース・ドレイン金属（ＡｕＧｅ（１０００人）
　Ｎ１（２００人）−Ａｕ（１１００人）〕　を蒸着さ
せた（第９図（Ｃ））。その後４５０℃３分間のアロイ
を行なった。２９がソース電極、３１がドレイン電極で
ある。

ここで、ソース電極とドレイン領域１８とがＡ　ｕ　Ｇ
　ｅの拡散によってショー１〜しないことが重（１４） 要である。今の場合、第９図（ｄ）に示す、ソース領域
とドレイン領域の最近接間距離Ｌ８Ｄは約１μｍであっ
た。次に、トレイン領域１８の真上の領域（７）ＳｉＯ
２を取り去り、Ｔ　ｉ　（１００ＯＡ）　−Ｐ　ｔ（２
００人）　−Ａ　１１　（１０００人）を蒸着し、ゲー
ト電極３０とした。今の場合、ソース電極２９とゲート
電極３０との間隙部分３０のへテロ接合界面には、二次
元状電子ガスが存在しており、この二次元電子ガスとソ
ース電極２９はオーミック接触をしている。

本実施例の場合、半絶縁性ＧａＡｓ基板を使ったことに
より、ソース・ドレイン間の距離ＬＳＤに加わる制限は
弱くなり、又ｐ型領域１７も濃度も１０ｅＩ１１−　程
度まで低くすることができる。

本実施例では、Ｐ型領域１７が４００人と薄いために、
１０００人のベース層厚をもつ、同程度のディメンジョ
ンをもつバイポーラ１−ランジスタの４倍程度の高速性
を得た。

実施例２ 半絶縁性Ｇ　ａ　Ａ　ｓ基板の代りに、Ｚｎを５×（１
５） ＩＱ１７ｃｍ−３の濃度としてもつＰ型Ｇ　ａ　Ａ　！
！基板上に本発明の１−ランジスタを実施した場合を第
１０図に示す。

半導体基板５０」二にＩＩ　Ｆ型頭域１８を形成するに
は、実施例１と同様にイオン注入法を用いても良いが、
ドレイン領域１８上にエピタキシャル成長する結晶性を
良くするために、Ｓ１原子の熱拡散を用いてもよい。

これはｔに、イオン注入法で１８層を形成するとアニー
ル後の結晶性が悪くなる場合もあるからである。

ｐ！トド−ントとしてはＺｎの他にＢｅなども可能であ
る。

尚、埋込みＮ１８のｎ型ドーパン１−とじてはできるだ
け拡散係数の小さいｎ型ドーパントが望ましい。Ｐ型の
基板５０を用いる場合には１〜ランジスタ動作のマージ
ンを大きくとるために、ソース領域とドレイン領域１８
から伸びる空乏層が重ならなくすることが重要である。

実施例３ （１６） Ｅ型トランジスタとＤ型トランジスタを同一基板に作り
分ける場合の主要工程の例を第１１図に示す。実施例１
と同様の厚みと不純物濃度でトレーイン領域１８．１８
’、及びｐ型ＧａΔＳ層】７゜ｎ型Ａ　Ｑ　Ｘ　Ｇａ、
−、ＩＡｓ層を形成しておき、Ｅ型トランジスタのゲー
ト電極部分 μｍのフォトＬ／ジスＩ〜４９に選択的に窓明けを行な
い、Ｂ８イオン４６を加速電圧３０ｋＶドーズ量Ｉ　Ｘ
ＩＯ”ｃｍ　−２の条件でイオン注入した（第１１図（
ａ））。フ第１−レジストを除去後、３０００人のＳｉ
ｎ、膜をプラズマＣＶＯ法により蒸着させ、８００℃３
０分のアニールを行ないＢｅ原子を活性化した。この後
、実施例１と同様の工程を経て、ドレイン電極３１．．
３１’、ソース電極２９、ゲート電極３０．３０’　を
形成した〔第１１図（ｂ）〕。Ｅ型トシトランジス３０
′。

Ｄ型トランジスタが３０を各々ゲート電極に持つ部分で
ある。閾値電位の調整は、ドレイン領域１８．１８’の
不純物濃度の調整によつＣも達成できる。即ち、イオン
注入の例では打ち込みエネ（１７） ルギーとドーズ量を変えることで閾値も変動する。

実施例４ Ｅ型トランジスタとＤ型トランスイタを同一基板に作り
分ける場合の実施例を第１２図（ａ）。

（ｂ）に示す。

実施例１と同様に、半絶縁性Ｇ　ａ　Ａ　ｓ基板１０上
に、ドレイン領域１．８．１８’　を形成する。次にＧ
ｅを５Ｘ］Ｏｃｍ−”のアクセプタ濃度としてもつ５０
０人のＧ　ａ　Ａ　ｓ層１７′をＭＢＥ法で形成した。

次にＳｉを７Ｘ］Ｏｃ＋ｎ−３濃度で含むＡ　Ｑ　Ｇｏ
　＋−−Ａｓ（ｘ　〜０．：（）Ｊ％ｌ　１７　’　を
４００人だけ成長させ、Ｓｔを１０１１０ｌ８”含むＱ
　ａ　Ａ　５層３４を２００人成長させた（第１２図（
ａ））。

次に、ＣＣα２Ｆ２どＨｅの混合ガスを用いて、Ｅ型ト
ランジスタのゲート電極部のＧ　ａ　Ａ　５層３４を選
択的にエツチングで取り去りその後ゲート電極３０．３
０’　を形成した。ソース２９、ドレイン３＋、３］’
の電極を形成する工程は実施例１と同様である（第１２
図（ｂ））。

実施例５ （］８） 第１３図（ａ）、（ｂ）、（ｃ）に自己整合型の本発明
実施例をＥ型とＤ型と同一−Ｊｌ板」−に作成する工程
例を示す。

実施例１と同様に、半絶縁性ＧａＡｓ基板１０中にＳｔ
のイオン注入法を用いて、ｎｌ−型半導体層１８．１８
’　を形成する。アニール後、Ｚｎを５　Ｘ　１０１６
ｃｍ　−３のアクセプタ不純物濃度としてもつＰ型Ｇａ
　Ａ　ｓ　Ｎ］　７″′を１０００人だけ、有機金属熱
分解法（（ＩＭ−ＶＰＦ！法〕を用いて成長させた。

即ち、（ＣＩ＋３　）　：５　ＧａとＡｓ層９のＶ／ｍ
比を１５にして、基板温度７００°Ｃで結晶成長させた
。ｐ型ドーパン１−としてはジメチル亜鉛（ＣＨＩ　３
　）　２　Ｚｎを用いた。

次にＳｉを５Ｘ１０　ｃｍ−”　ドープしたＡ　Ｑ　Ｘ
　Ｇａ１−”　Ａｓ（ｘ−０，３）層１２“を６００人
だけ、Ａ、　Ｓ　Ｔ−１：ｌ　、（ＣＩ＋３　）：ｉ　
Ｇａ、（Ｃ１１９）：ｌ　Ａ　Ｑを用い、０Ｎ−ＶＰＥ
法で結晶成長させた。ドナーＳｔをドープするためにＳ
ｉＨ４ガスを用いた。次にＤ型トランジスタを作るため
に、約１．５μｍのフォトレジスト４９を用い、選択的
な窓明けを行なった。

（１９） 図では、Ｄ型ゲー１〜電極が形成される部分に、フォト
レジストの窓が開いている。このフォトレジスト 注入する。打ち込み条件は、３０ｋＶの加速電圧で、ド
ーズ量ＩＸ１０ｃｍ−であった（第Ｘ３図（ａ））。

イオン種としては、Ｓｉより重いＪ”、　８　、Ｓｅ等
を用いることもある。

ＣＶＤ５ｉＯＱ膜を３０００人被着０て、７５０℃２０
分間のアニールを行なった後、ドレイン電極を形成する
ために、選択的にＴ１型のＡ　Ｑ　Ｘ　Ｇａ、−、Ａｓ
層１２“、Ｐ型ＱａＡｓ層１７Ｎを化学エツチングした
（第１３図（ｂ））。次にＷシリサイドを３０００人だ
け１．０　ｔ、ｏｒｒの真空蒸着装置を用いて全面に被
着し、ゲート領域３０．３０’　を形成した。次にこの
ゲート電極をマスクとして　Ｓｉイオン４７をイオン注
入した。

打ち込み条件は加速電圧５０ｋＶ、ドーズ量１Ｘ１０ｃ
ｍ−”であった。

次に、３０００人のＳｉＯ２をＣＶ　Ｄ法により（２０
） 全面に被着して、８００℃３０分間のアニールを行なっ
た。次に電極間の分離のためのｓｉｏ、層３３を残して
、ソース電極２９とドレイン電極３１、．３１’　を、
ＡｕＧｅ　（１２００人）−Ｎｊ（１５０人）−Ａｕ（
１，５００人）を用いて形成した〔第１３図（Ｃ）〕。

今の例では、ゲート電極３０をもつトランジスタはＥ型
、ゲート電極３０′をもつトランジスタはＤ型である。

本実施例では、Ｄ型トランジスタを、イオン注入法で作
るところに特徴がある。

又、第１３図（ｂ）で示した様に、ソース電極を形成す
るためにゲー１〜電極をマスクにしてイオン注入した理
由は、ゲート電極３０．３０’下のへテロ界面での二次
元状電子ガス層とオーミック接触をとるためである。

又、Ｅ型トランジスタを先に形成する本実施例の場合に
は、ｎ型Ａ　ｎ　Ｘ　Ｇａ’＋−ｘ　Ａｓ層１２′は、
不純物を故意にはドープしない弱いｎ型Ａ　Ｑ　ｘ　Ｇ
ａ１−”Ａｓ層を用いてもよい。

甲、−１ユの実施例ではＡＱｘＧａｌ−寡Ａｓ／ＧａＡ
ｇのへテロ接（２１） 合を用いた場合を示した。

しかし、二次元状の電子ガスを貯蓄しうる条件をみたす
。

他のへテロ接合で本発明が有効なことは言うまでもない
。

これらを例示すれば例えば、Ｉｎｐ　−ＩｎＧａＡｓＰ
。

Ａ　Ｑ　ｙ　Ｇａ、−、Ａｓ−Ａ　Ｑ　ｘ　Ｇａ、−、
Ａｓ、ＧａＡｇ−Ａ　Ｑ　ＧａＡｓＰ、ＩｎＰ−ＩｎＧ
ａＡｓ、ＩｎＡｓ−ＧａＡｓＳｂ、Ａ　Ｑ　ｘ　Ｇａ、
−、Ａｓ−Ｇｅ、ＧａＡｓ　−Ｇｅ、（７ｊｊ！　Ｉ　
Ｔｅ　−ＩｎＳｂ、ＧａＳｂ　−ＩｎＡｓ等である。

実施例６ 二次元状正孔を担体として用いた場合の実施例を第１４
図（ａ）、（ｂ）、（ｃ）に示す。半絶縁性Ｇ　ａ　Ａ
、　ｓ基板１０に、ドレイン領域７８を形成するための
４０００人のＳｔ○２４０を用い、選択的に窓明けを行
ない、Ｚｎの熱拡散を用いて、ドレイン領域７８を形成
した。Ｚｎの熱拡散は拡散線Ａｓ、Ｚｎをアンプル中に
入れ、アンプルを真空封止した。真空度は１．　Ｘ　１
０　Ｔｏｒｒである。その後、拡散温度６５０℃、拡散
時間３０分の条件で拡散を行なった。その後、ウェハを
アンプルか（２２） ら取り出し、ウェハを洗浄した。次に、Ｓｔを５ＸＩＯ
”ｃｍ−’の濃度で２食＆　Ｇ　ａ　Ａ　ｓ層７７をＭ
ＢＥ法を用いて８００人結晶成長させた。次にＺｎを１
×１０１８ｃＩｎ−３含む、ＧａＰ）（ＡｓＨ−ｘ層７
２を６００人ＭＢＥ法で結晶成長させた。次にドレイン
金属をＰ型ＱａＡｓ層７８に接続するための化学エツチ
ングを行なった（第１４図（ａ））。次にソース・ドレ
イン金属としてＡｕ−Ｚｎ（９９：　１）を１５００人
を用い、５００℃１０分間のアロイを行ないソース電極
８９とドレイン電極９１を形成した。次にＭｏ（１００
０人）−Ａ　Ｑ　（２０００人）を用いてゲート電極３
０を形成した。

Ｓｉ０．３３は電極間の分離のためのスペーサ層である
。ヘテロ接合界面に生じる二次元状正孔７５を形成する
ヘテロ接合としては、ＧａＰＸＡＳＩ−１１の代りにＧ
ｅを用いてもよい。即ち、本発明の主要な点は、ヘテロ
接合界面に二次元状の正孔を貯蓄しうろことが重要な点
であり、ＧａＰＸＡｓ１−ｘ／ＧａＡｓ、　Ｇｅ／Ｇａ
Ａｑ系以外のへテロ接合でも、二次元状正孔を蓄積でき
れば、本発明のトランジスタを（２３） 構成できる。

以」二実施例１〜６では、素子間分離はメサエッチング
で行なった。エツチング深さは１５００人〜２０００人
程度変成りプレーナー化には支障な帳 い。もちろん關素原子などのインプラを用いて素子間分
離を行なうこともできる。

以上の実施例では、第２．第３の半導体層は全てホモ接
合の場合を示した。しかしこれは必ずしも必要ではなく
、場合によってはへテロ接合でも良い。例えば、実施例
１では第３の半導体としてＧａＡｓを用いているが、Ｇ
ａＡｓよりも電子親和力の大きい半導体でもよい。この
場合、Ｇ　ａ　Ａ　ｓよりも電子親和力の小さい半導体
を用いても、本発明のｌ−ランジスタを実施することが
できる。

本発明の重要な点は、ヘテロ接合界面に蓄積する二次元
状電子、あるいは、正孔をヘテロ接合界面に垂直方向に
流すことで、電流を多くとることのできるトランジスタ
を提供する点にある。

〔発明の効果〕

本発明の効果をまとめると次の様に言うことが（２４） できる。

（１）へテロ接合界面に発生する二次元状担体を界面に
対して垂直方向に電流として取り出すため、従来の選択
ドープヘテロ接合ＦＥＴに比べて、同じ程度のディメン
ジョンの場合で比べると、二次元状担体の厚みをａ、ゲ
ート長Ｌｇとしたときに、約Ｌ　ｇ　／　ａ倍の電流を
取り出すことができる。Ｌｇ＝１μｍの場合には約２０
倍の電流を得ることができた。

（２）二次元状担体が垂直方向に通過するときの通過層
を、二次元状担体の厚み程度まで、原理的には薄くでき
るので、同一面積のバイポーラトランジスタに比べて４
〜１００倍の高性能を取り出すことができる。

（３）バイポーラトランジスタの場合と異なりアイソレ
ーション領域を確保する必要がないので。

選択ドープヘテロ接合型ＦＥＴと同様の高集積が可能で
ある。

（４）半絶縁性の第３の半導体基板に、ｎ型あるいは、
Ｐ型の第３の半導体層を選択的に形成する（２５） と、ソース領域とドレイン領域の両方から伸びる空乏層
が重ならないことが、トランジスタ設計上のマージンを
決めるという制約を小さくする効果がある。

【図面の簡単な説明】

第１図、第２図は各々従来型ＦＥＴのエネルギーバンド
図と断面構造図、第３図、第４図は各々本発明のトラン
ジスタの断面図とグー１〜電極下のエネルギーバンド図
、第５、第６図は、外部電位印加時のエネルギーバンド
図、第７図は本発明トランジスタの記号を説明する図、
第８図は二次元状正孔を用いた場合の本発明トランジス
タに係るエネルギーバンド図、第９．１０，１１，１２
゜１３図は二次元状電子ガスを用いた場合の本発明トラ
ンジスタの作成工程を示す装置の断面図、第１４図は二
次元状正孔を用いた場合の装置の断面図である。 １５・・・二次元状電子ガス、１７．１７’　、１７“
・・’ｐ型Ｇ　ａ　Ａ　ｓ層、１２．１２’　、１２”
−ｎ型Ａ　Ｑ　Ｘ　Ｇａ１−Ａ　ｓ層、１８．１８’　
−ｎ＋型Ｇ　ａ　Ａ　ｓ（２６） 層ドレイン領域、２９・・・ソース電極、３１．３１’
・・・ドレイン電極、３０．３０’・・・ゲート電極、
１６・・・イオン化ドナーイオン、７２・・・ｐ型Ｇａ
ＰＸＡｓ　、、７７−　ｎ型Ｇ　ａ　Ａ　ｓ、７８　＝
−Ｐ生型　− ＧａＡｓ層、７５・・・二次元状正孔ガス、１０・・・
半絶縁性Ｇ　ａ　Ａ　ｓ基板、４６・・・アクセプタイ
オン、（２７） 第１図 第　Ｚ　図 第５図 第　３　図 ■４図 篤６図 １＆ 宴　７　図 第　Ｓ　図 Ｚ 冨　ｑ　図 ６ 五ｆθ図 ｆＪ７７図 第　１ｚ　図 冨１３図 篤　７４　図 ｄθ

Claims (1)

1. 【特許請求の範囲】 １、第１の半導体層と第２の半導体層とがへテロ接合を
   形成して配され、第２の半導体層と第３の半導体が接合
   して配される三層構造において、第１あるいは、第２の
   半導体と電子的に接続され、即ち、前記へテロ接合界面
   近傍に生じる二次元状担体と接続された電極と、この二
   次元状担体とは接続されて第３の半導体層に電子的に接
   続された電極を有し、前記二次元状担体の制御手段を第
   １の半導体層に接続された電極という形で有することを
   特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   第１の半導体層の電子親和力が第２の半導体層の電子親
   和力よりも小さくなっていることを特徴とする半導体装
   置。 ３、特許請求の範囲第２項記載の半導体装置において、
   第１の半導体層がｎ型もしくは、故意には不純物をドー
   プしない（１０ｃｎｌ−”（１）濃度（１） 以下）半導体層で、第２の半導体層がＰ型かもしくは、
   故意には不純物をドープしない（１０１５ｃｍ−”の濃
   度以下）半導体層で、第３の半導体層がｎ型であること
   を特徴とする半導体装置。 ４、特許請求の範囲第１項記載の半導体装置において、
   第１の半導体層の電子親和力とバンドギャップの和が、
   第２の半導体の電子親和力とバンドギャップの和より大
   きくなっていることを特徴とする半導体装置。 ５、特許請求の範囲第４項記載の半導体装置において、
   第１の半導体層がＰ型かあるいは故意には不純物をドー
   プされず、第２の半導体がｎ型かあるいは故意にはドー
   プせず、第３の半導体層がｐ型であることを特徴とする
   半導体装置。 ６、特許請求の範囲第１項〜第４項のいずれかに記載の
   半導体装置において、二次元状担体に接続する電極と、
   第３の半導体層に接続する電極との間で、二次元状担体
   をヘテロ接合界面に対し垂直方向に電流として取り出し
   、二次元状担（２） 体を第１の半導体層に接続する電極を通して二次元状担
   体を制御することを特徴とする半導体装置。 ７、特許請求の範囲第１項〜第６項のいずれかに記載の
   半導体装置において、第３の半導体層を半絶縁性基板に
   選択的に形成することを特徴とする半導体装置。 ８、特許請求の範囲第１項〜第６項のいずれかに記載の
   半導体装置において、第３の半導体層を第２の半導体層
   と同じ伝導型の半導体基板中に選択的に形成することを
   特徴とする半導体装置。