JPS6251268A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6251268A JPS6251268A JP18959385A JP18959385A JPS6251268A JP S6251268 A JPS6251268 A JP S6251268A JP 18959385 A JP18959385 A JP 18959385A JP 18959385 A JP18959385 A JP 18959385A JP S6251268 A JPS6251268 A JP S6251268A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅを有する半
導体装置に関するものである。
導体装置に関するものである。
ガリウム砒素（ＧａＡｓ）はその電子の移動度がシリコ
ンに比して著しく高く、高速デバイスを作成するに適し
た材料である。しかしながら、この材料上に良質な絶縁
層を形成することが困難であるためにシリコンのような
Ｍ ＯＳ （Ｍｅｔａｌ、−０ｘｊｄｅ−Ｓｅｍ１ｃｏ
ｎｕｎｃｔｏｒ）型の電界効果トランジスタは実現され
ていない。とるが近年、絶縁層のかわりに、ドナー不純
物を添加したアルミニウムガリウム砒素（ｊＱＧａＡｓ
）結晶を用いると、その界面に担体が誘起され電界果
型トランジスタが作成できることがわかつてきた。
ンに比して著しく高く、高速デバイスを作成するに適し
た材料である。しかしながら、この材料上に良質な絶縁
層を形成することが困難であるためにシリコンのような
Ｍ ＯＳ （Ｍｅｔａｌ、−０ｘｊｄｅ−Ｓｅｍ１ｃｏ
ｎｕｎｃｔｏｒ）型の電界効果トランジスタは実現され
ていない。とるが近年、絶縁層のかわりに、ドナー不純
物を添加したアルミニウムガリウム砒素（ｊＱＧａＡｓ
）結晶を用いると、その界面に担体が誘起され電界果
型トランジスタが作成できることがわかつてきた。
第１図はこのｌ・ランジスタの動作領域バンド構造図で
ある。１，３は電極部、】−２は不純物を含有するＡ
Ｑ ＧａＡｓ層、１１は実質的に不純物を含有しないＧ
ａＡｓ層である。又Ｆ、はフェルミレベルを示す。
ある。１，３は電極部、】−２は不純物を含有するＡ
Ｑ ＧａＡｓ層、１１は実質的に不純物を含有しないＧ
ａＡｓ層である。又Ｆ、はフェルミレベルを示す。
第１図において１５はこの担体であるが二次元的なポテ
ンシャルの中にとじ込められている。この担体１５は、
ＡＱＧａＡｓ （１，２）中のドナー不純物準位（１
４）から供給され、不純物を含有しないＧａＡｓ（１１
）中を走行する。即ち、担体１５はイオン化したドナー
不純物とは場所的に分離されている。その結果、不純物
ポテンシャルによる散乱が著しく減少し、高移動度が実
現できる。しかしながら、この高移動度の電子を用いて
トランジスタを作成する場合、Ａ Ｑ ＧａＡｓ中に多
量のドナーが添加されているために、ゲート電圧が界面
領域に有効にかからず、相互コンダクタンスを下げる結
果になってしまう。これを防ぐためには。
ンシャルの中にとじ込められている。この担体１５は、
ＡＱＧａＡｓ （１，２）中のドナー不純物準位（１
４）から供給され、不純物を含有しないＧａＡｓ（１１
）中を走行する。即ち、担体１５はイオン化したドナー
不純物とは場所的に分離されている。その結果、不純物
ポテンシャルによる散乱が著しく減少し、高移動度が実
現できる。しかしながら、この高移動度の電子を用いて
トランジスタを作成する場合、Ａ Ｑ ＧａＡｓ中に多
量のドナーが添加されているために、ゲート電圧が界面
領域に有効にかからず、相互コンダクタンスを下げる結
果になってしまう。これを防ぐためには。
ＭＯ８構造のように不純物を添加しないＡｌＧａＡｓを
用いることが望ましい。
用いることが望ましい。
しかしながら、ヨツトキー型のゲー１〜の場合には、ソ
ースおよびドレイン電極と、チャンネルとの間にはＭＯ
８構造の場合とは異なり、間隙ができている。その結果
、Ａ Ｑ ＧａＡｓあるいはＧａＡｓ中にドナー不純物
を添加しない場合には担体がこの間隙部に誘起されず、
従ってチャンネルとソース・ドレイン電極とを接続する
ことができず、トランジスタとして動作しえない。
ースおよびドレイン電極と、チャンネルとの間にはＭＯ
８構造の場合とは異なり、間隙ができている。その結果
、Ａ Ｑ ＧａＡｓあるいはＧａＡｓ中にドナー不純物
を添加しない場合には担体がこの間隙部に誘起されず、
従ってチャンネルとソース・ドレイン電極とを接続する
ことができず、トランジスタとして動作しえない。
このような欠点を除いた半導体装置の例として次の如き
の半導体装置がある。たとえば、日本国特開昭５８−９
１６８２号公報にみられる。この半導体装置の要点は、
このチャンネルとソース・ドレイン電極間の間隙領域の
、禁制茶巾の広いゲート電極側の半導体、即ち上記の例
ではＡｌ、ＧａＡｓ中にドナー不純物を導入し、ゲート
電極直下のチャンネル部には不純物を導入しないことを
特徴とする電界効果トランジスタである。
の半導体装置がある。たとえば、日本国特開昭５８−９
１６８２号公報にみられる。この半導体装置の要点は、
このチャンネルとソース・ドレイン電極間の間隙領域の
、禁制茶巾の広いゲート電極側の半導体、即ち上記の例
ではＡｌ、ＧａＡｓ中にドナー不純物を導入し、ゲート
電極直下のチャンネル部には不純物を導入しないことを
特徴とする電界効果トランジスタである。
かかる構造によって、（１）チャンネル近傍のＡ Ｄ
ＧａＡｓ中に散乱中心になる不純物がないために、移動
度が増大する、（２）ＡＱＧａＡｓ層をＭＯＳトランジ
スタにおける絶縁層と同等の働きを持たせることができ
るので、ゲート電圧を有効にチャンネル部に印加でき、
相互コンダクタンスを増大できること、（３）間隙部に
はドナー不純物から担体が供給されるので、チャンネル
部とソース、ドレイン電極が接続でき、１〜ランジスタ
として作動する等の特徴を有する。
ＧａＡｓ中に散乱中心になる不純物がないために、移動
度が増大する、（２）ＡＱＧａＡｓ層をＭＯＳトランジ
スタにおける絶縁層と同等の働きを持たせることができ
るので、ゲート電圧を有効にチャンネル部に印加でき、
相互コンダクタンスを増大できること、（３）間隙部に
はドナー不純物から担体が供給されるので、チャンネル
部とソース、ドレイン電極が接続でき、１〜ランジスタ
として作動する等の特徴を有する。
さらにＡ１．ＧａＡｓおよびＧａＡｓからなるヘテロ構
造電界効果トランジスタの場合には、ＧａＡｓとＡｌＧ
ａＡｓとの伝導帯の界面での差が約０．３ｅＶであり、
ショットキー障壁が約０．６ｅＶ程度である。従って、
不純物を添加しないＡ Ｑ ＧａＡｓを用いた場合には
、ゲート電圧をかけない状態ではチャンネルが形成され
ない。第２図にこの場合のバンド構造図を示す、１３は
やはり電極部、１２はＡｌＧａＡｓ層、１１はＧａＡｓ
層で、ＦＭはフェルミレベルを示している。第２図の場
合、ノーマリオフ状態であり、ゲートに正の電圧をかけ
ることによってチャンネルが形成される。すなわちエン
ハンスメント型のトランジスタとなる。
造電界効果トランジスタの場合には、ＧａＡｓとＡｌＧ
ａＡｓとの伝導帯の界面での差が約０．３ｅＶであり、
ショットキー障壁が約０．６ｅＶ程度である。従って、
不純物を添加しないＡ Ｑ ＧａＡｓを用いた場合には
、ゲート電圧をかけない状態ではチャンネルが形成され
ない。第２図にこの場合のバンド構造図を示す、１３は
やはり電極部、１２はＡｌＧａＡｓ層、１１はＧａＡｓ
層で、ＦＭはフェルミレベルを示している。第２図の場
合、ノーマリオフ状態であり、ゲートに正の電圧をかけ
ることによってチャンネルが形成される。すなわちエン
ハンスメント型のトランジスタとなる。
本発明の目的は、前記の如き不純物を添加しないヘテロ
構造を用いた後者の電界効果１−ランジスタ（ＦＥＴ）
においてソース及びドレイン領域になる不純物を導入し
た領域の位置及び構造を工夫することにより、ドレイン
−ゲート間耐圧を向上させかつ製造過程における裕度を
大きく歩留りを向上させる構造を提供するこににある。
構造を用いた後者の電界効果１−ランジスタ（ＦＥＴ）
においてソース及びドレイン領域になる不純物を導入し
た領域の位置及び構造を工夫することにより、ドレイン
−ゲート間耐圧を向上させかつ製造過程における裕度を
大きく歩留りを向上させる構造を提供するこににある。
本発明に係わる半導体装置は次の様な基本構成を有する
。
。
即ち、キャリア移送領域を構成するためのヘテロ接合を
形成する第１および第２の半導体層と、キャリアの制御
手段と、キャリアの送受手段とを少なくとも有する半導
体装置において、前記キャリアの送受手段の間の半導体
層には不純物を１０１′′ロー３以下しか含まない領域
を有している。
形成する第１および第２の半導体層と、キャリアの制御
手段と、キャリアの送受手段とを少なくとも有する半導
体装置において、前記キャリアの送受手段の間の半導体
層には不純物を１０１′′ロー３以下しか含まない領域
を有している。
本発明はこうした半導体装置においてゲート端に対して
ドレイン領位が空乏層の厚さの２倍以上には離れていな
い如くに構成するものである。
ドレイン領位が空乏層の厚さの２倍以上には離れていな
い如くに構成するものである。
なお、ソースおよびドレインに隣接する領域には１０１
７Ｇ−３以上含有せしめるのが一般的である。
７Ｇ−３以上含有せしめるのが一般的である。
通常は３ Ｘ １． ＯｃｘｎｌｌｌＧ−３程度が高濃
度の上限である。
度の上限である。
この発明の要点を第３図の構造のＦＥＴの例を用いて説
明する。ソースおよびドレイン領域になる不純物を導入
した領域２４及び２５は、ゲート電極２８の下部に重な
るようにするか又は丁度ゲート電極の端の直下で止まる
ようにすることが通常行なわれている。（なお、第３図
における他の部位は、第４図におけるそれと同一符号で
示されているので、第４図の説明を参照されたし。）し
かし、これらの構造ではグー１〜長が極く小さくなった
場合、ドレイン耐圧の低下の低下をもたらす。
明する。ソースおよびドレイン領域になる不純物を導入
した領域２４及び２５は、ゲート電極２８の下部に重な
るようにするか又は丁度ゲート電極の端の直下で止まる
ようにすることが通常行なわれている。（なお、第３図
における他の部位は、第４図におけるそれと同一符号で
示されているので、第４図の説明を参照されたし。）し
かし、これらの構造ではグー１〜長が極く小さくなった
場合、ドレイン耐圧の低下の低下をもたらす。
本発明はヘテロ構造の特徴を利用してゲート電極端とド
レイン領域の間に空隙を持たせることで除かれる。この
空隙の長さｎａｏが大きすぎるとＦＥＴとして動作しな
い。ＱＯＤの値としては、空乏層の厚さの程度（即ち、
実質的に空乏層とみなし得る厚さ）まで大きくすること
ができる。また、ソース領域２４とゲート電極の間の重
なりが大きいとゲート耐圧が低下するが、これは、不純
物を導入した領域を表面から遠ざけ、表面での不純物濃
度を１０■１７−３程度以下にすることで解決される６
以上の工夫により、ドレイン耐圧を向上させ、かつ、ゲ
ート電極とソース、ドレイン領域の合せ精度が大巾に緩
和されるので、素子製造の歩留りが向上する。
レイン領域の間に空隙を持たせることで除かれる。この
空隙の長さｎａｏが大きすぎるとＦＥＴとして動作しな
い。ＱＯＤの値としては、空乏層の厚さの程度（即ち、
実質的に空乏層とみなし得る厚さ）まで大きくすること
ができる。また、ソース領域２４とゲート電極の間の重
なりが大きいとゲート耐圧が低下するが、これは、不純
物を導入した領域を表面から遠ざけ、表面での不純物濃
度を１０■１７−３程度以下にすることで解決される６
以上の工夫により、ドレイン耐圧を向上させ、かつ、ゲ
ート電極とソース、ドレイン領域の合せ精度が大巾に緩
和されるので、素子製造の歩留りが向上する。
ゲート電極２８とドレイン領域２５の間の間隙（Ｑ Ｏ
Ｄ）によるドレイン耐圧の向上はＱ０１＋が不純物をド
ープしない半導体層２３の厚さくｄ）に達した時、効果
として観測される。しかし、ｉｏが余り大きく離れると
、ソース−ドレイン間の直列抵抗が大きくなり、Ｆ 、
Ｅ Ｔとしての特性が劣化する。このようにして決まる
Ｑ６゜の限界はゲルト電圧が零における空乏層の厚さく
Ｗ）である。
Ｄ）によるドレイン耐圧の向上はＱ０１＋が不純物をド
ープしない半導体層２３の厚さくｄ）に達した時、効果
として観測される。しかし、ｉｏが余り大きく離れると
、ソース−ドレイン間の直列抵抗が大きくなり、Ｆ 、
Ｅ Ｔとしての特性が劣化する。このようにして決まる
Ｑ６゜の限界はゲルト電圧が零における空乏層の厚さく
Ｗ）である。
即ち ｄ≦Ｑ （ＩＤ≦２Ｗ
ここに
但し、
ε８：層２２中の誘電率、
Ｎ、：層２２中の不純物濃度
ｅ：電子の電荷
ＡＶ。：層２３と層２２の界面での位導帯・端の段差
ｖｏ ：ゲート電圧 ゛後述する実施
例の場合、ＡＶ、は０，３ｅＶ程度テアルノテ、Ｎｕ
＝ １０１６ａｍ−３とすると、ＶＧ’＝０（■）で、
空乏層の幅（Ｗ）は５０００人程度程々る。
例の場合、ＡＶ、は０，３ｅＶ程度テアルノテ、Ｎｕ
＝ １０１６ａｍ−３とすると、ＶＧ’＝０（■）で、
空乏層の幅（Ｗ）は５０００人程度程々る。
一方、ゲート電極とソース領域の間の間隙（ｎ ａａ）
を大きくするとソース領域からのキャリアの注入効率が
低下する。従って、ｎｏｎは半導体層（２３）の厚さく
ｄ）より大きくすることができない。
を大きくするとソース領域からのキャリアの注入効率が
低下する。従って、ｎｏｎは半導体層（２３）の厚さく
ｄ）より大きくすることができない。
本明細書では具体例としてＧａＡｓ−ＧａＡｆｌＡｓ係
で構成した半導体装置に関して説明したが、他のヘテロ
接合を構成する化合物半導体材料においても勿論適用可
能である。
で構成した半導体装置に関して説明したが、他のヘテロ
接合を構成する化合物半導体材料においても勿論適用可
能である。
たとえば、ＡＱｙＧａ、−ｙＡｓ ＡＱｚＧａＱ
ＸＡ８＃ＧａＡｓ−ＡＱＧａＡｓＰ、 ＩＮＰ−ＩｎＧ
ａＡｓＰｔ ＩＮＰ−ＩｎＧａＡｓ。
ＸＡ８＃ＧａＡｓ−ＡＱＧａＡｓＰ、 ＩＮＰ−ＩｎＧ
ａＡｓＰｔ ＩＮＰ−ＩｎＧａＡｓ。
ＩｎＡｓ −ＧａＡｓＳｂ等である。
実施例１
第４図（ａ）〜（Ｑ）に主要工程を示す。半絶縁性’Ｇ
ａＡｓ基板２１上に、分子線エピタキシー法を用いて不
純物を故意には添加しないＧａＡＳ層２２を約１μｍ（
通常、５０００Ａ 〜１ 、５ ｐ ｍ程度としている
。）を基板温度５８０℃にて成長したのち、ＡＱとＧａ
との組成比が約０．３ ： ０．７になるＡ Ｑ Ｇａ
Ａｓ一層（２３）を１２０ＯＡ （大略５００〜５００
０Ａの範囲で選択している。）成長させる第４図（、）
。
ａＡｓ基板２１上に、分子線エピタキシー法を用いて不
純物を故意には添加しないＧａＡＳ層２２を約１μｍ（
通常、５０００Ａ 〜１ 、５ ｐ ｍ程度としている
。）を基板温度５８０℃にて成長したのち、ＡＱとＧａ
との組成比が約０．３ ： ０．７になるＡ Ｑ Ｇａ
Ａｓ一層（２３）を１２０ＯＡ （大略５００〜５００
０Ａの範囲で選択している。）成長させる第４図（、）
。
いずれの層にも不純物は特に添加しないが、Ｇａｊｋｓ
層２２中でのドナー濃度は約Ｉ Ｘ １０１６ａｎ−”
であった。
層２２中でのドナー濃度は約Ｉ Ｘ １０１６ａｎ−”
であった。
上記エピタキシャル層上に、ＣＶＤ法（Ｃｈｅｍｉ、ｃ
ａｌＶａｒｏｕｒ 、 Ｄｅｐｏ、５ｉｔｉｏｎ ）に
よりＳ ｉ Ｏ，を約４０００大成長させ、フォトリソ
グラフィ技術により、ソース及びドレイン領域となるべ
き部分をエツチングにより除去したちの２９をイオン打
込みの際のマスクとしてＳｊイオン３１−を７０ＫｅＶ
で２×１０１３１−２で打込む。イオン打込みにより発
生した格子欠陥を除去し、イオンを活性化させるために
８５０℃で５秒間フラッシュアニールした。第４図（ｂ
）に２４．．２５として示したのがこの不純物領域であ
る。イオンの活性化率を高めるためもっと長い時間アニ
ールする方が望ましいが、Ａ Ｑ ＧａＡｓ 。
ａｌＶａｒｏｕｒ 、 Ｄｅｐｏ、５ｉｔｉｏｎ ）に
よりＳ ｉ Ｏ，を約４０００大成長させ、フォトリソ
グラフィ技術により、ソース及びドレイン領域となるべ
き部分をエツチングにより除去したちの２９をイオン打
込みの際のマスクとしてＳｊイオン３１−を７０ＫｅＶ
で２×１０１３１−２で打込む。イオン打込みにより発
生した格子欠陥を除去し、イオンを活性化させるために
８５０℃で５秒間フラッシュアニールした。第４図（ｂ
）に２４．．２５として示したのがこの不純物領域であ
る。イオンの活性化率を高めるためもっと長い時間アニ
ールする方が望ましいが、Ａ Ｑ ＧａＡｓ 。
ＧａＡｓ界面のボケを防ぎ、また不純物の拡散を防ぐた
めに上記の条件でアニールは行っている。
めに上記の条件でアニールは行っている。
なお、上記ドナー不純物としてはＳｉの外にＧｅ、Ｓｎ
、’ｌ’ｅ、Ｓｓ、Ｓ等を用いることが出来ル。大略１
０１３〜１０１４ａｍ−”の程度をイオン打込みする不
純物濃度はキャリアをどの程度生ぜしぬる必要があるか
によってきまる。
、’ｌ’ｅ、Ｓｓ、Ｓ等を用いることが出来ル。大略１
０１３〜１０１４ａｍ−”の程度をイオン打込みする不
純物濃度はキャリアをどの程度生ぜしぬる必要があるか
によってきまる。
次にイオン打込層とつながってソースおよびドレイン電
極領域を通常の合金法で形成した。このソースおよびド
レイン領域の形成は、たとえば、Ａ ｕ −Ｇ ｅ合金
（２０００人）−Ｎｉ （１５０人）−Ａｕ （３０
００人）所定のところ（２６，２７）に堆積し、水素雰
囲気中で４００℃、５分間の加熱によって行う。
極領域を通常の合金法で形成した。このソースおよびド
レイン領域の形成は、たとえば、Ａ ｕ −Ｇ ｅ合金
（２０００人）−Ｎｉ （１５０人）−Ａｕ （３０
００人）所定のところ（２６，２７）に堆積し、水素雰
囲気中で４００℃、５分間の加熱によって行う。
次いで、所定の部分に金属ＡΩを堆積してゲート電極を
形成してゲート長２μｍの電界効果トランジスタ（ＦＥ
Ｔ）を作成した。なお、ゲート端とソース、ドレイン領
域との距離は、現在のマスク合せの技術で十分に制御可
能である。
形成してゲート長２μｍの電界効果トランジスタ（ＦＥ
Ｔ）を作成した。なお、ゲート端とソース、ドレイン領
域との距離は、現在のマスク合せの技術で十分に制御可
能である。
このようにして作成したトランジスタは、Ａ Ｑ Ｇａ
Ａｓ中に２×１０１１１ｃｌｎ２程度ドナーを添加した
作成した従来型の選択ドープ・ヘテロ構造電界効果トラ
ンジスタに比して移動度で約１．２倍、相をコンダクダ
ンスで約２倍、ドレイン耐圧で１．５倍、ゲート耐圧で
２倍の性能が得られた。
Ａｓ中に２×１０１１１ｃｌｎ２程度ドナーを添加した
作成した従来型の選択ドープ・ヘテロ構造電界効果トラ
ンジスタに比して移動度で約１．２倍、相をコンダクダ
ンスで約２倍、ドレイン耐圧で１．５倍、ゲート耐圧で
２倍の性能が得られた。
なお、ドレイン領域とゲート電極の位置の相対関係につ
いては、間隙が１２００人〜１μｍの範囲で良好な動作
特性を得た。本発明の半導体装置は製造工程の裕度を極
めて増大し得ると共に、ソース−ドレイン間の直列抵抗
の増大を最小限にとどめながら、ゲート−ドレイン間の
耐圧を向上せしめ得る。
いては、間隙が１２００人〜１μｍの範囲で良好な動作
特性を得た。本発明の半導体装置は製造工程の裕度を極
めて増大し得ると共に、ソース−ドレイン間の直列抵抗
の増大を最小限にとどめながら、ゲート−ドレイン間の
耐圧を向上せしめ得る。
第１表に、上述の具体例においてＱ、Ｄを種々の値に設
定した場合の、ソース−ドレイン間の直列抵抗およびゲ
ート−ドレイン間耐圧を相互比較して示す。
定した場合の、ソース−ドレイン間の直列抵抗およびゲ
ート−ドレイン間耐圧を相互比較して示す。
Ｘいずれも相対値で示す。
簑＊Ｗ：Ｖ、＝Ｏにおける空乏層幅
不純物を添加しないＡ Ｑ ＧａＡｓ層２３の代りにＡ
Ｑ ＧａＡｓ層の」二に表面を保護するために不純物
を添加しないＧａＡｓ層を重ねたものについても、同様
の良好な動作特性を得た。
Ｑ ＧａＡｓ層の」二に表面を保護するために不純物
を添加しないＧａＡｓ層を重ねたものについても、同様
の良好な動作特性を得た。
また不純物を添加しないＧａＡｓ層２２の代りに不純物
を添加しない層２２とｐ形又はｎ形不純物を添加した＾
Ｑ ＧａＡｓ又はＧａＡｓ層３ｏを組合せたものを用い
た場合にも良好な動作特性を得た。
を添加しない層２２とｐ形又はｎ形不純物を添加した＾
Ｑ ＧａＡｓ又はＧａＡｓ層３ｏを組合せたものを用い
た場合にも良好な動作特性を得た。
さらに、半絶縁性のＧａＡｓ基板の代りにｎ形不純物を
添加したＧａＡｓ基板を用いた場合にも良好な動作特性
を得た。
添加したＧａＡｓ基板を用いた場合にも良好な動作特性
を得た。
これらの良好な動作特性を得た構造の代表的な例を第５
図（ａ）〜（ｅ）に示す。
図（ａ）〜（ｅ）に示す。
第５図における各部の符号は第３図或いは第４図のそれ
と同一部位を示しており、その断面構造でみた配置を示
したものである。
と同一部位を示しており、その断面構造でみた配置を示
したものである。
第５図（ａ）はソース領域はゲート電極端と一致し、一
方ドレイン領域がゲート電極端とＱ。たけ離れた構成を
持つものである。
方ドレイン領域がゲート電極端とＱ。たけ離れた構成を
持つものである。
第５図（ｂ）はソース領域もドレイン領域も共にゲート
電極端から離れている例である。
電極端から離れている例である。
第５図（ｃ）は特に基板２１上にｐ形又はｎ形不純物を
添加したＡ １２ ＧａＡｓ層又はＧａＡｓ層３ｏを設
けたのである。
添加したＡ １２ ＧａＡｓ層又はＧａＡｓ層３ｏを設
けたのである。
第５図（ａ）は半絶縁性基板のＧａＡｓ基板の代りにｎ
形不純物を添加したＧａＡｓ基板を用いた例である。
形不純物を添加したＧａＡｓ基板を用いた例である。
第１図は従来型ヘテロ接合型電界効果トランジスタのエ
ネルギーダイヤグラム、第２図は本発明に係わるトラン
ジスタのエネルギーダイアグラム、第３図は本発明に係
るトランジスタの構造断面図、第４図（ａ）〜（ｃ）は
電界効果トランジスタの製造工程を示す装置断面図、第
５図（ａ）〜（ｄ）は、本発明に係るトランジスタの例
を示す断面図第 ４ 図 （ｃＬ） （Ｃ） （ｂ）
ネルギーダイヤグラム、第２図は本発明に係わるトラン
ジスタのエネルギーダイアグラム、第３図は本発明に係
るトランジスタの構造断面図、第４図（ａ）〜（ｃ）は
電界効果トランジスタの製造工程を示す装置断面図、第
５図（ａ）〜（ｄ）は、本発明に係るトランジスタの例
を示す断面図第 ４ 図 （ｃＬ） （Ｃ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、第１の半導体層と第２の半導体層とがヘテロ接合を
形成して配され、第１の半導体層の禁止帯幅は第２の半
導体層のそれより小さくなつており、第１の半導体層と
電気的に接続されたソースおよびドレインと、ゲード電
極とを少なくとも有する半導体装置において、少なくと
も前記ソースおよびドレイン間には不純物を１０＾１＾
６ｃｍ＾−＾３以下しか含まぬ領域を有し且ゲート端に
対してドレイン領域がゲート電圧が０ｖｏｌｔにおける
空乏層の厚さの２倍以上には離れていないことを特徴と
する半導体装置。 ２、ゲート端とドレイン領域の間隔は、第１の半導体層
の厚さ以上離れ、ゲート電圧が０ｖｏｌｔにおける空乏
層の厚さの２倍以上は離れていないことを特徴する特許
請求の範囲第１項記載の半導体装置。 ３、前記ゲート端とソース領域の間隔は、第１の半導体
層の厚さ以上離れてはいないことを特徴とする特許請求
の範囲第１項記載の半導体装置。 ４、前記ゲート端とソース領域の間隔は、第１の半導体
層の厚さ以上離れていないことを特徴とする特許請求の
範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18959385A JPS6251268A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18959385A JPS6251268A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251268A true JPS6251268A (ja) | 1987-03-05 |
Family
ID=16243908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18959385A Pending JPS6251268A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318782A (ja) * | 1987-06-22 | 1988-12-27 | Nec Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893377A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60136380A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-08-30 JP JP18959385A patent/JPS6251268A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893377A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60136380A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318782A (ja) * | 1987-06-22 | 1988-12-27 | Nec Corp | 半導体装置 |
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