JPH0763094B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0763094B2 JPH0763094B2 JP59015630A JP1563084A JPH0763094B2 JP H0763094 B2 JPH0763094 B2 JP H0763094B2 JP 59015630 A JP59015630 A JP 59015630A JP 1563084 A JP1563084 A JP 1563084A JP H0763094 B2 JPH0763094 B2 JP H0763094B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】 （ａ）発明の技術分野 本発明は半導体装置、特に従来の限界をこえてゲート長
が短縮されて、超高周波において高出力が得られるショ
ットキーバリア形電界効果トランジスタに関する。
が短縮されて、超高周波において高出力が得られるショ
ットキーバリア形電界効果トランジスタに関する。
（ｂ）技術の背景 現在エレクトロニクスの主役となっているシリコン（S
i）半導体装置の限界を超える高速化，低消費電力化を
実現するために、電子移動度がシリコンより遥に大きい
ガリウム・砒素（GaAs）などの化合物半導体を用いる半
導体装置の開発が推進されている。
i）半導体装置の限界を超える高速化，低消費電力化を
実現するために、電子移動度がシリコンより遥に大きい
ガリウム・砒素（GaAs）などの化合物半導体を用いる半
導体装置の開発が推進されている。
化合物半導体を用いるトランジスタとしては、その製造
工程がバイポーラトランジスタより簡単であり、かつ高
速度，高周波用に適するために電界効果トランジスタ
（以下FETと略称する）の開発が先行しており、特に半
絶縁性の化合物半導体を基板に用いて浮遊容量を減少せ
しめたショットキーバリア形FETが主流となっている。
工程がバイポーラトランジスタより簡単であり、かつ高
速度，高周波用に適するために電界効果トランジスタ
（以下FETと略称する）の開発が先行しており、特に半
絶縁性の化合物半導体を基板に用いて浮遊容量を減少せ
しめたショットキーバリア形FETが主流となっている。
（ｃ）従来技術と問題点 半導体材料としてGaAsが用いられたショットキーバリア
形FET（以下GaAs MES FETと略称する）は、例えばマイ
クロ波帯の増幅などに既に実用化されている。
形FET（以下GaAs MES FETと略称する）は、例えばマイ
クロ波帯の増幅などに既に実用化されている。
第１図（ａ）は高出力GaAs MES FETの構造の例を示す斜
視図であり、１は半絶縁性GaAs基板２はｎ型GaAs層であ
る。またＳはソース電極、Ｄはドレイン電極、Ｇはゲー
ト電極を示すが、各電極は電流容量を増大するために櫛
歯状にして組合わされている。なお６は絶縁膜であるが
その１部のみを図示している。
視図であり、１は半絶縁性GaAs基板２はｎ型GaAs層であ
る。またＳはソース電極、Ｄはドレイン電極、Ｇはゲー
ト電極を示すが、各電極は電流容量を増大するために櫛
歯状にして組合わされている。なお６は絶縁膜であるが
その１部のみを図示している。
第１図（ｂ）はGaAs MES FETの部分断面図で、前図と同
様に１は半絶縁性GaAs基板、２はｎ型GaAs層を示し、ま
た３はソース電極、４はドレイン電極、５はゲート電
極、６は表面保護膜である。
様に１は半絶縁性GaAs基板、２はｎ型GaAs層を示し、ま
た３はソース電極、４はドレイン電極、５はゲート電
極、６は表面保護膜である。
前記ｎ型GaAs層２はMES FETの活性層であって、GaAs基
板１にイオン注入法などによりドナー不純物を導入する
か、或いはGaAs基板１上にエピタキシャル成長層として
形成される。基板に不純物を導入する形成方法はこれを
選択的に行なうことによって素子間分離が自づから得ら
れる。エピタキシャル成長層は結晶性が優れており良好
な活性層が得られる反面、素子間分離にはメサを形成し
なければならない。
板１にイオン注入法などによりドナー不純物を導入する
か、或いはGaAs基板１上にエピタキシャル成長層として
形成される。基板に不純物を導入する形成方法はこれを
選択的に行なうことによって素子間分離が自づから得ら
れる。エピタキシャル成長層は結晶性が優れており良好
な活性層が得られる反面、素子間分離にはメサを形成し
なければならない。
GaAs単結晶をGaAs基板上に気相成長し、ドナー不純物と
して例えば硫黄（Ｓ）をドープして得られる半導体基体
の不純物濃度は例えば第２図（ａ）に示す如きプロファ
イルを有する。本図は現在高出力FETとしては最高の動
作周波数20〔GHz〕帯域のMES FETの活性層の濃度分布の
１例を示し、深さは表面から0.2〔μｍ〕程度まで、不
純物濃度は1.5×1017〔cm-3〕程度である。またゲート
長Lgは例えば0.7〔μｍ〕、ゲート幅Wgは例えば0.6〔m
m〕程度であって、そのドレイン電流IDS−ドレイン電圧
VDS特性の例を第２図（ｂ）に実線で示す。
して例えば硫黄（Ｓ）をドープして得られる半導体基体
の不純物濃度は例えば第２図（ａ）に示す如きプロファ
イルを有する。本図は現在高出力FETとしては最高の動
作周波数20〔GHz〕帯域のMES FETの活性層の濃度分布の
１例を示し、深さは表面から0.2〔μｍ〕程度まで、不
純物濃度は1.5×1017〔cm-3〕程度である。またゲート
長Lgは例えば0.7〔μｍ〕、ゲート幅Wgは例えば0.6〔m
m〕程度であって、そのドレイン電流IDS−ドレイン電圧
VDS特性の例を第２図（ｂ）に実線で示す。
一般的にFETのゲート長を短縮すればその動作周波数を
更に高くする効果が得られるが、前記例のゲート長を例
えば0.5〔μｍ〕,0.4〔μｍ〕，…と短縮し、一方では
不純物濃度プロファイルは第２図（ａ）の形状を続ける
ならば、IDS−VDS特性は第２図（ｂ）に破線で示す如く
変化する。すなわちドレイン電流IDSがドレイン電圧VDS
の大きい値に対して飽和せず、ドレインコンダクタンス
GDS＝ΔIDS／ΔVDSが大きくなる。これはFET特性のドレ
イン電流IDSが飽和する条件，ゲート長Lg≫活性層の厚
さａが成立しなくなるためである。また一旦はドレイン
電流がカットオフするゲート電圧においても比較的低い
値例えば５〔Ｖ〕程度のドレイン電圧VDSでドレイン電
流IDSが流れはじめる（第２図（ｂ）点Ａ）。この様な
特性劣化のために、VDSが制限されて高出力電力が得ら
れなくなる。
更に高くする効果が得られるが、前記例のゲート長を例
えば0.5〔μｍ〕,0.4〔μｍ〕，…と短縮し、一方では
不純物濃度プロファイルは第２図（ａ）の形状を続ける
ならば、IDS−VDS特性は第２図（ｂ）に破線で示す如く
変化する。すなわちドレイン電流IDSがドレイン電圧VDS
の大きい値に対して飽和せず、ドレインコンダクタンス
GDS＝ΔIDS／ΔVDSが大きくなる。これはFET特性のドレ
イン電流IDSが飽和する条件，ゲート長Lg≫活性層の厚
さａが成立しなくなるためである。また一旦はドレイン
電流がカットオフするゲート電圧においても比較的低い
値例えば５〔Ｖ〕程度のドレイン電圧VDSでドレイン電
流IDSが流れはじめる（第２図（ｂ）点Ａ）。この様な
特性劣化のために、VDSが制限されて高出力電力が得ら
れなくなる。
前記の特性の劣化を防止する一般的な手段としては活性
層の厚さａをゲート長Lgに比較して充分に小さくする。
活性層の厚さを薄くした場合にドレイン電流IDSを減少
させないためには、活性層の不純物濃度を高めなければ
ならない。先に第１図（ｂ）に示した如くゲート電極が
活性層に接する構造のMES FETで、活性層の不純物濃度
を高くすればゲート耐圧が低下する。
層の厚さａをゲート長Lgに比較して充分に小さくする。
活性層の厚さを薄くした場合にドレイン電流IDSを減少
させないためには、活性層の不純物濃度を高めなければ
ならない。先に第１図（ｂ）に示した如くゲート電極が
活性層に接する構造のMES FETで、活性層の不純物濃度
を高くすればゲート耐圧が低下する。
仮にゲート長Lgを0.25〔μｍ〕とすれば、活性層厚さａ
をゲート長Lgに比較して充分に小さくするために、これ
を例えば30〔nm〕程度以下とすることが必要となる。高
出力MES FETとして、ドレイン電流IDSをゲート幅１〔m
m〕あたり300〔mA〕以上とするためには、活性層の不純
物濃度NDは6.0×1017〔cm-3〕以上することが必要とな
る。この様にすればこのMES FETのゲート耐圧は６
〔Ｖ〕以上にはならず、高出力MES FETのゲート耐圧と
しては不充分である。
をゲート長Lgに比較して充分に小さくするために、これ
を例えば30〔nm〕程度以下とすることが必要となる。高
出力MES FETとして、ドレイン電流IDSをゲート幅１〔m
m〕あたり300〔mA〕以上とするためには、活性層の不純
物濃度NDは6.0×1017〔cm-3〕以上することが必要とな
る。この様にすればこのMES FETのゲート耐圧は６
〔Ｖ〕以上にはならず、高出力MES FETのゲート耐圧と
しては不充分である。
またこの様に高不純物濃度の半導体層では、ドレイン電
流IDSやゲートカットオフ電圧VGS（off）を制御するリ
セス形成もその制御が甚だ困難となる。
流IDSやゲートカットオフ電圧VGS（off）を制御するリ
セス形成もその制御が甚だ困難となる。
以上述べた如きゲート長Lgを短縮することに伴なう問題
点に対処するために、活性層の不純物濃度プロファイル
を改善することが既に知られている。すなわち第３図
（ａ）に例示する如くゲート電極近傍の不純物濃度を低
くするいわゆるグレーデッドチャネルプロファイルが試
みられており、また同図（ｂ）及び（ｃ）に模式的に示
すステップドーピングが考えられている。このステップ
ドーピングが実現されれば、先に第２図（ｂ）に示した
ドレイン電流IDS−ドレイン電圧VDS特性曲線に見られる
如きゲート電圧Vgの値に対するドレイン電流IDSの非直
線性、すなわち相互コンダクタンスgmの非直線性が、第
３図（ｂ）及び（ｃ）に示した深さＸとＹとが接近する
ことによって直線に漸近するという効果も期待される。
点に対処するために、活性層の不純物濃度プロファイル
を改善することが既に知られている。すなわち第３図
（ａ）に例示する如くゲート電極近傍の不純物濃度を低
くするいわゆるグレーデッドチャネルプロファイルが試
みられており、また同図（ｂ）及び（ｃ）に模式的に示
すステップドーピングが考えられている。このステップ
ドーピングが実現されれば、先に第２図（ｂ）に示した
ドレイン電流IDS−ドレイン電圧VDS特性曲線に見られる
如きゲート電圧Vgの値に対するドレイン電流IDSの非直
線性、すなわち相互コンダクタンスgmの非直線性が、第
３図（ｂ）及び（ｃ）に示した深さＸとＹとが接近する
ことによって直線に漸近するという効果も期待される。
しかしながら第３図（ｃ）に示すδ関数状の不純物濃度
プロファイルを第１図（ｂ）に示すｎ型GaAs層２内で現
在得られる最良の近似で形成しても、キャリアである電
子は不純物導入範囲外に拡がり活性層厚さａが拡大され
るなどの理由によって前記の特性の改善は不充分であっ
て、更に改善を進める必要がある。
プロファイルを第１図（ｂ）に示すｎ型GaAs層２内で現
在得られる最良の近似で形成しても、キャリアである電
子は不純物導入範囲外に拡がり活性層厚さａが拡大され
るなどの理由によって前記の特性の改善は不充分であっ
て、更に改善を進める必要がある。
（ｄ）発明の目的 本発明は半導体装置、特に化合物半導体電界効果トラン
ジスタについて、そのゲート長を短縮して動作周波数帯
域を高くし、かつドレインコンダクタンスの増加など先
に述べた特性の劣化を抑制して、優れた電力効率で高出
力が得られる構造を提供することを目的とする。
ジスタについて、そのゲート長を短縮して動作周波数帯
域を高くし、かつドレインコンダクタンスの増加など先
に述べた特性の劣化を抑制して、優れた電力効率で高出
力が得られる構造を提供することを目的とする。
（ｅ）発明の構成 上記目的は本発明により、化合物半導体基板上には、ｎ
型不純物のドープされた活性層としての化合物半導体層
が、ノンドープで、かつ活性層より電子親和力の小なる
化合物半導体層間に挟まれて積層され、ノンドープ化合
物半導体層上にゲート電極を備えることを特徴とする半
導体装置によって、 また化合物半導体基板上に、ノンドープ化合物半導体層
が、続いてその上に活性層としてノンドープ化合物半導
体より電子親和力が大で、かつｎ型不純物のドープされ
た化合物半導体が、さらにかかる活性層上にノンドープ
化合物半導体層が順次積層状にエピタキシヤル成長さ
れ、続いてノンドープ化合物半導体層上にゲート電極が
形成されることを特徴とする半導体装置の製造方法によ
って達成される。
型不純物のドープされた活性層としての化合物半導体層
が、ノンドープで、かつ活性層より電子親和力の小なる
化合物半導体層間に挟まれて積層され、ノンドープ化合
物半導体層上にゲート電極を備えることを特徴とする半
導体装置によって、 また化合物半導体基板上に、ノンドープ化合物半導体層
が、続いてその上に活性層としてノンドープ化合物半導
体より電子親和力が大で、かつｎ型不純物のドープされ
た化合物半導体が、さらにかかる活性層上にノンドープ
化合物半導体層が順次積層状にエピタキシヤル成長さ
れ、続いてノンドープ化合物半導体層上にゲート電極が
形成されることを特徴とする半導体装置の製造方法によ
って達成される。
本発明による半導体装置の伝導帯のエネルギーダイヤグ
ラムを第４図に例示する。図において、11は例えば半絶
縁性GaAs基板、12は例えばノンドープAlGaAs層、13は例
えばｎ型GaAs層、14は例えばノンドープAlGaAs層、15は
ゲート電極であり、EFはフェルミ準位を表わす。
ラムを第４図に例示する。図において、11は例えば半絶
縁性GaAs基板、12は例えばノンドープAlGaAs層、13は例
えばｎ型GaAs層、14は例えばノンドープAlGaAs層、15は
ゲート電極であり、EFはフェルミ準位を表わす。
本発明の半導体装置では活性層を構成するｎ型GaAs層13
は上下両面でこれにヘテロ接合するAlGaAs層12及び14に
挟まれて、伝導帯のエネルギ準位差ΔEc≒0.3〔eV〕に
よってポテンシャル井戸が構成されている。このポテン
シャル井戸によって活性層のキャリアである電子はｎ型
GaAs層13内に閉じ込められて、先に述べた如き活性層厚
さの拡大を生じない。
は上下両面でこれにヘテロ接合するAlGaAs層12及び14に
挟まれて、伝導帯のエネルギ準位差ΔEc≒0.3〔eV〕に
よってポテンシャル井戸が構成されている。このポテン
シャル井戸によって活性層のキャリアである電子はｎ型
GaAs層13内に閉じ込められて、先に述べた如き活性層厚
さの拡大を生じない。
更に活性層であるｎ型GaAs層13とゲート電極15との間の
半導体層はノンドープで絶縁層のｉ型であって、ゲート
耐圧が得られ洩れ電流が抑制されている。このｉ型半導
体層は残留不純物を含有するいわゆるｉ型化合物半導体
であり、p-又はn-型でもよく、その抵抗率を106乃至108
〔Ω・cm〕程度、キャリア濃度を１×1013〔cm-3〕以下
とすることが望ましいが、酸化物，窒化物等の絶縁材料
ではなく格子整合する単結晶半導体を用いているので、
この層と活性層との界面での結晶構造が連続し、活性層
表面に表面準位の形成されることがなく、従って表面準
位による活性層中のキャリアの捕獲の生ずることはなく
半導体装置の特性の劣化は防止される。またAlGaAsはGa
Asより禁制帯幅が大きくゲート耐圧の向上及び洩れ電流
の制御などの効果が大きい。
半導体層はノンドープで絶縁層のｉ型であって、ゲート
耐圧が得られ洩れ電流が抑制されている。このｉ型半導
体層は残留不純物を含有するいわゆるｉ型化合物半導体
であり、p-又はn-型でもよく、その抵抗率を106乃至108
〔Ω・cm〕程度、キャリア濃度を１×1013〔cm-3〕以下
とすることが望ましいが、酸化物，窒化物等の絶縁材料
ではなく格子整合する単結晶半導体を用いているので、
この層と活性層との界面での結晶構造が連続し、活性層
表面に表面準位の形成されることがなく、従って表面準
位による活性層中のキャリアの捕獲の生ずることはなく
半導体装置の特性の劣化は防止される。またAlGaAsはGa
Asより禁制帯幅が大きくゲート耐圧の向上及び洩れ電流
の制御などの効果が大きい。
またｎ型GaAs活性層13の基板11側にも前記の如き高抵抗
率のｉ型半導体層12を設けることによって、ポテンシャ
ル井戸構造による閉じ込めとともにバッファ層耐圧が向
上して基板電流が阻止される等の効果が得られる。
率のｉ型半導体層12を設けることによって、ポテンシャ
ル井戸構造による閉じ込めとともにバッファ層耐圧が向
上して基板電流が阻止される等の効果が得られる。
（ｆ）発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第５図（ａ）乃至（ｇ）は本発明を適用した電界効果ト
ランジスタの実施例を示す工程順断面図である。
ランジスタの実施例を示す工程順断面図である。
第５図（ａ）参照 半絶縁性GaAs基板21上に、ｉ型AlxGa1-xAs層22、ｎ型Ga
As活性層23及びｉ型AlxGa1-xAs層24を例えば分子線エピ
タキシャル成長方法によって連続して成長する。
As活性層23及びｉ型AlxGa1-xAs層24を例えば分子線エピ
タキシャル成長方法によって連続して成長する。
本実施例においては、ｉ型AlxGa1-xAs層22（なお０＜ｘ
＜１）は例えばｘ＝0.3,厚さ約２〔μｍ〕として抵抗率
ρ≒１×108〔Ω・cm〕に、ｎ型GaAs層23は例えばシリ
コン（Si）或いは硫黄（Ｓ）を６×1017〔cm-3〕程度に
ドープして厚さ約30〔nm〕に、ｉ型AlxGa1-xAs層24は前
記層22と同等で厚さ約100〔nm〕に成長している。
＜１）は例えばｘ＝0.3,厚さ約２〔μｍ〕として抵抗率
ρ≒１×108〔Ω・cm〕に、ｎ型GaAs層23は例えばシリ
コン（Si）或いは硫黄（Ｓ）を６×1017〔cm-3〕程度に
ドープして厚さ約30〔nm〕に、ｉ型AlxGa1-xAs層24は前
記層22と同等で厚さ約100〔nm〕に成長している。
第５図（ｂ）参照 ソース及びドレインを形成する領域に選択的にセレン
（Se）をエネルギー約350〔KeV〕でドーズ量１×10
14〔cm-2〕程度にイオン注入法によって導入し、温度1,
000〔℃〕、時間30秒間程度の熱処理を行なって、不純
物濃度５×1018〔cm-3〕程度のn+型ソース領域25及びド
レイン領域26を形成する。
（Se）をエネルギー約350〔KeV〕でドーズ量１×10
14〔cm-2〕程度にイオン注入法によって導入し、温度1,
000〔℃〕、時間30秒間程度の熱処理を行なって、不純
物濃度５×1018〔cm-3〕程度のn+型ソース領域25及びド
レイン領域26を形成する。
第５図（ｃ）参照 素子間分離を酸素イオン（O+）注入によって実施する。
本実施例においては、エネルギー約200〔KeV〕でドーズ
量１×1013〔cm-2〕程度にO+イオン注入を行なうことに
よって、素子間を分離する抵抗率ρ≒１×108〔Ω・c
m〕程度の高抵抗領域27を形成している。この素子間分
解法によればメサ形成法の如く活性層が露出することが
ない。
本実施例においては、エネルギー約200〔KeV〕でドーズ
量１×1013〔cm-2〕程度にO+イオン注入を行なうことに
よって、素子間を分離する抵抗率ρ≒１×108〔Ω・c
m〕程度の高抵抗領域27を形成している。この素子間分
解法によればメサ形成法の如く活性層が露出することが
ない。
第５図（ｄ）参照 本図以降は中央部分を拡大して図示する。
n+型ソース領域25及びドレイン領域26にオーミック接触
する電極28及び29を配設する。これらの電極は従来技術
によって例えば金・ゲルマニウム／金（AuGe/Au）を用
いて形成する。
する電極28及び29を配設する。これらの電極は従来技術
によって例えば金・ゲルマニウム／金（AuGe/Au）を用
いて形成する。
第５図（ｅ）参照 ｉ型AlGaAs層24にショットキー接触するゲート電極30を
配設する。本実施例においては、例えばチタン（Ti）約
200〔nm〕，白金（Pt）約400〔nm〕の積層構造によって
ゲート長Lg≒１〔μｍ〕のゲート電極パターンをリフト
オフ法によって形成した後に、Tiを選択的にエッチング
して例えばゲート長Lg≒0.5〔μｍ〕のゲート電極30と
している。
配設する。本実施例においては、例えばチタン（Ti）約
200〔nm〕，白金（Pt）約400〔nm〕の積層構造によって
ゲート長Lg≒１〔μｍ〕のゲート電極パターンをリフト
オフ法によって形成した後に、Tiを選択的にエッチング
して例えばゲート長Lg≒0.5〔μｍ〕のゲート電極30と
している。
第５図（ｆ）参照 表面保護膜31を例えば二酸化シリコン（SiO2）、窒化シ
リコン（Si3N4）等によって厚さ100〔μｍ〕程度に形成
する。
リコン（Si3N4）等によって厚さ100〔μｍ〕程度に形成
する。
第５図（ｇ）参照 表面保護膜31に選択的に開口を設けて配線接続に備え
る。本実施例においてはソース電極28及びドレイン電極
29上にはめっきによる金（Au）層32を設けてボンディン
グに備える。
る。本実施例においてはソース電極28及びドレイン電極
29上にはめっきによる金（Au）層32を設けてボンディン
グに備える。
以上の如く製造される本発明の実施例のFETのゲート耐
圧BVGSは18〔Ｖ〕以上であって、高出力FETに要求され
るドレイン電圧VDS８〔Ｖ〕程度以上で充分動作させる
ことができる。
圧BVGSは18〔Ｖ〕以上であって、高出力FETに要求され
るドレイン電圧VDS８〔Ｖ〕程度以上で充分動作させる
ことができる。
また本実施例のFETにおいて、ゲート長Lg≒0.5〔μ
ｍ〕，ゲート幅Wg＝0.6〔nm〕、ソース領域25とドレイ
ン領域26との間の間隔約３〔μｍ〕の場合のドレイン電
流IDS−ドレイン電圧VDS特性の例を第６図に示す。ゲー
ト長が0.5〔μｍ〕に短縮されているにもかかわらずド
レインコンダクタンスの増加が殆んど見られず良好なド
レイン電流IDSの飽和特性が得られている。またゲート
電圧Vgに対するドレイン電流IDSの直線性すなわち相互
コンダクタンスgmの直線性が改善されていることが第２
図（ｂ）との比較によって知られる。
ｍ〕，ゲート幅Wg＝0.6〔nm〕、ソース領域25とドレイ
ン領域26との間の間隔約３〔μｍ〕の場合のドレイン電
流IDS−ドレイン電圧VDS特性の例を第６図に示す。ゲー
ト長が0.5〔μｍ〕に短縮されているにもかかわらずド
レインコンダクタンスの増加が殆んど見られず良好なド
レイン電流IDSの飽和特性が得られている。またゲート
電圧Vgに対するドレイン電流IDSの直線性すなわち相互
コンダクタンスgmの直線性が改善されていることが第２
図（ｂ）との比較によって知られる。
なお相互コンダクタンスgmは前記従来例より減少してい
るがゲートソース間容量Cgsも大きく減少しており、高
周波性能指数gm/Cgsは向上す。
るがゲートソース間容量Cgsも大きく減少しており、高
周波性能指数gm/Cgsは向上す。
本実施例と前記従来例とについてその特性を比較した例
を第７図に示す。第７図は周波数ｆ＝23〔GHz〕におい
て、その出力Pout,効率及びゲート電流を入力Pinに対し
て図示し、−○−は本実施例、−●−は比較する従来例
を表わす。
を第７図に示す。第７図は周波数ｆ＝23〔GHz〕におい
て、その出力Pout,効率及びゲート電流を入力Pinに対し
て図示し、−○−は本実施例、−●−は比較する従来例
を表わす。
本実施例において30〔％〕以上の高い効率と、良好な直
線性の大きい出力が得られている。更にゲート電流が殆
んど流れていない。これらの特性によって本発明の効果
の大きいことが知られる。
線性の大きい出力が得られている。更にゲート電流が殆
んど流れていない。これらの特性によって本発明の効果
の大きいことが知られる。
以上説明した実施例はGaAs/AlGaAs系化合物半導体材料
を用いた半導体装置を対象としているが、半導体材料の
組合わせは前記例に限られるものではなく、例えばイン
ジウム・燐（InP）を活性層とし、ｉ型半導体としてア
ルミニウム・インジウム・砒素（AlInAs）を用いるなど
他の半導体材料によっても本発明の半導体装置を製造す
ることが可能である。
を用いた半導体装置を対象としているが、半導体材料の
組合わせは前記例に限られるものではなく、例えばイン
ジウム・燐（InP）を活性層とし、ｉ型半導体としてア
ルミニウム・インジウム・砒素（AlInAs）を用いるなど
他の半導体材料によっても本発明の半導体装置を製造す
ることが可能である。
（ｇ）発明の効果 以上説明した如く本発明によれば、ショットキキーバリ
ア形FETのゲート長を従来の限界をこえて短縮して、ド
レインコンダクタンス，ゲート電流及びゲート耐圧，パ
ワー効率等について優れた特性が確保されて、超高周波
帯域において高出力のFETを提供することが可能とな
る。
ア形FETのゲート長を従来の限界をこえて短縮して、ド
レインコンダクタンス，ゲート電流及びゲート耐圧，パ
ワー効率等について優れた特性が確保されて、超高周波
帯域において高出力のFETを提供することが可能とな
る。
第１図（ａ）及び（ｂ）はショットキーバリア形FETの
従来例を示す斜視図及び断面図、第２図は（ａ）は従来
の不純物濃度プロファイルの例を示す図、同図（ｂ）は
従来のドレイン電流特性の例を示す図、第３図（ａ），
（ｂ）及び（ｃ）は不純物濃度プロファイルの例を示す
図、第４図は本発明による半導体装置の伝導帯のエネル
ギーダイヤグラム、第５図（ａ）乃至（ｇ）は本発明の
実施例を示す工程順断面図、第６図は本実施例のドレイ
ン電流特性の例を示す図、第７図は高周波特性の比較を
示す図である。 図においても、11及び21は半絶縁性GaAs基板、12及び22
はｉ型AlGaAs層、13及び23はｎ型GaAs活性層、14及び24
はｉ型AlGaAs層、25はソース領域、26はドレイン領域、
27は素子間分離領域、28はソース電極、29はドレイン電
極、15及び30はゲート電極、31は表面保護膜、32はAu層
を示す。
従来例を示す斜視図及び断面図、第２図は（ａ）は従来
の不純物濃度プロファイルの例を示す図、同図（ｂ）は
従来のドレイン電流特性の例を示す図、第３図（ａ），
（ｂ）及び（ｃ）は不純物濃度プロファイルの例を示す
図、第４図は本発明による半導体装置の伝導帯のエネル
ギーダイヤグラム、第５図（ａ）乃至（ｇ）は本発明の
実施例を示す工程順断面図、第６図は本実施例のドレイ
ン電流特性の例を示す図、第７図は高周波特性の比較を
示す図である。 図においても、11及び21は半絶縁性GaAs基板、12及び22
はｉ型AlGaAs層、13及び23はｎ型GaAs活性層、14及び24
はｉ型AlGaAs層、25はソース領域、26はドレイン領域、
27は素子間分離領域、28はソース電極、29はドレイン電
極、15及び30はゲート電極、31は表面保護膜、32はAu層
を示す。
Claims (2)
- 【請求項１】化合物半導体基板上には、 ｎ型不純物のドープされた活性層としての化合物半導体
層が、ノンドープで、かつ活性層より電子親和力の小な
る化合物半導体層間に挟まれて積層され、 ノンドープ化合物半導体層上にゲート電極を備えること
を特徴とする半導体装置。 - 【請求項２】化合物半導体基板上に、 ノンドープ化合物半導体層が、 続いてその上に活性層としてノンドープ化合物半導体よ
り電子親和力が大で、かつｎ型不純物のドープされた化
合物半導体が、 さらにかかる活性層上に、活性層より電子親和力の小で
あるノンドープ化合物半導体層が順次積層状にエピタキ
シヤル成長され、 続いてノンドープ化合物半導体層上にゲート電極が形成
されることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015630A JPH0763094B2 (ja) | 1984-01-31 | 1984-01-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015630A JPH0763094B2 (ja) | 1984-01-31 | 1984-01-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160670A JPS60160670A (ja) | 1985-08-22 |
| JPH0763094B2 true JPH0763094B2 (ja) | 1995-07-05 |
Family
ID=11894034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015630A Expired - Lifetime JPH0763094B2 (ja) | 1984-01-31 | 1984-01-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763094B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3006792B2 (ja) * | 1989-01-06 | 2000-02-07 | 日本電気株式会社 | ヘテロ構造電界効果トランジスタ |
| JP2978972B2 (ja) * | 1992-03-12 | 1999-11-15 | 富士通株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111976B2 (ja) * | 1982-02-26 | 1995-11-29 | 富士通株式会社 | 半導体装置の製造方法 |
-
1984
- 1984-01-31 JP JP59015630A patent/JPH0763094B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160670A (ja) | 1985-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |