JP3113689B2

JP3113689B2 - 半導体装置

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Publication number: JP3113689B2
Application number: JP03085519A
Authority: JP
Inventors: 祐二粟野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-04-18
Filing date: 1991-04-17
Publication date: 2000-12-04
Anticipated expiration: 2015-12-04
Also published as: JPH04218929A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に半導体装置に関
り、特にキャリアを加速する構造を備えたチャネルを有
する半導体装置に関する。

【０００２】リソグラフィー技術の進歩により、今日で
は非常にゲート長の短いＦＥＴが入手可能になってい
る。このようなゲート長の短い素子ではゲート電極直下
のチャネル領域に非常に大きな電界が形成され、キャリ
アの加速が生じている。

【０００３】

【従来の技術】図１３（Ａ）は従来のＭＥＳＦＥＴの基
本構造を示し、図１３（Ｂ）はそのバンド構造を示す。

【０００４】図１３（Ａ）を参照するに、ＭＥＳＦＥＴ
は半絶縁性ＧａＡｓ基板１０上に形成されたｎ形ＧａＡ
ｓ層１２を有し、このＧａＡｓ層１２がキャリアのチャ
ネルを形成する。通常のように、チャネル層１２上には
ゲート電極１４が形成され、さらにゲート電極１４の両
側にはソース及びドレイン領域１６，１８が形成され
る。キャリアはソース電極１６からチャネル層１２に注
入され、ゲート電極１４に印加されたゲート電圧により
制御されながらドレイン電極１８下のドレイン領域へ流
れ、ドレイン電極１８を介してドレイン電流として取出
される。

【０００５】図１３（Ｂ）は図１３（Ａ）の素子におい
て、ソース電極１６とドレイン電極１８との間にソース
・ドレイン電圧Ｖ_sgが印加されてソース電極１６とゲー
ト電極１４との間にソース・ゲート電圧Ｖ_sgが印加され
た状態におけるチャネル内在付近のバンド構造図を示
す。図中、伝導帯をＥ_Cで価電子帯をＥ_Vで示す。

【０００６】図１３（Ｂ）に示すように、伝導帯と価電
子帯とは、ソース電極とゲート電極の間の領域における
方がゲート下の領域におけるよりも抵抗が小さいため、
ソース電極１６とゲート電極１４との間で略平坦にな
る。これに対し、伝導帯Ｅ_C及び価電子帯Ｅ_Vは、ゲー
ト下でチャネル抵抗がより大きいためゲート直下及びゲ
ート電極１４とドレイン電極１８との間で大きく傾斜
し、その結果大きな電界がこの部分で発生し、キャリア
の加速が生じる。このキャリアの加速はゲート直下の領
域で特に顕著であり、しかもゲート長が短くなればなる
程顕著になる。容易に理解されるように、ゲート長が短
くなれば伝導帯の傾斜は大きくなり、従ってキャリアを
加速する電界も大きくなる。

【０００７】図１４はＲｕｃｈにより報告された、ゲー
ト長が短くなった場合のキャリアオーバーシュートの効
果を示すグラフである（Ｊ．Ｇ．Ｒｕｃｈ，ＩＥＥＥ
Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＥＤ
−１９，ｐｐ．６５２−６５４）。このグラフより、ゲ
ート長が１μｍ以下になるとキャリア速度のオーバーシ
ュートが現れてくることがわかる。例えば、ゲート長が
０．５μｍの素子の場合、電界が１０ｋＶ／cmを超える
と著しいオーバーシュートが見られるのがわかる。この
場合、キャリア速度は、素子ゲート長が１μｍ以上であ
った場合に比べて３倍以上に増加する。キャリア速度が
このように増大すると、素子の動作速度や相互コンダク
タンスあるいはカットオフ周波数等が向上する。

【０００８】

【発明が解決しようとする課題】図１３（Ａ），（Ｂ）
の従来の素子では、このキャリアのオーバーシュートが
主としてキャリアがゲート電極１４を通った後で生じる
ため、キャリアオーバーシュートを効果的に利用するこ
とができないでいた。キャリアの加速は、キャリアがピ
ンチオフ点を過ぎてから生じたのでは素子の動作特性を
著しく向上させることにつながらない。また、図１３
（Ｂ）のバンド図よりわかるように、ソース電極１６と
ゲート電極１４との間ではキャリアの加速はほとんど生
じない。この領域では伝導帯Ｅ_C及び価電子帯Ｅ_Vは略
平坦であって、キャリアを加速する電界はほとんど生じ
ない。また、図１５（Ａ）になすように、チャネル層１
２の寄生抵抗Ｒ_sがゲート下のチャネルへの高電流注入
を妨げる。このように、従来の短ゲート素子では、ゲー
ト直下のチャネル領域では望ましいキャリアの加速が生
じるものの、注入キャリア数の頭打ちによって相互コン
ゴクタンスの増大や応答特性の向上などが得られない問
題点があった。

【０００９】この問題を解決するため、図１５（Ｂ）に
示すような自己整合ゲート構造が提案されている。この
構造では、例えばｎ⁺形にドープされたソース及びドレ
イン領域２０ａ，２０ｂが、チャネル１２中に、ゲート
１４をマスクに使って、イオン注入法により形成され
る。この構造では、キャリア密度が領域２０ａ，２０ｂ
で増大しているため、寄生抵抗Ｒ_sの値を減少させるこ
とが可能になる。

【００１０】しかし、この従来の構造では、ゲート電極
１４に隣接して高キャリア濃度領域が形成されているた
め、ゲート電極１４とドレイン電極１８との間の耐圧が
低下してしまう問題点がある。また、このような構造で
は図１５（Ｂ）にＣ_gsで示した寄生容量も無視できなく
なり、素子の高周波特性が劣化してしまうことが避けら
れない。また、ゲート長の短いＦＥＴに固有の問題とし
て、高キャリア濃度領域の深さがゲート長に対して相対
的に大きくなることによってしきい値電圧が設計値から
ずれてしまうことが生じる。

【００１１】本発明は以上の問題点に鑑み、ソース電極
とドレイン電極との間のチャネル全域にわたってキャリ
アの加速が生じ、相互コンダクタンスが増大し、高周波
応答特性の改善された半導体装置を提供することを目的
とする。

【００１２】

【課題を解決するための手段】本発明は、上記課題を、
半導体材料よりなり、キャリアを通過させるチャネル
（１２，３０Ａ，５２）と；チャネルと第１の位置でオ
ーミック接触し、キャリアを注入するキャリア注入手段
（１６，３６，５８）と；チャネルと第２の位置でオー
ミック接触し、キャリアを回収する回収手段（１８，３
８，６０）と；チャネル上の、前記第１及び第２の位置
の間の第３の位置に設けられ、制御電圧（Ｖ_sg）を印加
されて、キャリア注入手段からキャリア回収手段へチャ
ネル中を流れるキャリアの流れを制御するキャリア制御
手段（１４，３４，５６）とを備えた半導体装置におい
て：第１及び第３の位置の間の、第３の位置をも含む領
域に、加速電圧（Ｖ’_sg）を供給されて、キャリアを加
速させる電界

【００１３】

【数２】

【００１４】を前記チャネル内に生じさせる加速手段
（２２，２４；２３；４０；６８；７０）を設けられて
なることを特徴とする半導体装置により解決する。

【００１５】

【作用】本発明によれば、チャネル領域の全範囲にわた
ってキャリアの効果的な加速が得られ、これに伴いトラ
ンジスタの相互コンダクタンスや高周波特性を、耐圧の
低下やしきい値の変動の問題を生じることなく、達成す
ることができる。

【００１６】

【実施例】図１（Ａ）は本発明の第１実施例によるＭＥ
ＳＦＥＴを示す。図中、既に説明した部分に対応する部
分には同一参照符号を付し、説明を省略する。

【００１７】本実施例ではＧａＡｓチャネル層１２中
に、ソース電極１６とゲート電極１４との間のゲート電
極寄りの位置に、薄い垂直なｎ⁺領域２４が形成され
る。この領域２４は例えばＳｉにより１×１０¹⁸ _cm ^-3の
不純物濃度にドープされ、横方向の厚さはキャリアがト
ンネルできる程度とされる。典型的には、厚さｔは数１
０ｎｍ以下に設定される。領域２４はゲート電極１４に
可能な限り近づけて設けるのが好ましい。例えば、領域
２４の，ゲート電極１４から測った距離は３５ｎｍない
し５０ｎｍ程度に位置するのが好ましい。チャネル層１
２はＳｉより１×１０¹⁷ｃｍ^-3の濃度にドープされたｎ
形ＧａＡｓよりなり、約１０００Åの厚さを有する。

【００１８】チャネル層の上面には、ｎ⁺形領域２４に
対応して、電極２２が、領域２４とオーミック接触する
ように設けられ、電極２２とソース電極１６との間には
正電圧Ｖ’_sgが印加される。その結果、チャネル層１２
中のポテンシャルはバンド図上で引下げられ、図１
（Ｂ）に示すように、伝導帯Ｅ_Cと価電子帯Ｅ_Vに、ソ
ース電極１６と電極２２との間の領域で大きな傾斜が生
じる。これに伴い、チャネル層には導電帯Ｅ_Cの傾きに
比例した電界が生じ、電子がゲート直下及びゲート電極
１４とドレイン電極１８の間の領域のみならず、ソース
電極１６と電極２２との間の領域においても加速される
ようになる。このため、以下電極２２を加速電極と称す
ることにする。伝導帯Ｅ_Cの傾斜、すなわち加速電界圧
の値は電圧Ｖ’_sgの値に略比例する。

【００１９】図２は種々の半導体材料におけるキャリア
速度に及ぼす電界の効果を示す。図２中、実線は電子速
度をあらわし、破線はホール速度をあらわす。図示した
ように、電子速度は１０²Ｖ／ｍ〜１０³Ｖ／ｍの範囲
の電界では電界の値と共に略直線的に増加する。例え
ば、ＧａＡｓ中、電界の強さが１００Ｖ／ｍでは電子速
度は約８×１０⁵ｍ／ｓであるが、電界の強さが１ｋＶ
／ｍでは電子速度は約８×１０⁶ｍ／ｓとなる。最大電
子速度は電界が３〜４ｋＶ／ｍの場合に得られ、その値
は約２×１０⁷ｍ／ｓである。

【００２０】ところで、ＭＥＳＦＥＴにおいてはチャネ
ル領域の導電能力は、次式

【００２１】

【数３】

【００２２】で与えられる電流密度

【００２３】

【数４】

【００２４】により決定される。ここで、ｎは電子数、
ｅは電子電荷、

【００２５】

【数５】

【００２６】は電子速度、

【００２７】

【数６】

【００２８】はチャネル中の電界、σはチャネルの導電
率、ρはチャネルの抵抗率である。

【００２９】従来は電流密度

【００３０】

【数７】

【００３１】を増加させるのに、例えば図３（Ｂ）に示
すように抵抗率ρを減少させることが試みられてきた。
しかし、この方法では様々な問題点が生じる。これは図
１５（Ｂ）に関連して説明した通りである。

【００３２】これに対し、電流密度

【００３３】

【数８】

【００３４】は電子速度

【００３５】

【数９】

【００３６】を増加させることによっても実現すること
ができる。この方法においては、電圧Ｖ’_sgをソース電
極１６と加速電極２２との間に印加して、所望の電界

【００３７】

【数１０】

【００３８】を形成する。その場合、電界

【００３９】

【数１１】

【００４０】の強さＥはＶ’_sg＝Ｅ／Ｌ’_sgにより決定
される。ただし、Ｌ’_sgは電極１６と電極２２の間の距
離である。Ｖ’_sgを適当に設定することで、従来は典型
的に１００Ｖ／cm位であった電子速度Ｗを２０倍以上に
増大させることができる。これに対応して、トランジス
タの導電能力をあらわす電流密度

【００４１】

【数１２】

【００４２】は２０倍以上に増大する。本発明構成を使
用することにより、ゲート電極１４直下における電子速
度のオーバーシュートを効果的かつ完全に利用すること
が可能になり、チャネルと流れる電流を飛躍的に増大さ
せることができる。

【００４３】図１（Ａ）の素子におていは、領域２４に
はキャリア加速電界

【００４４】

【数１３】

【００４５】を誘起する正電圧Ｖ’_sgが印加される。こ
の正電圧Ｖ’_sgとして、正電圧が電極２２に印加され
る。この場合、領域２４の厚さｔは電子が領域ｔに捕獲
されて無効電流を生じにくくするように、十分薄くして
おく必要がある。このため、厚さｔは電子のトンネリン
グが可能なように小さな値、好ましくはチャネル中の電
子の平均自由行程よりも小さくなるように設定される。
図示の例では厚さｔは１０ｎｍとした。

【００４６】図３は図１（Ａ）の素子におけるチャネル
中のポテンシャル分布及び電子速度に関するシミュレー
ションの結果を示す。比較のため、図１３（Ａ）に示し
た加速電極２２を欠いた従来の素子のポテンシャル分布
及び電子速度分布を破線で示す。図中、本実施例の結果
は実線で示されている。計算はゲート幅Ｗｇが５０μ
ｍ、チャネルのキャリア密度Ｎｄが５×１０¹⁷cm^-3の素
子について、Ｖ’_sgとして０．２ボルトの電圧を加えた
条件で行なった。また素子温度は３００°Ｋとした。

【００４７】この図より明らかなように、チャネル中と
りわけソース・ゲート間のポテンシャル勾配は本実施例
の素子の場合、従来のものよりも急になっており、予想
通りの結果となっている。これに伴い、電子の平均速度
は従来のものよりも大きくなっている。図３中、加速電
極２２の位置を下向きの矢印で示している。このシミュ
レーションの結果から、ドレイン−ソース電流ＩＤＳは
従来の１１．７ｍＡから１８．３ｍＡに増加することが
示された。この結果は電流駆動能力及び相互コンダクタ
ンスに関する顕著な向上を示している。

【００４８】図４（Ａ）〜（Ｄ）及び図５（Ａ）〜
（Ｃ）は本発明の第１実施例装置の製造過程を示してい
る。

【００４９】図面を参照すると、シリコンを１×１０¹⁷
cm^-3の濃度にドープされたｎ形ＧａＡｓチャネル層１２
を、半絶縁性基板１０上に、ＭＢＥ法により１０００Å
の厚さに成長させ、図４（Ａ）の構造を形成する。次
に、図４（Ｂ）に示すように、ＳｉＯＮよりなる絶縁層
１３を層１２表面に、プラズマＣＶＤ法により、厚さが
５００Åになるように形成する。

【００５０】さらに、チャネル層１２中には、領域２４
が形成される部分に、絶縁層１３を介してＳｉの集束イ
オンビーム注入がなされ、これにより図４（Ｃ）の構造
が形成される。先にも説明したように、領域２４は１×
１０¹⁸cm^-3程度の高濃度にドープされ、９６０℃で５分
間アニールされる。

【００５１】次に、絶縁層１３上には電子ビームレジス
ト１５が堆積され、次いでパターニングされて、ドープ
領域２４の直上に位置するＳｉＯＮ層１３が露出され
る。さらに、このＳｉＯＮ層１３の露出部分はＣＦ₄と
ヘリウムよりなる混合エッチングガスを使ったドライエ
ッチングにより除去され、図４（Ｄ）の構造が得られ
る。

【００５２】次に、Ａｕ−Ｇｅ層及びＡｕ層が図４
（Ｄ）の構造上に、全体の厚さが３０００Åになるよう
に、順次堆積され、次いで電子ビームレジスト共々リフ
トオフされる。これにより、ソース電極１６と、ドレイ
ン電極１８と、加速電極２２とが図５（Ａ）に示したよ
うに形成される。この構造はさらに４５０℃で１分間ア
ニールされ、チャネル層１２上面の、領域２４と電極２
２とが接する部分に５（Ａ）に示す合金化領域２４ａが
形成される。同様な合金化領域１２ａが、チャネル層１
２上の、ソース電極１６あるいはドレイン電極１８が形
成される部分にも形成される。これにより、電極１６，
１８及び２２はその下側のチャネル層１２あるいはドー
プ領域２４にオーミック接触をする。

【００５３】さらに、図５（Ａ）の構造を電子ビームレ
ジスト１９で覆い、さらに図５（Ｂ）に示すようにゲー
ト電極を形成する際のＳｉＯＮ絶縁層１３の表面部分を
パーニングによって露出させた後、層１３の露出部分を
先に説明したドライエッチングにより除去し、チャネル
層１２の上面を露出させる。

【００５４】次に、Ａｌ層を３０００Åの厚さに堆積し
た後電子ビームレジスト１９共々リフトオフし、図５
（Ｃ）の構造を得る。図５（Ｃ）の構造では、チャネル
層上面のうち、電極１４，１６，１８，２２で覆われて
いない部分はＳｉＯＮ絶縁層で保護される。この点で、
図５（Ｃ）の素子は図１（Ａ）の素子よりも実際的であ
る。図１（Ａ）の素子においても、電極１６，１８，２
２の下には合金化層が形成されており、これらの電極は
その下のＧａＡｓ層とオーミック接触する。

【００５５】本実施例においては、ドープ領域２４はｎ
⁺形ＧａＡｓに限定されるものではなく、チャネル層１
２中に加速電界Ｅを発生させるものならば金属であって
も何でも使用可能である。

【００５６】次に、本実施例によるＭＥＳＦＥＴの制御
について説明する。

【００５７】図１（Ａ）を再び参照すると、この回には
ＭＥＳＦＥＴ本来の他に、直流電源１０２に接続され
て、加速電圧Ｖ’_sgを印加する制御ユニット１０７が図
示されている。最も簡単な場合、ユニット１０７は、先
に説明したように、一定の加速電圧Ｖ’_sgを印加する。
これに対し、ユニット１０７はゲート電圧Ｖ_sgに応じ
て、ＭＥＳＦＥＴがオフの場合に、加速電極２２への電
圧Ｖ’_sgの印加を停止するように制御するものであって
もよい。この場合、電荷が領域２４に捕獲されることに
より生じる無効電流が確実に除去できる。このような無
効電流は、特にトランジスタがオフになっていて、チャ
ネル層１２中を、ソース電極１６からドレイン電極１８
へドープ領域２４を通過して流れる電子流が存在しない
場合に顕著になる。無効電流を減らすことにより、素子
の消費電力を低減できる。

【００５８】次に、本発明の第２実施例を図６を参照し
ながら説明する。図６中、既に他の図面で説明した部分
には同一参照符号を付し、説明を省略する。本実施例素
子も、ＭＥＳＦＥＴである。

【００５９】本実施例では、Ｗ等の合金よりなる領域２
３がＧａＡｓ基板１０中に形成され、絶縁層２４Ａによ
り覆われる。図示の例では、領域２３は基板１０中に、
その上面が基板上面と実質的に一致するように埋設さ
れ、絶縁層２４Ａが領域２３の露出上面を覆う。一方、
この絶縁層２４Ａはチャネル層１２中に埋設される。そ
の他の部分は第１実施例のＭＥＳＦＥＴと同じである。
本発明の素子においても、金属領域２３が、第１実施例
と同様な、電子の加速を生じる電界Ｅを発生させる。領
域２３は図６の紙面に垂直に延在し、制御ユニット１０
７に接続される。領域２３を形成する位置は、ソース電
極１６とゲート電極１４との間のどこでもよく、またゲ
ート電極１４の直下であってもよい。ただし、所望の電
子加速効果を得ようとするならば、領域２３はゲート電
極１４の直下ないし、ゲート電極１４に可能な限り近づ
けて設けるのがよい。また、領域２３の垂直方向の位置
は図６に示した位置に限られることなく、基板１０内部
に形成してもよいし、チャネル中の電子流を妨げなけれ
ばチャネル層１２中に形成してもよい。領域２３は勿論
金属に限定されることはなく、ドープした半導体であっ
てもよい。

【００６０】図７（Ａ）〜（Ｄ）は図６の素子の製造行
程を示す。

【００６１】図７（Ａ）において、ＧａＡｓ基板１０の
上面に電子ビームレジスト２２Ａを形成し、次いでこれ
をパターニングして、領域２３を形成する予定の位置で
基板表面を露出させる。さらに、ＣＣｌ₂Ｆ₂とＨｅよ
りなる混合エッチングガスを使ったドレイエッチングプ
ロセスにより、図７（Ａ）に示した、紙面に垂直に延在
する溝を形成する。溝の深さは例えば１０００Å位にす
る。

【００６２】図７（Ｂ）の工程で、図７（Ａ）の構造上
にＷ層を１０００Åの厚さで全面に堆積させ、電子ビー
ムレジスト２２Ａ共々リフトオフする。これにより基板
表面は再び露出し、領域２４Ａを形成するためのＳｉＯ
Ｎ絶縁層２４を全面に堆積する。さらに、電子ビームレ
ジストをＳｉＯＮ層２４上に堆積し、これをパターニン
グして、図６の領域２４Ａに相当するＳｉＯＮ層２４の
部分を保持するレジストストリップ２２Ｂを形成する。
図７（Ｂ）中、レジストストリップ２２Ｂは紙面に垂直
に延在する。

【００６３】次に、図７（Ｃ）の工程で、絶縁層２４を
ＣＦ₄＋Ｈｅよりなるエッチングガスでドライエッチン
グし、ＳｉＯＮ領域２４Ａが基板表面上に残った構造を
形成する。さらに、ｎ系ＧａＡｓチャネル層１２を、領
域２４Ａを含むように基板１０の表面上に成長させ、さ
らに電子ビームレジストをチャネル層１２上面に堆積す
る。次いでこの電子ビームレジストをパターニングする
ことにより、チャネル層１２上面のうち、電子チャネル
として使われる部分を保持するレジスト領域２２Ｃを図
７（Ｃ）に示すように残す。

【００６４】次に、Ａｕ及びＡｕ−Ｇｅ合金よりなる層
が図７（Ｃ）の構造上に３０００Åの厚さで堆積され、
リフトオフされる。その結果、ソース及びドレイン領域
１６，１８が形成される。次いで、このようにして得ら
れた構造を４５０℃で１分間アニールし、ソース電極１
６及びドレイン電極１８の直下に、第１実施例の場合と
同様な合金化領域１２ａを形成する。次に、図示してい
ないレジストを堆積させ、パターニングして、チャネル
層１２表面のゲート電極に対応する部分を露出させる。
そして、この構造上にＡｌ層を厚さ３０００Åでスパッ
タした後リフトオフし、チャネル層１２にショットキー
接触するゲート電極１４を形成する。

【００６５】先にも説明したように、領域２３はイオン
ビーム注入によって形成してもよい。この場合は図７
（Ａ）の工程での溝の形成はなく、電子ビームレジスト
２２Ａ中に形成した窓を介したイオン注入を行う。

【００６６】次に、本発明の第３実施例について、図８
を参照して説明する。

【００６７】図８の素子はパーミアブルベーストランジ
スタであって、ｎ形層状半導体構造体３０中に形成され
ている。構造体３０は、垂直方向に、活性領域３０Ａ
と、アイソレーション領域３０Ｂとに分かれており、ア
イソレーション領域３０Ｂはプロトン注入等のイオン注
入により形成される。

【００６８】ＧａＡｓ構造体３０中には図８に示す凹部
３０Ｃが形成されており、この凹部３０Ｃ内にＷ等のベ
ース電極３４が形成されている。ベース電極３４は凹部
３０Ｃの底面３０Ｃ’に沿って、凹部３０Ｃの側層３０
Ｃまで平行に延在する複数のくし状電極３４Ａを有す
る。この構造では、キャリアのチャネルが隣接するくし
状電極３４Ａの間に形成される。図８においてキャリア
のチャネルは図示の都合上、ただの空間として示してあ
る。勿論、実際の素子ではこのチャネルはｎ系ＧａＡｓ
によって埋められる。

【００６９】ベース電極３４上には、図８に図示してい
ないｎ形ＧａＡｓチャネル層が、前記ｎ形ＧａＡｓに連
結して形成される。すなわち、ｎ形ＧａＡｓチャネル層
はベース電極３４のくし状電極３４Ａをその下に埋設さ
せる。ベース電極３４は露出したボンディングパッド領
域３４ａを有する。このｎ形ＧａＡｓ層上に、本発明の
要旨である加速電極４０が設けられる。この加速電極４
０はＷ等の金属、あるいは高濃度にドープされた半導体
よりなり、平行に延在するくし状電極４０Ａを有し、く
し状電極３４Ａの間を通りぬける電子をあらかじめ加速
する。

【００７０】加速電極４０上には、ｎ形ＧａＡｓチャネ
ル層がくし状電極４０Ａを埋設させるように形成され
る。また、加速電極４０は外部接続用のボンディングパ
ッド領域４０ａを有する。

【００７１】さらに、くし状電極４０Ａ上のチャネル層
上面にはエミッタ電極３６が形成され、これに対応して
半導体構造体３０の底面にはコレクタ電極３８が形成さ
れる。

【００７２】図９（Ａ）は図８の構造の上方から見た平
面図であり、電極３４，３６，４０が露出しているのが
わかる。また、ベース電極３４のくし状電極３４Ａと加
速電極４０のくし状電極４０Ａとが、構造体３０を構成
するＧａＡｓ層の下に埋設されて、１２−１２’方向に
くりかえし形成されているのがわかる。

【００７３】図９（Ｂ）は図９（Ａ）の１２−１２’に
沿う断面図である。この断面図でわかるように、くし状
電極３４Ａとくし状電極４０Ａとは異なったレベルに形
成されており、エミッタ電極３６より注入された電子
は、矢印で示したように、ベース電極の隣接するくし形
電極３４Ａの間のｎ形ＧａＡｓチャネルを通ってコレク
タ電極３８へ輸送される。その際、ベース電極３４に印
加された電圧により電子流が制御される。

【００７４】これに対し、加速電極４０には正電圧が印
加され、くし形電極４０Ａは電子を加速させる加速電界
Ｅを形成する。各くし形電極４０Ａはいずれも電子のト
ンネリングが生じるように十分に薄い厚さを有する。例
えば、くし形電極４０Ａは電子の平均自由行程以下の厚
さにするのが好ましい。図示の例ではくし形電極４０Ａ
の厚さは１０ｎｍとなっている。

【００７５】図８のパーミアブルベーストランジスタ
は、例えば、ｎ形ＧａＡｓ層上にベース電極３４となる
層を堆積し、これをパターニングしてくし状電極３４Ａ
を形成し、別のｎ形ＧａＡｓ層を堆積して電極３４及び
くし状電極３４Ａを埋設させ、加速電極４０となる層を
前記電極３４上のｎ形ＧａＡｓ層上に堆積し、加速電極
４０をパターニングしてくし状電極４０Ａを形成し、別
のｎ形ＧａＡｓ層を電極４０上にくし状電極４０Ａが埋
まるように堆積させ、これにコンタクトホール３０Ｄを
開口して電極４０のボンディングパッド領域を露出さ
せ、別のコンタクトホール３０Ｃを開口して電極３４の
ボンディングパッド領域を露出させる工程により形成で
きる。パーミアブルベーストランジスタのより詳細な説
明は米国特許第４，３７８，６２９号に記載されてい
る。

【００７６】くし状電極３４Ａ及びくし状電極４０Ａは
図１０（Ａ），（Ｂ）に示した方法でも形成することが
できる。

【００７７】図１０（Ａ）を参照するに、この方法で
は、その上に活性領域３０Ａ及びアイソレーシイン領域
３０Ｂを形成されるｎ形ＧａＡｓ層３０１を、その上面
が段階状になるように形成し、この段階上の上面の各段
階においてくし状電極３４Ａとチャネル領域３４Ｂとが
隣接するように、くし状電極３４Ａとチャネル領域３４
Ｂとを形成する。換言すれば、くし状電極３４Ａとチャ
ネル領域３４Ｂとは、ｎ形ＧａＡｓ層３０７上におい
て、分数超格子構造を形成する。図１０（Ｂ）はこのよ
うな分数超格子構造の形成方法を示す。図１０（Ｂ）
中、層３４Ａは、各段部において一方の縁から他方の縁
に向って、例えばＭＢＥやＭＯＰＣＶＤ法によって、段
部上面に沿って矢印の方向に成長させられる。層３４Ａ
の成長は、層３４Ａが各段部で全面を覆う前に打切ら
れ、成長した層３４Ａの縁部から始めて、層３４Ｂの成
長が、段部の残りの部分を完全に覆うように実行され
る。この過程はＧａＡｓ層３０１上面に形成された全て
の段部についてなされる。

【００７８】図１０（Ａ）の構造が形成されると、領域
３４Ａ，３４Ｂよりなる分数超格子構造上面にｎ形Ｇａ
Ａｓ層（図１０（Ａ）に図示せず）が堆積される。この
ｎ形ＧａＡｓ層もＧａＡｓ層３０１の上面に対応した段
階状の上面を有し、この段階状上面に、加速電極４０Ａ
が、図９（Ｂ）に示すうよにチャネル領域３４Ｂに対応
して、電極３４Ａと同様に形成される。従って、この場
合も各くし状電極４０Ａはその間の帯状のｎ形ＧａＡｓ
領域と共に、図１０（Ａ）と同様な分数超格子構造を形
成することになる。この部分の構造は図１０（Ａ）と同
様であり、図示を省略する。

【００７９】くし状電極３４Ａに対応する分数超格子構
造とくし状電極４０Ａに対応する分数超格子構造が形成
された後、ｎ形ＧａＡｓ層が堆積されて図８に示した層
状構造体３０が完成する。この層状構造体３０には、さ
らにイオン注入法により、アイソレーション３０Ｂが、
活性領域３０Ａの両側に形成される。さらに、コンタク
トホール３０Ｃ，３０Ｄが形成され、電極３４，４０が
くし状電極３４Ａ，４０Ａとそれぞれ導通するように堆
積される。

【００８０】次に、本発明の第４実施例を図１１を参照
して説明する。

【００８１】図１１の素子は半絶縁性ＧａＡｓ基板５０
上に形成されたＨＥＭＴであり、通常の場合と同じく、
基板５０上に形成されたアンドープＧａＡｓ活性層５２
と、活性層５２上に形成されたｎ形ＡｌＧａＡｓよりな
る電子供給層５４とを有する。活性層５２中には、その
上面に沿って２次元電子ガス６６が形成されている。電
子供給層５４の上面には、ショットキー接触するゲート
電極５６が形成され、さらにゲート電極の両側にソース
電極電極５８とドレイン電極６０とが形成されている。
ソース電極５８とドレイン電極６０の下には、ドープさ
れたソース領域６２とドレイン領域６４とが、電極５８
及び６０にオーミック接触して形成される。

【００８２】この構造においては、ゲート電極５６とソ
ース電極５８との間と第３の電極６８が、ゲート電極５
６にできるだけ近づけて、活性層５２とオーミック接触
するように形成される。さらに、電極６８に対応して、
ｎ形ＡｌＧａＡｓ層５４中にはｎ⁺形領域７０が、２次
元電子ガス６６を横切るように形成される。第１実施例
の場合と同じく、領域７０の活性層５２中における厚さ
ｔは、素子がトンネリングで通りぬけられるような値に
設定される。領域７０は、典型的にはＳｉを集束イオン
ビーム注入法により、１×１０¹⁸cm^-3のレベルにドープ
することで形成される。電極６８は先に図４（Ａ）〜
（Ｄ）及び図５（Ａ）〜（Ｃ）により説明した工程で形
成される。図１１の素子の製造工程についてのこれ以上
の説明は省略する。

【００８３】この素子を動作させる際には、電極６８に
正電圧を印加して領域７０に加速電界Ｅを発生させる。
これにより、電子速度が増加し、相互コンダクタンスが
向上する。ＨＥＭＴの一般的な動作はよく知られている
ので、これ以上の説明は省略する。

【００８４】本発明の第１実施例の構成は、ＭＯＳトラ
ンジスタの場合についても適用できる。

【００８５】図１２（Ａ）は本発明第５実施例によるＭ
ＯＳトランジスタの構造を示し、図１２（Ｂ）はそのバ
ンド構造図を示す。図１２（Ａ）のＭＯＳトランジスタ
はゲート電極１４の下にゲート絶縁膜１４Ａを有する。
本発明を図１２（Ａ）の構造に適用することは図１
（Ａ），（Ｂ）及びその説明から容易に分かるので、そ
の説明は省略する。

【００８６】また、本発明はキャリアが電子の場合に限
定されることはなく、ホールの場合であっても適用でき
る。

【００８７】さらに、本発明の要旨内で様々な変形・変
更が可能である。

【００８８】

【発明の効果】本発明によれば、キャリアのチャネル中
に、キャリアを加速する電界を、印加した電圧に略比例
して形成することができるため、半導体装置の電流供給
能力を拡大させ、相互コンダクタンスを増加させ、高周
波応答性能を向上させ、カットオフ周波数を増大させる
等の好ましい効果を得ることができる。

【図面の簡単な説明】

【図１】（Ａ）は本発明第１実施例によるＭＥＳＦＥＴ
の構造を示す図、（Ｂ）は（Ａ）のＭＥＳＦＥＴのバン
ド構造図である。

【図２】種々の半導体材料中における印加電界とキャリ
ア速度の関係を示すグラフである。

【図３】図１のＭＥＤＦＥＴ中におけるポテンシャル分
布及び電子の平均速度分布をあらわすグラフである。

【図４】（Ａ）〜（Ｄ）は図１のＭＥＳＦＥＴを製造す
る工程の一部をあらわす工程図である。

【図５】（Ａ）〜（Ｃ）は図１のＭＥＳＦＥＴを製造す
る工程の別の部分をあわらす工程図である。

【図６】本発明の第２実施例によるＭＥＳＦＥＴの構造
を示す図である。

【図７】（Ａ）〜（Ｄ）は図６のＭＥＳＦＥＴを製造す
る工程を示す図である。

【図８】本発明の第３実施例によるパーミアブルベース
トランジスタの構造を示す斜視図である。

【図９】（Ａ）は図８のパーミアブルベーストランジス
タの平面図、（Ｂ）は（Ａ）中、線１２−１２’に沿っ
た断面図である。

【図１０】（Ａ）は図８のパーミアブルベーストランジ
スタの一部を構成する分数調格子構造を示す図、（Ｂ）
は（Ａ）の分数調格子構造を形成する工程を示す図であ
る。

【図１１】本発明の第４実施例によるＨＥＭＴの構造を
示す図である。

【図１２】（Ａ）は本発明の第５実施例によるＭＯＳＦ
ＥＴの構造を示す図、（Ｂ）は（Ａ）のＭＯＳＦＥＴの
バンド構造図である。

【図１３】（Ａ）は従来のＭＥＳＦＥＴの構造を示す
図、（Ｂ）は（Ａ）のＭＥＳＦＥＴのバンド構造図であ
る。

【図１４】ＧａＡｓチャネル中におけるキャリア速度と
ゲート長の関係を示すグラフである。

【図１５】（Ａ），（Ｂ）は従来のＭＥＳＦＥＴの問題
点を示す図である。

【符号の説明】

１０基板１２，３０Ａ，５２チャネル１６，３６，５８キャリア注入手段１８，３８，６０キャリア回収手段１４，３４，５６キャリア制御手段２２，２３，２４，４０，６８，７０加速手段１４Ａゲート絶縁層３４Ａ導電領域３０ｃ’ キャリア通路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 29/788 H01L 29/78 H01L 29/80 - 29/812

Claims

(57)【特許請求の範囲】

【請求項１】半導体材料よりなり、キャリアを通過さ
せるチャネル層（１２，３０Ａ，５２）と；該チャネル
層と第１の位置でオーミック接触し、キャリアを注入す
るキャリア注入手段（１６，３６，５８）と；該チャネ
ル層と第２の位置でオーミック接触し、キャリアを回収
する回収手段（１８，３８，６０）と；該チャネル層上
の、前記第１及び第２の位置の間の第３の位置に設けら
れ、制御電圧（Ｖ_ｓｇ）を印加されて、キャリア注入手
段からキャリア回収手段へチャネル中を流れるキャリア
の流れを制御するキャリア制御手段（１４，３４，５
６）とを備えた半導体装置において：該第１及び第３の位置の間の、第３の位置をも含む領域
に、加速電圧（Ｖ’_ｓｇ）を供給されて、キャリアを加
速させる電界【数１】を該チャネル層内に生じさせる加速手段（２２，２４；
２３；４０；６８，７０）を設けられてなることを特徴
とする半導体装置。
【請求項２】該キャリア加速手段（２２，２４）は、
該チャネル層中の、第１及び第３の位置の間の第４の位
置において、該チャネル層上面から下面へ延在するよう
に形成された導電領域（２４）と、該チャネル層上面
に、該導電領域とオーミック接触するように形成された
加速電極（２２）とよりなり、該導電領域は該チャネル
層上面に沿ってキャリア注入手段からキャリア回収手段
に向って測った厚さ（ｔ）が、キャリアの平均自由行程
以下の値に設定されてなることを特徴とする請求項１記
載の半導体装置。
【請求項３】該加速手段（２３）は該チャネル層下面
近傍に、第１及び第３の位置の間に第３の位置をも含む
ように規定された第４の位置に対応して形成された導電
領域（２３）よりなることを特徴とする請求項１記載の
半導体装置。
【請求項４】該キャリア制御手段は複数の導電領域（３
４Ａ）とその間に形成された複数のキャリア通路（３０
ｃ’）とよりなり、該加速手段はキャリアの流れを横切
るように配置された導電性の板状領域よりなり、該板状
導電性領域はキャリアの平均自由行程以下の厚さを有す
ることを特徴とする請求項１記載の半導体装置。
【請求項５】該チャネル層はノンドープ半導体層（５
２）と、該ノンドープ半導体層上に形成され該ノンドー
プ半導体層よりも電子親和力の小さいドープ半導体層
（５４）と、該ノンドープ半導体層中にその上面に沿っ
て形成された２次元電子ガス（６６）とよりなり、該キ
ャリア注入手段は、該ドープ半導体層（５４）上面の第
１の位置においてオーミック接触するように形成された
ソース電極（５８）よりなり、該キャリア回収手段は該
ドープ半導体層上面の第２の位置においてオーミック接
触するように形成されたドレイン電極（６０）よりな
り、該キャリア制御手段は、該ドープ半導体層上面の第
３の位置においてショットキー接触するゲート電極（５
６）よりなり、該加速手段は、第１及び第３の位置の間
に規定される第４の位置において、該ドープ半導体層上
面から下面に延在し、さらに該ドープ半導体層下面から
該ノンドープ半導体層中に延在して２次元電子ガスを横
切る導電領域（７０）と、該導電領域に対してオーミッ
ク接触するオーミック電極（６８）とよりなることを特
徴とする請求項１記載の半導体装置。