JPH07321126A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH07321126A JPH07321126A JP10680094A JP10680094A JPH07321126A JP H07321126 A JPH07321126 A JP H07321126A JP 10680094 A JP10680094 A JP 10680094A JP 10680094 A JP10680094 A JP 10680094A JP H07321126 A JPH07321126 A JP H07321126A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- active layer
- semiconductor
- electrode
- semiconductor active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ＭＥＳ型電界効果トランジスタ１０１におい
て、ｎ型ＧａＡｓ活性層３の表面空乏層Ａによるチャネ
ル層厚の低下を抑制し、最大ドレイン電流の増大により
高周波パワーを増大することを目的とする。 【構成】 ｎ型ＧａＡｓ活性層３の、ゲート電極６及び
ドレイン電極５間の領域に、ドレイン電極と同電位のバ
イアスが印加されるショットキー表面電極２１１を備え
た。
て、ｎ型ＧａＡｓ活性層３の表面空乏層Ａによるチャネ
ル層厚の低下を抑制し、最大ドレイン電流の増大により
高周波パワーを増大することを目的とする。 【構成】 ｎ型ＧａＡｓ活性層３の、ゲート電極６及び
ドレイン電極５間の領域に、ドレイン電極と同電位のバ
イアスが印加されるショットキー表面電極２１１を備え
た。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
及びその製造方法に関し、特に表面空乏層によりチャネ
ル層が薄くなるのを抑制することができる素子構造を有
する電界効果トランジスタ及びその製造方法に関するも
のである。
及びその製造方法に関し、特に表面空乏層によりチャネ
ル層が薄くなるのを抑制することができる素子構造を有
する電界効果トランジスタ及びその製造方法に関するも
のである。
【０００２】
【従来の技術】図２０は、従来のプレーナ構造の電界効
果トランジスタ（以下、ＦＥＴと略記する。）を説明す
るための図であり、図２０(a) は該ＦＥＴの断面構造を
示す図、図２０(b) は、そのチャネル領域を拡大して示
す図である。
果トランジスタ（以下、ＦＥＴと略記する。）を説明す
るための図であり、図２０(a) は該ＦＥＴの断面構造を
示す図、図２０(b) は、そのチャネル領域を拡大して示
す図である。
【０００３】図において、２０１は従来のＭＥＳＦＥＴ
で、半絶縁性ＧａＡｓ基板１、該基板１上に形成された
ノンドープＧａＡｓバッファ層２、及びｎ型ＧａＡｓ活
性層３を有している。該ｎ型ＧａＡｓ活性層３上には、
ＷＳｉ等からなるショットキーゲート電極６が配置さ
れ、さらに上記活性層３上のゲート電極６の両側にはＡ
ｕＧｅ等からなるソース，及びドレイン電極４，５が形
成されている。
で、半絶縁性ＧａＡｓ基板１、該基板１上に形成された
ノンドープＧａＡｓバッファ層２、及びｎ型ＧａＡｓ活
性層３を有している。該ｎ型ＧａＡｓ活性層３上には、
ＷＳｉ等からなるショットキーゲート電極６が配置さ
れ、さらに上記活性層３上のゲート電極６の両側にはＡ
ｕＧｅ等からなるソース，及びドレイン電極４，５が形
成されている。
【０００４】次に動作について説明する。一般にＦＥＴ
を動作する場合、ソースを接地（０Ｖ）し、ドレインに
所望の電圧Ｖｄ（＞０）を印加し、ゲート電極６にも任
意のＤＣバイアスＶｇ（＜０）を印加し、この状態でゲ
ートに高周波（ＲＦ）信号を入力する。すると、ＲＦ信
号に追随してゲートバイアスが変調を受けて、ゲート直
下のショットキー接合による空乏層厚が変調を受ける。
その結果動作層（チャネル層）の厚さが変調され、それ
によりドレイン電流が変調を受ける。この時ゲート電極
６にその電位が正（Ｖｇ＞０）になるようなＲＦ信号が
入力されると、ショットキー空乏層が薄くなり、ドレイ
ン電流Ｉｄが増大する。この時のドレイン電流Ｉｄが大
きければ、ＦＥＴ２０１から取り出し得るＲＦ出力も大
きくなる。つまりドレイン電流Ｉｄの増大がＦＥＴの高
出力化のポイントとなる。
を動作する場合、ソースを接地（０Ｖ）し、ドレインに
所望の電圧Ｖｄ（＞０）を印加し、ゲート電極６にも任
意のＤＣバイアスＶｇ（＜０）を印加し、この状態でゲ
ートに高周波（ＲＦ）信号を入力する。すると、ＲＦ信
号に追随してゲートバイアスが変調を受けて、ゲート直
下のショットキー接合による空乏層厚が変調を受ける。
その結果動作層（チャネル層）の厚さが変調され、それ
によりドレイン電流が変調を受ける。この時ゲート電極
６にその電位が正（Ｖｇ＞０）になるようなＲＦ信号が
入力されると、ショットキー空乏層が薄くなり、ドレイ
ン電流Ｉｄが増大する。この時のドレイン電流Ｉｄが大
きければ、ＦＥＴ２０１から取り出し得るＲＦ出力も大
きくなる。つまりドレイン電流Ｉｄの増大がＦＥＴの高
出力化のポイントとなる。
【０００５】
【発明が解決しようとする課題】ところで、このような
ＦＥＴから取り出し得るドレイン電流Ｉｄの最大値（＝
Ｉdmax）は図２０(b) で示すように、活性層３の厚さａ
と、ゲート電極６の電位がＶｇ（＞０）である時のゲー
ト電極６直下の最小空乏層Ａ1 の厚さｔ1 により、言い
換えると空乏層下側のチャネル層の最大厚さ（ａ−ｔ1
）により決定される。
ＦＥＴから取り出し得るドレイン電流Ｉｄの最大値（＝
Ｉdmax）は図２０(b) で示すように、活性層３の厚さａ
と、ゲート電極６の電位がＶｇ（＞０）である時のゲー
ト電極６直下の最小空乏層Ａ1 の厚さｔ1 により、言い
換えると空乏層下側のチャネル層の最大厚さ（ａ−ｔ1
）により決定される。
【０００６】しかし、ＧａＡｓでは表面準位密度が高い
ため、ＧａＡｓ活性層３の、ゲート電極６及びドレイン
電極５間に露出する表面部分では、表面空乏層Ａ２が定
常的に形成されてしまう。つまり上記ＧａＡｓ活性層３
の露出部分では、表面ポテンシャルφｓ（≒０．６ｅ
ｖ）に相当する空乏層Ａ２が伸びており、特にゲート電
極６の電位がＶｇ（＞０）となった時には、ゲートによ
り変調を受けないゲートより遠いドレイン側では、空乏
層厚ｔ2 がゲート下の空乏層厚ｔ1 より大きくなるた
め、取り出し得るドレイン最大電流ＩDmaxはゲート電極
部分での空乏層厚ｔ1 ではなくドレイン電極近傍での空
乏層厚ｔ2 で律速されてしまう。特に、ゲート電極６と
ドレイン電極５との距離Ｌgdが大きいものではこの傾向
は顕著となる。
ため、ＧａＡｓ活性層３の、ゲート電極６及びドレイン
電極５間に露出する表面部分では、表面空乏層Ａ２が定
常的に形成されてしまう。つまり上記ＧａＡｓ活性層３
の露出部分では、表面ポテンシャルφｓ（≒０．６ｅ
ｖ）に相当する空乏層Ａ２が伸びており、特にゲート電
極６の電位がＶｇ（＞０）となった時には、ゲートによ
り変調を受けないゲートより遠いドレイン側では、空乏
層厚ｔ2 がゲート下の空乏層厚ｔ1 より大きくなるた
め、取り出し得るドレイン最大電流ＩDmaxはゲート電極
部分での空乏層厚ｔ1 ではなくドレイン電極近傍での空
乏層厚ｔ2 で律速されてしまう。特に、ゲート電極６と
ドレイン電極５との距離Ｌgdが大きいものではこの傾向
は顕著となる。
【０００７】また、このようにゲート電極に印加される
電位がＶｇ（＞０）である状態でのチャネルの厚さが表
面空乏層により制約され、活性層厚を一定とした場合ド
レイン最大電流Ｉｄｍａｘを大きくとれないという点
は、プレーナ型の電界効果トランジスタばかりでなく、
図２１に示すゲートリセス１３を有する電界効果トラン
ジスタにおいても問題となっている。
電位がＶｇ（＞０）である状態でのチャネルの厚さが表
面空乏層により制約され、活性層厚を一定とした場合ド
レイン最大電流Ｉｄｍａｘを大きくとれないという点
は、プレーナ型の電界効果トランジスタばかりでなく、
図２１に示すゲートリセス１３を有する電界効果トラン
ジスタにおいても問題となっている。
【０００８】なお、ドレイン最大電流ＩDmaxを向上させ
るために活性層３の厚さａを大きくする方法も考えられ
るが、この場合、ピンチオフ電圧の増大や耐圧の減少等
の特性劣化を招くという問題がある。
るために活性層３の厚さａを大きくする方法も考えられ
るが、この場合、ピンチオフ電圧の増大や耐圧の減少等
の特性劣化を招くという問題がある。
【０００９】この発明は上記の様な問題点を解消するた
めになされたもので、ピンチオフ電圧Ｖp や耐圧等を変
化させることなく、つまり活性層厚ａを変えずに表面空
乏層の影響を低減し、ドレイン最大電流Ｉｄｍａｘを向
上させＲＦ出力の増大を図ることができる電界効果トラ
ンジスタを得ることを目的とするものである。
めになされたもので、ピンチオフ電圧Ｖp や耐圧等を変
化させることなく、つまり活性層厚ａを変えずに表面空
乏層の影響を低減し、ドレイン最大電流Ｉｄｍａｘを向
上させＲＦ出力の増大を図ることができる電界効果トラ
ンジスタを得ることを目的とするものである。
【００１０】また、本発明は、上記活性層厚ａを変えず
に表面空乏層の影響を低減し、ドレイン最大電流Ｉｄｍ
ａｘを向上させＲＦ出力の増大を図ることができる構造
の電界効果トランジスタを製造することができる製造方
法を得ることを目的とする。
に表面空乏層の影響を低減し、ドレイン最大電流Ｉｄｍ
ａｘを向上させＲＦ出力の増大を図ることができる構造
の電界効果トランジスタを製造することができる製造方
法を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明（請求項１）に
係る電界効果トランジスタは、半導体活性層の一主面
の、ドレイン電極とゲート電極との間の領域に、上記半
導体活性層との接触面にエネルギー障壁を形成する表面
導体層を該ゲート電極と接触しないよう配置し、該表面
導体層にドレイン電極と同一電位が印加されるよう構成
したものである。
係る電界効果トランジスタは、半導体活性層の一主面
の、ドレイン電極とゲート電極との間の領域に、上記半
導体活性層との接触面にエネルギー障壁を形成する表面
導体層を該ゲート電極と接触しないよう配置し、該表面
導体層にドレイン電極と同一電位が印加されるよう構成
したものである。
【００１２】この発明（請求項２）は、請求項１記載の
電界効果トランジスタにおいて、上記表面導体層をその
一部がドレイン電極と接触した構造としたものである。
電界効果トランジスタにおいて、上記表面導体層をその
一部がドレイン電極と接触した構造としたものである。
【００１３】この発明（請求項３）は、請求項２記載の
電界効果トランジスタにおいて、上記半導体活性層を、
その一主面の、ソース電極とドレイン電極との間にリセ
ス部を有する構造とし、上記ゲート電極を、該リセス内
に配置したものである。
電界効果トランジスタにおいて、上記半導体活性層を、
その一主面の、ソース電極とドレイン電極との間にリセ
ス部を有する構造とし、上記ゲート電極を、該リセス内
に配置したものである。
【００１４】この発明（請求項４）は、請求項３記載の
電界効果トランジスタにおいて、上記表面導体層を、そ
の一部が上記リセスの側面を経てその底面上に延在する
構造としたものである。
電界効果トランジスタにおいて、上記表面導体層を、そ
の一部が上記リセスの側面を経てその底面上に延在する
構造としたものである。
【００１５】この発明（請求項５）は、請求項２記載の
電界効果トランジスタにおいて、上記表面導体層を、上
記半導体活性層との界面にショットキー接合が形成され
るよう金属材料から構成したものである。
電界効果トランジスタにおいて、上記表面導体層を、上
記半導体活性層との界面にショットキー接合が形成され
るよう金属材料から構成したものである。
【００１６】この発明（請求項６）は、請求項２記載の
電界効果トランジスタにおいて、上記表面導体層を半導
体層から構成したものである。
電界効果トランジスタにおいて、上記表面導体層を半導
体層から構成したものである。
【００１７】この発明（請求項７）は、請求項６記載の
電界効果トランジスタにおいて、上記表面導体層を、上
記半導体活性層との界面にＰＮ接合が形成されるよう、
該活性層とは導電型が逆である半導体層から構成したも
のである。
電界効果トランジスタにおいて、上記表面導体層を、上
記半導体活性層との界面にＰＮ接合が形成されるよう、
該活性層とは導電型が逆である半導体層から構成したも
のである。
【００１８】この発明（請求項８）は、請求項６記載の
電界効果トランジスタにおいて、上記表面導体層を、上
記半導体活性層との界面にヘテロ接合が形成されるよ
う、上記半導体活性層とバンドギャップエネルギーが異
なる半導体層から構成したものである。
電界効果トランジスタにおいて、上記表面導体層を、上
記半導体活性層との界面にヘテロ接合が形成されるよ
う、上記半導体活性層とバンドギャップエネルギーが異
なる半導体層から構成したものである。
【００１９】この発明（請求項９）は、請求項６記載の
電界効果トランジスタにおいて、上記表面導体層を構成
する半導体層を、その一部がドレイン電極と半導体活性
層との間に延在して位置する構造とし、上記ドレイン電
極と半導体活性層との間に、該半導体活性層と同一導電
型の半導体コンタクト層を設けたものである。
電界効果トランジスタにおいて、上記表面導体層を構成
する半導体層を、その一部がドレイン電極と半導体活性
層との間に延在して位置する構造とし、上記ドレイン電
極と半導体活性層との間に、該半導体活性層と同一導電
型の半導体コンタクト層を設けたものである。
【００２０】この発明（請求項１０）に係る電界効果ト
ランジスタは、半導体活性層の一主面の、上記ドレイン
電極とゲート電極との間の領域に、上記半導体活性層と
の接触面にヘテロ接合障壁を形成するドレイン側表面導
体層を、該ゲート電極と接触しないよう配置し、上記半
導体活性層の一主面の、上記ソース電極とゲート電極と
の間の領域に、上記半導体活性層との接触面にヘテロ接
合障壁を形成するソース側表面導体層を、該ゲート電極
と接触しないよう配置したものである。
ランジスタは、半導体活性層の一主面の、上記ドレイン
電極とゲート電極との間の領域に、上記半導体活性層と
の接触面にヘテロ接合障壁を形成するドレイン側表面導
体層を、該ゲート電極と接触しないよう配置し、上記半
導体活性層の一主面の、上記ソース電極とゲート電極と
の間の領域に、上記半導体活性層との接触面にヘテロ接
合障壁を形成するソース側表面導体層を、該ゲート電極
と接触しないよう配置したものである。
【００２１】この発明（請求項１１）に係る電界効果ト
ランジスタは、半導体活性層の一主面の、ゲート電極の
両側に、バンドギャップエネルギーが該半導体活性層よ
り大きく導電型が該半導体活性層と同一である表面半導
体層を、ゲート電極に接触しないよう配置するととも
に、該各表面半導体層上に、上記活性層と同一導電型の
半導体コンタクト層を配置し、該各半導体コンタクト層
上にソース電極及びドレイン電極を配置したものであ
る。
ランジスタは、半導体活性層の一主面の、ゲート電極の
両側に、バンドギャップエネルギーが該半導体活性層よ
り大きく導電型が該半導体活性層と同一である表面半導
体層を、ゲート電極に接触しないよう配置するととも
に、該各表面半導体層上に、上記活性層と同一導電型の
半導体コンタクト層を配置し、該各半導体コンタクト層
上にソース電極及びドレイン電極を配置したものであ
る。
【００２２】この発明（請求項１２）に係る電界効果ト
ランジスタの製造方法は、基板表面の半導体活性層上に
ソース電極及びドレイン電極を形成した後、上記半導体
活性層，ソース電極及びドレイン電極上の全面に形成し
たショットキー金属膜をパターニングして、ソース電極
及びドレイン電極間の略中央部分からドレイン電極にま
たがるショットキー表面電極を形成し、その後上記ソー
ス電極及びドレイン電極間の略中央部分に、ショットキ
ー表面電極の一端部を含む開口部を有する耐エッチング
膜を形成し、これをマスクとして、上記ショットキー表
面電極を、上記開口内に露出する部分から該開口周縁部
の下側に位置する部分までエッチングし、さらにゲート
金属の蒸着リフトオフにより、上記ショットキー表面電
極と非接触のショットキーゲート電極を形成するもので
ある。
ランジスタの製造方法は、基板表面の半導体活性層上に
ソース電極及びドレイン電極を形成した後、上記半導体
活性層，ソース電極及びドレイン電極上の全面に形成し
たショットキー金属膜をパターニングして、ソース電極
及びドレイン電極間の略中央部分からドレイン電極にま
たがるショットキー表面電極を形成し、その後上記ソー
ス電極及びドレイン電極間の略中央部分に、ショットキ
ー表面電極の一端部を含む開口部を有する耐エッチング
膜を形成し、これをマスクとして、上記ショットキー表
面電極を、上記開口内に露出する部分から該開口周縁部
の下側に位置する部分までエッチングし、さらにゲート
金属の蒸着リフトオフにより、上記ショットキー表面電
極と非接触のショットキーゲート電極を形成するもので
ある。
【００２３】この発明（請求項１３）に係る電界効果ト
ランジスタの製造方法は、基板表面の半導体活性層上に
ソース電極及びドレイン電極を形成した後、ショットキ
ー金属膜のパターニングによりソース電極及びドレイン
電極間の略中央部分からドレイン電極にまたがるショッ
トキー表面電極を形成し、その後上記ソース電極及びド
レイン電極間の略中央部分に、ショットキー表面電極の
一端部を含む開口部を有する耐エッチング膜を形成し、
これをマスクとして上記ショットキー表面電極をエッチ
ングし、続いて上記耐エッチング膜及びショットキー表
面電極をマスクとして半導体活性層をエッチングして、
半導体活性層の表面にリセスを形成し、さらにゲート金
属の蒸着リフトオフにより、上記ショットキー表面電極
と非接触のショットキーゲート電極を上記リセス内に形
成するものである。
ランジスタの製造方法は、基板表面の半導体活性層上に
ソース電極及びドレイン電極を形成した後、ショットキ
ー金属膜のパターニングによりソース電極及びドレイン
電極間の略中央部分からドレイン電極にまたがるショッ
トキー表面電極を形成し、その後上記ソース電極及びド
レイン電極間の略中央部分に、ショットキー表面電極の
一端部を含む開口部を有する耐エッチング膜を形成し、
これをマスクとして上記ショットキー表面電極をエッチ
ングし、続いて上記耐エッチング膜及びショットキー表
面電極をマスクとして半導体活性層をエッチングして、
半導体活性層の表面にリセスを形成し、さらにゲート金
属の蒸着リフトオフにより、上記ショットキー表面電極
と非接触のショットキーゲート電極を上記リセス内に形
成するものである。
【００２４】この発明（請求項１４）に係る電界効果ト
ランジスタの製造方法は、基板表面の第１導電型の半導
体活性層上に形成した第２導電型の半導体層の一部に選
択的に第１導電型の不純物を注入して第１導電型の高濃
度コンタクト層を形成し、その後、上記第２導電型の半
導体層をパターニングして、上記高濃度コンタクト層に
隣接する表面半導体層を形成し、上記表面半導体層の、
高濃度コンタクト層とは反対側の端部をその内部に含む
エッチング膜開口を有する耐エッチング膜を形成し、こ
れをマスクとして、上記第２導電型の半導体層を、上記
エッチング膜開口内に露出する部分から該開口周縁部の
下側に位置する部分までエッチングし、最後に、ゲート
金属の蒸着リフトオフにより、上記表面半導体層と非接
触のショットキーゲート電極を形成するものである。
ランジスタの製造方法は、基板表面の第１導電型の半導
体活性層上に形成した第２導電型の半導体層の一部に選
択的に第１導電型の不純物を注入して第１導電型の高濃
度コンタクト層を形成し、その後、上記第２導電型の半
導体層をパターニングして、上記高濃度コンタクト層に
隣接する表面半導体層を形成し、上記表面半導体層の、
高濃度コンタクト層とは反対側の端部をその内部に含む
エッチング膜開口を有する耐エッチング膜を形成し、こ
れをマスクとして、上記第２導電型の半導体層を、上記
エッチング膜開口内に露出する部分から該開口周縁部の
下側に位置する部分までエッチングし、最後に、ゲート
金属の蒸着リフトオフにより、上記表面半導体層と非接
触のショットキーゲート電極を形成するものである。
【００２５】この発明（請求項１５）に係る電界効果ト
ランジスタの製造方法は、基板表面の第１導電型の半導
体活性層上にこれよりバンドギャップエネルギーの大き
い第１導電型の第１半導体層、及びこれよりバンドギャ
ップエネルギーが小さくかつ濃度が高い第１導電型の第
２半導体層を形成した後、第２半導体層上にソース電極
及びドレイン電極を形成し、その後ソース電極及びドレ
イン電極間のゲート電極が配置されるべき部分に耐エッ
チング膜開口を有する耐エッチング膜を形成し、これを
マスクとして、上記第１半導体層に対するエッチングレ
ートが第２半導体層に対するエッチングレートより遅い
エッチング処理を施して、上記第２半導体層に上記耐エ
ッチング膜開口より広い第２半導体層開口部を形成し、
続いて上記耐エッチング膜をマスクとして、上記第２半
導体層に対するエッチングレートが第１半導体層に対す
るエッチングレートより遅いドライエッチング処理を施
して、上記第１半導体層に、上記耐エッチング膜開口よ
り広くかつ第２半導体層開口部より小さい第１半導体層
開口を形成し、最後にゲート金属の蒸着リフトオフによ
り、上記第１及び第２半導体層と非接触のショットキー
ゲート電極を上記第１半導体層開口内に形成するもので
ある。
ランジスタの製造方法は、基板表面の第１導電型の半導
体活性層上にこれよりバンドギャップエネルギーの大き
い第１導電型の第１半導体層、及びこれよりバンドギャ
ップエネルギーが小さくかつ濃度が高い第１導電型の第
２半導体層を形成した後、第２半導体層上にソース電極
及びドレイン電極を形成し、その後ソース電極及びドレ
イン電極間のゲート電極が配置されるべき部分に耐エッ
チング膜開口を有する耐エッチング膜を形成し、これを
マスクとして、上記第１半導体層に対するエッチングレ
ートが第２半導体層に対するエッチングレートより遅い
エッチング処理を施して、上記第２半導体層に上記耐エ
ッチング膜開口より広い第２半導体層開口部を形成し、
続いて上記耐エッチング膜をマスクとして、上記第２半
導体層に対するエッチングレートが第１半導体層に対す
るエッチングレートより遅いドライエッチング処理を施
して、上記第１半導体層に、上記耐エッチング膜開口よ
り広くかつ第２半導体層開口部より小さい第１半導体層
開口を形成し、最後にゲート金属の蒸着リフトオフによ
り、上記第１及び第２半導体層と非接触のショットキー
ゲート電極を上記第１半導体層開口内に形成するもので
ある。
【００２６】
【作用】この発明（請求項１）においては、半導体活性
層の一主面の、ドレイン電極とゲート電極との間の領域
に、上記半導体活性層との接触面にエネルギー障壁を形
成する表面導体層を該ゲート電極と接触しないよう形成
し、上記表面導体層にドレイン電極と同一電位を印加す
るよう構成したから、半導体活性層表面の、ゲート電極
及びドレイン電極間での表面空乏層の厚さが常にゲート
電極下側の空乏層厚より小さくなり、このため上記表面
空乏層により活性層厚が律速されることはなくなり、最
大ドレイン電流ＩD ｍａｘを向上させてＲＦ出力の増大
を図ることができる。
層の一主面の、ドレイン電極とゲート電極との間の領域
に、上記半導体活性層との接触面にエネルギー障壁を形
成する表面導体層を該ゲート電極と接触しないよう形成
し、上記表面導体層にドレイン電極と同一電位を印加す
るよう構成したから、半導体活性層表面の、ゲート電極
及びドレイン電極間での表面空乏層の厚さが常にゲート
電極下側の空乏層厚より小さくなり、このため上記表面
空乏層により活性層厚が律速されることはなくなり、最
大ドレイン電流ＩD ｍａｘを向上させてＲＦ出力の増大
を図ることができる。
【００２７】この発明（請求項２）においては、上記表
面導体層をその一部がドレイン電極に接触した構造とし
たので、表面導体層にはドレイン電圧がそのまま印加さ
れることとなり、上記表面導体層にドレイン電極と同一
電位の電圧を印加する配線やコンタクトホールが不要と
なる。
面導体層をその一部がドレイン電極に接触した構造とし
たので、表面導体層にはドレイン電圧がそのまま印加さ
れることとなり、上記表面導体層にドレイン電極と同一
電位の電圧を印加する配線やコンタクトホールが不要と
なる。
【００２８】この発明（請求項３）においては、請求項
２の電界効果トランジスタにおいて、上記半導体活性層
を、ゲート電極が配置されるリセスを有する構造とした
ので、チャネル厚の最小値はリセス直下の領域でのチャ
ネル厚さにより決まり、しかも半導体活性層の、リセス
底面ドレイン側に露出する部分か狭い領域に限られるこ
ととなり、表面空乏層によりチャネル層が狭められるの
をほぼ回避することができ、ドレイン電流の低下を抑制
することができる。
２の電界効果トランジスタにおいて、上記半導体活性層
を、ゲート電極が配置されるリセスを有する構造とした
ので、チャネル厚の最小値はリセス直下の領域でのチャ
ネル厚さにより決まり、しかも半導体活性層の、リセス
底面ドレイン側に露出する部分か狭い領域に限られるこ
ととなり、表面空乏層によりチャネル層が狭められるの
をほぼ回避することができ、ドレイン電流の低下を抑制
することができる。
【００２９】この発明（請求項４）においては、請求項
３の電界効果トランジスタにおいて、上記表面導体層
を、その一部が上記リセス側面を経てリセス底面上に延
在した構造としたので、半導体活性層のリセス下の領域
での、表面空乏層によるチャネル厚の低減を回避するこ
とができ、さらにドレイン電流を大きく向上させること
ができる。
３の電界効果トランジスタにおいて、上記表面導体層
を、その一部が上記リセス側面を経てリセス底面上に延
在した構造としたので、半導体活性層のリセス下の領域
での、表面空乏層によるチャネル厚の低減を回避するこ
とができ、さらにドレイン電流を大きく向上させること
ができる。
【００３０】この発明（請求項５）においては、請求項
２記載の電界効果トランジスタにおいて、上記表面導体
層を、上記半導体活性層との界面にショットキー接合が
形成される構成としたので、上記表面導体層の材料とし
てゲート電極と同一のものを用いることができる。
２記載の電界効果トランジスタにおいて、上記表面導体
層を、上記半導体活性層との界面にショットキー接合が
形成される構成としたので、上記表面導体層の材料とし
てゲート電極と同一のものを用いることができる。
【００３１】この発明（請求項６，７）においては、請
求項２記載の電界効果トランジスタにおいて、上記表面
導体層を、導電型が上記半導体活性層と逆である半導体
層から構成したので、この半導体層の濃度を制御するこ
とにより、半導体活性層との間でのエネルギー障壁をコ
ントロールできる。
求項２記載の電界効果トランジスタにおいて、上記表面
導体層を、導電型が上記半導体活性層と逆である半導体
層から構成したので、この半導体層の濃度を制御するこ
とにより、半導体活性層との間でのエネルギー障壁をコ
ントロールできる。
【００３２】この発明（請求項６，８）においては、上
記表面導体層を、上記半導体活性層との界面にヘテロ接
合が形成される構成としたので、上記半導体活性層表面
の、ゲート電極とドレイン電極との間の領域には、２次
元電子ガス層が形成され、空乏層が形成されることはな
く、この領域でのチャネル厚を、この領域上にショット
キー接合やＰＮ接合を形成した場合に比べて実質的に厚
くできる。
記表面導体層を、上記半導体活性層との界面にヘテロ接
合が形成される構成としたので、上記半導体活性層表面
の、ゲート電極とドレイン電極との間の領域には、２次
元電子ガス層が形成され、空乏層が形成されることはな
く、この領域でのチャネル厚を、この領域上にショット
キー接合やＰＮ接合を形成した場合に比べて実質的に厚
くできる。
【００３３】この発明（請求項９）においては、請求項
６記載の電界効果トランジスタにおいて、上記表面導体
層を構成する半導体層を、その一部がドレイン電極と半
導体活性層との間に延在する構造とし、上記ドレイン電
極と半導体活性層との間に、該半導体活性層と同一導電
型の半導体コンタクト層を設けたので、表面導体層の形
成を半導体層のパターニングにより簡単に形成可能であ
る。
６記載の電界効果トランジスタにおいて、上記表面導体
層を構成する半導体層を、その一部がドレイン電極と半
導体活性層との間に延在する構造とし、上記ドレイン電
極と半導体活性層との間に、該半導体活性層と同一導電
型の半導体コンタクト層を設けたので、表面導体層の形
成を半導体層のパターニングにより簡単に形成可能であ
る。
【００３４】この発明（請求項１０）においては、半導
体活性層の一主面の、ゲート電極とドレイン電極との間
の領域，及びゲート電極とソース電極との間の領域に、
それぞれ上記半導体活性層との接触面にヘテロ接合障壁
を形成するドレイン側，及びソース側表面導体層を、該
ゲート電極と接触しないよう配置したので、半導体活性
層の、ゲート電極のソース側及びドレイン側に位置する
領域での表面空乏層はなくなり、ソース側の寄生抵抗を
著しく低減することができ、これによりドレイン電流の
増大による高出力化だけでなく、ＦＥＴの高利得化，高
効率化を図ることができる。
体活性層の一主面の、ゲート電極とドレイン電極との間
の領域，及びゲート電極とソース電極との間の領域に、
それぞれ上記半導体活性層との接触面にヘテロ接合障壁
を形成するドレイン側，及びソース側表面導体層を、該
ゲート電極と接触しないよう配置したので、半導体活性
層の、ゲート電極のソース側及びドレイン側に位置する
領域での表面空乏層はなくなり、ソース側の寄生抵抗を
著しく低減することができ、これによりドレイン電流の
増大による高出力化だけでなく、ＦＥＴの高利得化，高
効率化を図ることができる。
【００３５】この発明（請求項１１）においては、半導
体活性層の一主面の、ゲート電極の両側に、バンドギャ
ップエネルギーが該半導体活性層より大きい表面半導体
層を、ゲート電極に接触しないよう配置するとともに、
該各表面半導体層上に、上記活性層と同一導電型の半導
体コンタクト層を配置し、該各半導体コンタクト層上に
ソース電極及びドレイン電極を配置したので、上記請求
項１０に係る発明と同様、高出力化だけでなく、ＦＥＴ
の高利得化，高効率化を図ることができる。
体活性層の一主面の、ゲート電極の両側に、バンドギャ
ップエネルギーが該半導体活性層より大きい表面半導体
層を、ゲート電極に接触しないよう配置するとともに、
該各表面半導体層上に、上記活性層と同一導電型の半導
体コンタクト層を配置し、該各半導体コンタクト層上に
ソース電極及びドレイン電極を配置したので、上記請求
項１０に係る発明と同様、高出力化だけでなく、ＦＥＴ
の高利得化，高効率化を図ることができる。
【００３６】この発明（請求項１２）においては、基板
表面の半導体活性層上に、ソース電極及びドレイン電極
間の中央部分からドレイン電極にまたがるショットキー
表面電極を形成し、その後上記中央部分に、ショットキ
ー表面電極の一端部を含む開口部を有する耐エッチング
膜を形成し、これをマスクとして、上記ショットキー表
面電極を、上記開口内に露出する部分から該開口周縁部
の下側に位置する部分までエッチングし、さらに上記耐
エッチング膜を用いたゲート金属の蒸着リフトオフによ
り、ショットキーゲート電極を形成するので、上記ゲー
ト電極と非接触のショットキー表面電極をドレイン側に
有する構造のＦＥＴを簡単に製造することができる。
表面の半導体活性層上に、ソース電極及びドレイン電極
間の中央部分からドレイン電極にまたがるショットキー
表面電極を形成し、その後上記中央部分に、ショットキ
ー表面電極の一端部を含む開口部を有する耐エッチング
膜を形成し、これをマスクとして、上記ショットキー表
面電極を、上記開口内に露出する部分から該開口周縁部
の下側に位置する部分までエッチングし、さらに上記耐
エッチング膜を用いたゲート金属の蒸着リフトオフによ
り、ショットキーゲート電極を形成するので、上記ゲー
ト電極と非接触のショットキー表面電極をドレイン側に
有する構造のＦＥＴを簡単に製造することができる。
【００３７】この発明（請求項１３）においては、上記
と同様に耐エッチング膜を形成した後、ショットキー表
面電極のエッチングを行い、その後上記耐エッチング膜
及びショットキー表面電極をマスクとして、半導体活性
層をエッチングしてリセスを形成し、その後上記耐エッ
チング膜をマスクとする蒸着リフトによりゲート電極を
形成するようにしたので、ゲート電極が半導体活性層の
リセス内に配置され、リセスとドレイン電極との間にシ
ョットキー金属表面層を有する構造のＦＥＴを簡単に製
造することができる。
と同様に耐エッチング膜を形成した後、ショットキー表
面電極のエッチングを行い、その後上記耐エッチング膜
及びショットキー表面電極をマスクとして、半導体活性
層をエッチングしてリセスを形成し、その後上記耐エッ
チング膜をマスクとする蒸着リフトによりゲート電極を
形成するようにしたので、ゲート電極が半導体活性層の
リセス内に配置され、リセスとドレイン電極との間にシ
ョットキー金属表面層を有する構造のＦＥＴを簡単に製
造することができる。
【００３８】この発明（請求項１４）においては、基板
表面の第１導電型の半導体活性層上に第２導電型の半導
体層を形成し、該半導体層のドレイン電極を配置すべき
領域に第１導電型不純物の注入により高濃度コンタクト
層を形成し、そのパターニングによりゲート電極からド
レイン電極に跨がる部分を残し、残った第２導電型半導
体層上に、ドレイン電極を上記コンタクト層と接触させ
て配置したので、ゲート電極とドレイン電極との間の半
導体活性層表面上にゲート電極と非接触の半導体層を有
し、ドレイン電極と半導体活性層との間にコンタクト層
を有する構造のＦＥＴを製造することができる。
表面の第１導電型の半導体活性層上に第２導電型の半導
体層を形成し、該半導体層のドレイン電極を配置すべき
領域に第１導電型不純物の注入により高濃度コンタクト
層を形成し、そのパターニングによりゲート電極からド
レイン電極に跨がる部分を残し、残った第２導電型半導
体層上に、ドレイン電極を上記コンタクト層と接触させ
て配置したので、ゲート電極とドレイン電極との間の半
導体活性層表面上にゲート電極と非接触の半導体層を有
し、ドレイン電極と半導体活性層との間にコンタクト層
を有する構造のＦＥＴを製造することができる。
【００３９】この発明（請求項１５）においては、基板
表面の第１導電型の半導体活性層上にこれよりバンドギ
ャップエネルギーの大きい第１導電型の第１半導体層、
及びこれよりバンドギャップエネルギーが小さくかつ濃
度が高い第１導電型の第２半導体層を形成した後、第２
半導体層上にソース電極及びドレイン電極を形成し、そ
の後ソース電極及びドレイン電極間のゲート電極が配置
されるべき部分に耐エッチング膜開口を有する耐エッチ
ング膜を形成し、これをマスクとして、上記第１半導体
層に対するエッチングレートが第２半導体層に対するエ
ッチングレートより遅いエッチング処理を施して、上記
第２半導体層に上記耐エッチング膜開口より広い第２半
導体層開口を形成し、続いて上記耐エッチング膜をマス
クとして、上記第２半導体層に対するエッチングレート
が第１半導体層に対するエッチングレートより遅いドラ
イエッチング処理を施して、上記第１半導体層に、上記
耐エッチング膜開口より広くかつ第２半導体層開口より
小さい第１半導体層開口を形成し、最後にゲート金属の
蒸着リフトオフにより、上記第１及び第２半導体層と非
接触のショットキーゲート電極を上記第１半導体層開口
内に形成するので、半導体活性層との界面にヘテロ接合
が形成される半導体層を、ゲート電極両側の活性層表面
に有する構造のＦＥＴを簡単に製造することができる。
表面の第１導電型の半導体活性層上にこれよりバンドギ
ャップエネルギーの大きい第１導電型の第１半導体層、
及びこれよりバンドギャップエネルギーが小さくかつ濃
度が高い第１導電型の第２半導体層を形成した後、第２
半導体層上にソース電極及びドレイン電極を形成し、そ
の後ソース電極及びドレイン電極間のゲート電極が配置
されるべき部分に耐エッチング膜開口を有する耐エッチ
ング膜を形成し、これをマスクとして、上記第１半導体
層に対するエッチングレートが第２半導体層に対するエ
ッチングレートより遅いエッチング処理を施して、上記
第２半導体層に上記耐エッチング膜開口より広い第２半
導体層開口を形成し、続いて上記耐エッチング膜をマス
クとして、上記第２半導体層に対するエッチングレート
が第１半導体層に対するエッチングレートより遅いドラ
イエッチング処理を施して、上記第１半導体層に、上記
耐エッチング膜開口より広くかつ第２半導体層開口より
小さい第１半導体層開口を形成し、最後にゲート金属の
蒸着リフトオフにより、上記第１及び第２半導体層と非
接触のショットキーゲート電極を上記第１半導体層開口
内に形成するので、半導体活性層との界面にヘテロ接合
が形成される半導体層を、ゲート電極両側の活性層表面
に有する構造のＦＥＴを簡単に製造することができる。
【００４０】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１は本発明の第１の実施例による電界効果
トランジスタを説明するための図であり、図１(a) はそ
の断面図、図１(b) はそのチャネル部の構造を示す拡大
図である。また図２(a) 〜図２(f) は本実施例の電界効
果トランジスタの製造方法を工程順に示す断面図であ
る。
る。 実施例１．図１は本発明の第１の実施例による電界効果
トランジスタを説明するための図であり、図１(a) はそ
の断面図、図１(b) はそのチャネル部の構造を示す拡大
図である。また図２(a) 〜図２(f) は本実施例の電界効
果トランジスタの製造方法を工程順に示す断面図であ
る。
【００４１】図において、１０１は本実施例のＭＥＳＦ
ＥＴで、従来のＭＥＳＦＥＴ２０１と同様、半絶縁性Ｇ
ａＡｓ基板１、該基板１上に形成された厚さ０．１〜３
μｍ程度のノンドープＧａＡｓバッファ層２、及び該バ
ッファ層２上に形成された厚さ５００〜３０００オング
ストロームのｎ型ＧａＡｓ活性層３を有し、上記活性層
３表面の所定領域上にはＡｌ等からなるショットキーゲ
ート電極６が配置され、該活性層３表面の、ゲート電極
６の両側にはＡｕＧｅ／Ｎｉ／Ａｕ等からなるソース電
極４及びドレイン電極５が配置されている。
ＥＴで、従来のＭＥＳＦＥＴ２０１と同様、半絶縁性Ｇ
ａＡｓ基板１、該基板１上に形成された厚さ０．１〜３
μｍ程度のノンドープＧａＡｓバッファ層２、及び該バ
ッファ層２上に形成された厚さ５００〜３０００オング
ストロームのｎ型ＧａＡｓ活性層３を有し、上記活性層
３表面の所定領域上にはＡｌ等からなるショットキーゲ
ート電極６が配置され、該活性層３表面の、ゲート電極
６の両側にはＡｕＧｅ／Ｎｉ／Ａｕ等からなるソース電
極４及びドレイン電極５が配置されている。
【００４２】そしてこの実施例のＭＥＳＦＥＴ１０１で
は、上記活性層３表面の、ゲート電極６とドレイン電極
５との間の領域に、Ａｌ等からなるショットキー表面電
極２１１がドレイン電極５と接触し、かつゲート電極に
近接するよう形成されている。このような構造のＭＥＳ
ＦＥＴ１０１では、ゲート電極の電位がＶｇ＞０である
時、活性層表面のゲート電極６の下部からドレイン電極
にかけて、図１(b) に示すように空乏層Ａが形成され
る。
は、上記活性層３表面の、ゲート電極６とドレイン電極
５との間の領域に、Ａｌ等からなるショットキー表面電
極２１１がドレイン電極５と接触し、かつゲート電極に
近接するよう形成されている。このような構造のＭＥＳ
ＦＥＴ１０１では、ゲート電極の電位がＶｇ＞０である
時、活性層表面のゲート電極６の下部からドレイン電極
にかけて、図１(b) に示すように空乏層Ａが形成され
る。
【００４３】次に動作について説明する。従来技術にお
いて説明した様にＭＥＳＦＥＴは、通常ソース電極４に
接地電位（Ｖｓ＝０）が、ドレイン電極５に任意の正電
位（Ｖｄ＞０）が与えられ、ゲート電極６が任意の負電
位（Ｖｇ＜０）にバイアスされる。この時ショットキー
表面電極２１１とドレイン電極５は接触しているため、
表面電極２１１の電位Ｖ211 も正電位（Ｖ211 ＞０）と
なる。
いて説明した様にＭＥＳＦＥＴは、通常ソース電極４に
接地電位（Ｖｓ＝０）が、ドレイン電極５に任意の正電
位（Ｖｄ＞０）が与えられ、ゲート電極６が任意の負電
位（Ｖｇ＜０）にバイアスされる。この時ショットキー
表面電極２１１とドレイン電極５は接触しているため、
表面電極２１１の電位Ｖ211 も正電位（Ｖ211 ＞０）と
なる。
【００４４】通常、ＧａＡｓに対する金属材料のショッ
トキー障壁の高さ（バリアハイト）は、いずれの金属で
もφbn（≒０．７）ｅＶであり、ドレイン電圧Ｖｄは通
常１Ｖ以上で用いられるため、動作時には、表面電極２
１１の電位Ｖ211 はＶ211 ＞φbnとなって、ＧａＡｓ活
性層３とショットキー表面電極２１１との間は常に順方
向でブレークダウンしている状態、つまり順方向電流が
流れる状態となっており、ショットキー接合による空乏
層厚は、最も薄い状態でクリップしている。
トキー障壁の高さ（バリアハイト）は、いずれの金属で
もφbn（≒０．７）ｅＶであり、ドレイン電圧Ｖｄは通
常１Ｖ以上で用いられるため、動作時には、表面電極２
１１の電位Ｖ211 はＶ211 ＞φbnとなって、ＧａＡｓ活
性層３とショットキー表面電極２１１との間は常に順方
向でブレークダウンしている状態、つまり順方向電流が
流れる状態となっており、ショットキー接合による空乏
層厚は、最も薄い状態でクリップしている。
【００４５】つまり図１(b) に示すように、ＧａＡｓ活
性層３の、ショットキー表面電極２１１が形成されてい
る部分での空乏層の厚さｔ2 は、図２０(b) に示す表面
ポテンシャルによる空乏層厚ｔs より薄くなる。またシ
ョットキー表面電極２１１に印加されるバイアスＶ211
は、動作中常にショットキー障壁高さφbnより大きくな
っているので、このショットキー表面電極２１１に印加
されるバイアスによりドレイン電流が変調されることは
ない。
性層３の、ショットキー表面電極２１１が形成されてい
る部分での空乏層の厚さｔ2 は、図２０(b) に示す表面
ポテンシャルによる空乏層厚ｔs より薄くなる。またシ
ョットキー表面電極２１１に印加されるバイアスＶ211
は、動作中常にショットキー障壁高さφbnより大きくな
っているので、このショットキー表面電極２１１に印加
されるバイアスによりドレイン電流が変調されることは
ない。
【００４６】このため、活性層３の厚さａを一定にした
ままで、つまりピンチオフ電圧Ｖpやドレイン耐圧Ｉdss
を増大させることなく、ドレイン最大電流Ｉｄｍａｘ
は大きくすることができ、これにより、より大きなＲＦ
出力を得ることができる。
ままで、つまりピンチオフ電圧Ｖpやドレイン耐圧Ｉdss
を増大させることなく、ドレイン最大電流Ｉｄｍａｘ
は大きくすることができ、これにより、より大きなＲＦ
出力を得ることができる。
【００４７】また、ゲート電極６とショットキー表面電
極２１１との離間距離ｘを変えることにより、ゲート近
傍の電界分布，つまり空乏層の形状を任意に変化させる
ことができ、これによってＦＥＴの耐圧をコントロール
できる。
極２１１との離間距離ｘを変えることにより、ゲート近
傍の電界分布，つまり空乏層の形状を任意に変化させる
ことができ、これによってＦＥＴの耐圧をコントロール
できる。
【００４８】次に製造方法について説明する。半絶縁性
ＧａＡｓ基板（ウエハ）１上にノンドープＧａＡｓバッ
ファ層２及びｎ型ＧａＡｓ活性層３を順次形成し、該活
性層３上にソース電極４及びドレイン電極５を対向させ
て形成した後、全面にショットキー金属膜１１を蒸着
し、さらに該金属膜１１上に、写真製版により所定パタ
ーンの第１のフォトレジスト膜３１１を形成する（図２
(a) ）。
ＧａＡｓ基板（ウエハ）１上にノンドープＧａＡｓバッ
ファ層２及びｎ型ＧａＡｓ活性層３を順次形成し、該活
性層３上にソース電極４及びドレイン電極５を対向させ
て形成した後、全面にショットキー金属膜１１を蒸着
し、さらに該金属膜１１上に、写真製版により所定パタ
ーンの第１のフォトレジスト膜３１１を形成する（図２
(a) ）。
【００４９】次に、上記フォトレジスト膜３１１をマス
クとして上記ショットキー金属膜１１を、その一部が、
ソース及びドレイン電極間の中央部からドレイン電極上
に跨がる領域上にショットキー表面電極２１１として残
るようエッチングする（図２(b) ）。
クとして上記ショットキー金属膜１１を、その一部が、
ソース及びドレイン電極間の中央部からドレイン電極上
に跨がる領域上にショットキー表面電極２１１として残
るようエッチングする（図２(b) ）。
【００５０】続いて、全面に塗布した第２のフォトレジ
スト膜３１２を写真製版によりパターニングして、レジ
スト開口３１２ａをその内部に上記ショットキー表面電
極２１１の中央側端が位置するよう形成する（図２(c)
）。
スト膜３１２を写真製版によりパターニングして、レジ
スト開口３１２ａをその内部に上記ショットキー表面電
極２１１の中央側端が位置するよう形成する（図２(c)
）。
【００５１】その後、上記第２のフォトレジスト膜３１
２をマスクとして、上記ショットキー表面電極２１１
を、上記レジスト開口３１２ａ内に露出する部分から該
レジスト開口周縁部の下側に位置する部分までサイドエ
ッチングする（図２(d) ）。
２をマスクとして、上記ショットキー表面電極２１１
を、上記レジスト開口３１２ａ内に露出する部分から該
レジスト開口周縁部の下側に位置する部分までサイドエ
ッチングする（図２(d) ）。
【００５２】そして全面にＷＳｉ等のゲート金属材料６
ａを蒸着し（図２(e) ）、上記第２のフォトレジスト膜
３１２の除去によりその上の金属材料６ａをリフトオフ
して、ショットキーゲート電極６を形成し、これにより
ＭＥＳＦＥＴ１０１を完成する（図２(f) ）。
ａを蒸着し（図２(e) ）、上記第２のフォトレジスト膜
３１２の除去によりその上の金属材料６ａをリフトオフ
して、ショットキーゲート電極６を形成し、これにより
ＭＥＳＦＥＴ１０１を完成する（図２(f) ）。
【００５３】このように本実施例では、ＧａＡｓ活性層
３の表面の、ドレイン電極５とゲート電極６との間の領
域に、上記活性層との接触面にショットキー接合を形成
するショットキー表面電極を、ゲート電極と接触しない
よう形成し、上記ショットキー表面電極にドレイン電極
と同一電位が印加されるよう構成したので、活性層表面
の、ゲート電極及びドレイン電極間での表面空乏層の厚
さが常にゲート電極下側の空乏層厚より小さくなり、こ
のため上記表面空乏層により活性層厚が律速されること
はなくなり、最大ドレイン電流ＩD ｍａｘを向上させて
ＲＦ出力の増大を図ることができる。
３の表面の、ドレイン電極５とゲート電極６との間の領
域に、上記活性層との接触面にショットキー接合を形成
するショットキー表面電極を、ゲート電極と接触しない
よう形成し、上記ショットキー表面電極にドレイン電極
と同一電位が印加されるよう構成したので、活性層表面
の、ゲート電極及びドレイン電極間での表面空乏層の厚
さが常にゲート電極下側の空乏層厚より小さくなり、こ
のため上記表面空乏層により活性層厚が律速されること
はなくなり、最大ドレイン電流ＩD ｍａｘを向上させて
ＲＦ出力の増大を図ることができる。
【００５４】実施例２．図３は本発明の第２の実施例に
よる電界効果トランジスタの構造を示す断面図であり、
図４(a) 〜図４(e) は本実施例の電界効果トランジスタ
の製造方法を工程順に示す断面図である。
よる電界効果トランジスタの構造を示す断面図であり、
図４(a) 〜図４(e) は本実施例の電界効果トランジスタ
の製造方法を工程順に示す断面図である。
【００５５】図において、１０２は本実施例のＭＥＳＦ
ＥＴで、このＭＥＳＦＥＴ１０２では、ｎ型ＧａＡｓ活
性層３の，ソース電極４とドレイン電極５との間の中央
部分に、深さ０．１〜０．５μｍのゲートリセス１３が
形成されており、ゲート電極６はこのゲートリセス１３
内に配置されている。また上記活性層３の、ゲートリセ
ス１３とドレイン電極５との間の領域には、Ａｌ等から
なるショットキー表面電極２１２がドレイン電極５と接
触して配置されている。その他の構成は第１の実施例と
同様である。
ＥＴで、このＭＥＳＦＥＴ１０２では、ｎ型ＧａＡｓ活
性層３の，ソース電極４とドレイン電極５との間の中央
部分に、深さ０．１〜０．５μｍのゲートリセス１３が
形成されており、ゲート電極６はこのゲートリセス１３
内に配置されている。また上記活性層３の、ゲートリセ
ス１３とドレイン電極５との間の領域には、Ａｌ等から
なるショットキー表面電極２１２がドレイン電極５と接
触して配置されている。その他の構成は第１の実施例と
同様である。
【００５６】次に製造方法について説明する。図２(a)
〜図２(c) に示す処理と同様にして、ＧａＡｓ活性層３
上にソース電極４，ドレイン電極５，及びショットキー
表面電極２１１を形成し、その上に第２のフォトレジス
ト膜３１２を形成した後（図４(a) 〜図４(c) ）、上記
第２のフォトレジスト膜３１２をマスクとして、上記シ
ョットキー表面電極２１１及びＧａＡｓ活性層３の表面
をエッチングしてリセス１３を形成する。その後全面に
ゲート電極材料６ａを形成する（図４(d) ）。
〜図２(c) に示す処理と同様にして、ＧａＡｓ活性層３
上にソース電極４，ドレイン電極５，及びショットキー
表面電極２１１を形成し、その上に第２のフォトレジス
ト膜３１２を形成した後（図４(a) 〜図４(c) ）、上記
第２のフォトレジスト膜３１２をマスクとして、上記シ
ョットキー表面電極２１１及びＧａＡｓ活性層３の表面
をエッチングしてリセス１３を形成する。その後全面に
ゲート電極材料６ａを形成する（図４(d) ）。
【００５７】そして上記第２のフォトレジスト膜３１２
の除去によりその上の金属材料６ａをリフトオフして、
ショットキーゲート電極６を形成し、これによりＭＥＳ
ＦＥＴ１０２を完成する（図４(e) ）。この図４(d) 及
び図４(e) に示す工程において、フォトレジスト膜３１
２をマスクにショットキー表面電極２１１を異方性エッ
チング（ＲＩＥ等のドライエッチング）し、次いでＧａ
Ａｓ活性層３の表面をエッチングしてリセス１３を形成
し、次いでショットキー表面電極２１１をサイドエッチ
ングし、次いでゲート電極材料６ａを形成し、この後、
リフトオフを行った場合は、図４(e) に示すように、リ
セス１３の中心にショットキーゲート電極６が形成され
る。一方、フォトレジスト膜３１２をマスクにショット
キー表面電極２１１を等方性エッチングし、次いでＧａ
Ａｓ活性層３の表面をエッチングしてリセス１３を形成
し、次いでゲート電極材料６ａを形成し、この後、リフ
トオフを行った場合は、ショットキー表面電極２１１の
等方性エッチング時にこれのサイドエッチングが進行す
るので、上記の場合に比べてリセス１３のドレイン電極
５側の幅が大きくなる。
の除去によりその上の金属材料６ａをリフトオフして、
ショットキーゲート電極６を形成し、これによりＭＥＳ
ＦＥＴ１０２を完成する（図４(e) ）。この図４(d) 及
び図４(e) に示す工程において、フォトレジスト膜３１
２をマスクにショットキー表面電極２１１を異方性エッ
チング（ＲＩＥ等のドライエッチング）し、次いでＧａ
Ａｓ活性層３の表面をエッチングしてリセス１３を形成
し、次いでショットキー表面電極２１１をサイドエッチ
ングし、次いでゲート電極材料６ａを形成し、この後、
リフトオフを行った場合は、図４(e) に示すように、リ
セス１３の中心にショットキーゲート電極６が形成され
る。一方、フォトレジスト膜３１２をマスクにショット
キー表面電極２１１を等方性エッチングし、次いでＧａ
Ａｓ活性層３の表面をエッチングしてリセス１３を形成
し、次いでゲート電極材料６ａを形成し、この後、リフ
トオフを行った場合は、ショットキー表面電極２１１の
等方性エッチング時にこれのサイドエッチングが進行す
るので、上記の場合に比べてリセス１３のドレイン電極
５側の幅が大きくなる。
【００５８】このような構成の第２の実施例では、活性
層３に形成したゲートリセス１３内にゲート電極６を配
置しているため、最大ドレイン電流Ｉｄｍａｘを決定す
るチャネル厚は、活性層３のリセス直下の領域のみで決
まり、またＧａＡｓ活性層３の表面空乏層によりチャネ
ル厚が影響を受ける部分は、リセス底面部の活性層露出
部分のみとなって上記実施例１に比べて狭いものとな
る。このため表面ポテンシャルφs による表面空乏層に
より最大ドレイン電流Ｉｄｍａｘが低下するのを抑制す
ることができる。さらにショットキー表面電極２１１の
リセス側端とリセス端との距離により、出力側の電界分
布を任意に変化でき、これにより出力抵抗（Ｒｄα１／
ｇｄ）並びに耐圧を任意にコントロールできる。
層３に形成したゲートリセス１３内にゲート電極６を配
置しているため、最大ドレイン電流Ｉｄｍａｘを決定す
るチャネル厚は、活性層３のリセス直下の領域のみで決
まり、またＧａＡｓ活性層３の表面空乏層によりチャネ
ル厚が影響を受ける部分は、リセス底面部の活性層露出
部分のみとなって上記実施例１に比べて狭いものとな
る。このため表面ポテンシャルφs による表面空乏層に
より最大ドレイン電流Ｉｄｍａｘが低下するのを抑制す
ることができる。さらにショットキー表面電極２１１の
リセス側端とリセス端との距離により、出力側の電界分
布を任意に変化でき、これにより出力抵抗（Ｒｄα１／
ｇｄ）並びに耐圧を任意にコントロールできる。
【００５９】実施例３．図５は本発明の第３の実施例に
よる電界効果トランジスタの構造を示す断面図であり、
図６(a) 〜図６(g）は本実施例の電界効果トランジスタ
の製造方法を工程順に示す断面図である。
よる電界効果トランジスタの構造を示す断面図であり、
図６(a) 〜図６(g）は本実施例の電界効果トランジスタ
の製造方法を工程順に示す断面図である。
【００６０】図において、１０３は本実施例のゲートリ
セス１３を有するＭＥＳＦＥＴで、このＭＥＳＦＥＴ１
０３では、ゲート電極６とドレイン電極５との間に形成
されたショットキー表面電極２１３は、そのゲート電極
側の端部がリセス１３の側面１３ａを介してリセス底面
１３ｂのゲート電極近傍まで延びた構造となっており、
その他の構成は上記第２の実施例によるＭＥＳＦＥＴと
同一である。
セス１３を有するＭＥＳＦＥＴで、このＭＥＳＦＥＴ１
０３では、ゲート電極６とドレイン電極５との間に形成
されたショットキー表面電極２１３は、そのゲート電極
側の端部がリセス１３の側面１３ａを介してリセス底面
１３ｂのゲート電極近傍まで延びた構造となっており、
その他の構成は上記第２の実施例によるＭＥＳＦＥＴと
同一である。
【００６１】次に製造方法について説明する。半絶縁性
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２及
びｎ型ＧａＡｓ活性層３を形成した後、該活性層３上に
ソース電極４及びドレイン電極５を形成し、その上に、
上記ソース電極及びドレイン電極間の中央部分にレジス
ト開口３３１ａを有する第１のフォトレジスト膜３３１
を形成する（図６(a) ）。
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２及
びｎ型ＧａＡｓ活性層３を形成した後、該活性層３上に
ソース電極４及びドレイン電極５を形成し、その上に、
上記ソース電極及びドレイン電極間の中央部分にレジス
ト開口３３１ａを有する第１のフォトレジスト膜３３１
を形成する（図６(a) ）。
【００６２】次に、上記第１のフォトレジスト膜３３１
をマスクとして上記活性層３を選択的に等方性のエッチ
ングを施して、上記活性層表面にゲートリセス１３を形
成する（図６(b) ）。
をマスクとして上記活性層３を選択的に等方性のエッチ
ングを施して、上記活性層表面にゲートリセス１３を形
成する（図６(b) ）。
【００６３】その後全面にゲート金属材料６ａを蒸着し
（図６(c) ）、上記第１のフォトレジスト膜３３１を除
去してその上のゲート金属材料６ａをリフトオフして、
上記ゲートリセス１３内にゲート電極６を形成する（図
６(d) ）。
（図６(c) ）、上記第１のフォトレジスト膜３３１を除
去してその上のゲート金属材料６ａをリフトオフして、
上記ゲートリセス１３内にゲート電極６を形成する（図
６(d) ）。
【００６４】続いて、第２のフォトレジスト膜３３２を
塗布しパターニングして、ゲートリセス１３内のゲート
電極近傍からドレイン電極５上に跨がる領域上のレジス
ト膜を除去し（図６(e) ）、全面にショットキー金属膜
１１を形成する（図６(f) ）。
塗布しパターニングして、ゲートリセス１３内のゲート
電極近傍からドレイン電極５上に跨がる領域上のレジス
ト膜を除去し（図６(e) ）、全面にショットキー金属膜
１１を形成する（図６(f) ）。
【００６５】そして上記第２のフォトレジスト膜３３２
の除去により、その上のショットキー金属膜１１を選択
的に除去して、ドレイン電極５上からゲートリセス１３
内のゲート電極近傍に跨がるショットキー表面電極２１
３を形成し、本実施例のＭＥＳＦＥＴを完成する（図６
(g) ）。
の除去により、その上のショットキー金属膜１１を選択
的に除去して、ドレイン電極５上からゲートリセス１３
内のゲート電極近傍に跨がるショットキー表面電極２１
３を形成し、本実施例のＭＥＳＦＥＴを完成する（図６
(g) ）。
【００６６】この第３の実施例のＭＥＳＦＥＴ１０３で
は、活性層３の、ゲート電極とドレイン電極との間に位
置するショットキー表面電極２１３を、そのゲート電極
側端部が、ゲートリセス側面１３ｂを介してゲートリセ
ス底面１３ａまで到る構造としたので、リセス底面の、
ゲート電極両側部分でも表面ポテンシャルによる空乏層
の厚さを抑えることができ、最大ドレイン電流Ｉｄｍａ
ｘを大きく向上させることができる。
は、活性層３の、ゲート電極とドレイン電極との間に位
置するショットキー表面電極２１３を、そのゲート電極
側端部が、ゲートリセス側面１３ｂを介してゲートリセ
ス底面１３ａまで到る構造としたので、リセス底面の、
ゲート電極両側部分でも表面ポテンシャルによる空乏層
の厚さを抑えることができ、最大ドレイン電流Ｉｄｍａ
ｘを大きく向上させることができる。
【００６７】実施例４．図７は本発明の第４の実施例に
よる電界効果トランジスタの構造を示す断面図であり、
図８(a) 〜図８(f) は本実施例の電界効果トランジスタ
の製造方法を工程順に示す断面図である。
よる電界効果トランジスタの構造を示す断面図であり、
図８(a) 〜図８(f) は本実施例の電界効果トランジスタ
の製造方法を工程順に示す断面図である。
【００６８】図において、１０４は本実施例のＭＥＳＦ
ＥＴで、このＭＥＳＦＥＴ１０４では、ｎ型ＧａＡｓ活
性層３表面の、ドレイン電極５が配置される部分には厚
さ２００〜５０００オングストローム，キャリア濃度が
１×１０17cm-3以上のｎ+ 型ＧａＡｓコンタクト層２２
４ｂが形成され、該コンタクト層２２４ｂに隣接して厚
さ２００〜５０００オングストローム，キャリア濃度が
１×１０16cm-3以上のｐ型ＧａＡｓ表面層２２４ａが形
成されている。そしてドレイン電極５は上記コンタクト
層２２４ｂ上に一部が上記ｐ型ＧａＡｓ表面層３上に重
なるよう配置されている。その他の構成は第１の実施例
のＭＥＳＦＥＴ１０１と同一である。
ＥＴで、このＭＥＳＦＥＴ１０４では、ｎ型ＧａＡｓ活
性層３表面の、ドレイン電極５が配置される部分には厚
さ２００〜５０００オングストローム，キャリア濃度が
１×１０17cm-3以上のｎ+ 型ＧａＡｓコンタクト層２２
４ｂが形成され、該コンタクト層２２４ｂに隣接して厚
さ２００〜５０００オングストローム，キャリア濃度が
１×１０16cm-3以上のｐ型ＧａＡｓ表面層２２４ａが形
成されている。そしてドレイン電極５は上記コンタクト
層２２４ｂ上に一部が上記ｐ型ＧａＡｓ表面層３上に重
なるよう配置されている。その他の構成は第１の実施例
のＭＥＳＦＥＴ１０１と同一である。
【００６９】ここで、上記ｐ型ＧａＡｓ表面層２２４ａ
は上記第１実施例のショットキー表面電極２１１と同
様、ゲート電極６とドレイン電極との間の領域での表面
ポテンシャルによる空乏層の厚さを抑制する働きがあ
り、また上記コンタクト層２２４ｂは、ドレイン電極５
とＧａＡｓ活性層３との接合をオーミック接合とする働
きがある。
は上記第１実施例のショットキー表面電極２１１と同
様、ゲート電極６とドレイン電極との間の領域での表面
ポテンシャルによる空乏層の厚さを抑制する働きがあ
り、また上記コンタクト層２２４ｂは、ドレイン電極５
とＧａＡｓ活性層３との接合をオーミック接合とする働
きがある。
【００７０】次に製造方法について説明する。半絶縁性
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２及
びｎ型ＧａＡｓ活性層３を形成した後、全面にｐ型Ｇａ
Ａｓ半導体層２２４を形成し、第１のフォトレジスト膜
１４１をマスクとして選択的なイオン注入を行って、ｎ
+ 型ＧａＡｓコンタクト層２２４ｂを形成する（図８
(a) ）。
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２及
びｎ型ＧａＡｓ活性層３を形成した後、全面にｐ型Ｇａ
Ａｓ半導体層２２４を形成し、第１のフォトレジスト膜
１４１をマスクとして選択的なイオン注入を行って、ｎ
+ 型ＧａＡｓコンタクト層２２４ｂを形成する（図８
(a) ）。
【００７１】次に、上記第１のフォトレジスト膜１４１
を除去した後、上記ｐ型ＧａＡｓ半導体層２２４上に第
２のフォトレジスト膜１４２を形成し（図８(b) ）、こ
れを用いて上記半導体層２２４をパターニングして、上
記コンタクト層２２４ｂに隣接するｐ型ＧａＡｓ表面層
２２４ａを形成し、全面に第２のフォトレジスト膜１４
２を形成する（図８(c) ）。
を除去した後、上記ｐ型ＧａＡｓ半導体層２２４上に第
２のフォトレジスト膜１４２を形成し（図８(b) ）、こ
れを用いて上記半導体層２２４をパターニングして、上
記コンタクト層２２４ｂに隣接するｐ型ＧａＡｓ表面層
２２４ａを形成し、全面に第２のフォトレジスト膜１４
２を形成する（図８(c) ）。
【００７２】その後、該フォトレジスト膜１４２を除去
し、ソース電極４をＧａＡｓ活性層３の所定の領域上に
形成するとともに、ドレイン電極５を上記コンタクト層
２２４ｂ上に一部がｎ型ＧａＡｓ表面層２２４ａ上に重
なるよう形成する（図８(d)）。
し、ソース電極４をＧａＡｓ活性層３の所定の領域上に
形成するとともに、ドレイン電極５を上記コンタクト層
２２４ｂ上に一部がｎ型ＧａＡｓ表面層２２４ａ上に重
なるよう形成する（図８(d)）。
【００７３】次に、全面に第３のフォトレジスト膜１４
３を形成し、そのパターニングにより上記ｎ型ＧａＡｓ
表面層２に近接するレジスト開口１４３ａを形成し、そ
の後全面にゲート金属材料６ａを蒸着する（図８(e)
）。
３を形成し、そのパターニングにより上記ｎ型ＧａＡｓ
表面層２に近接するレジスト開口１４３ａを形成し、そ
の後全面にゲート金属材料６ａを蒸着する（図８(e)
）。
【００７４】そして、上記第３のフォトレジスト膜１４
３の除去によりその上のゲート金属材料６ａを除去して
ゲート電極６を形成し、ＭＥＳＦＥＴ１０４を完成する
（図８(f) ）。
３の除去によりその上のゲート金属材料６ａを除去して
ゲート電極６を形成し、ＭＥＳＦＥＴ１０４を完成する
（図８(f) ）。
【００７５】この実施例のＭＥＳＦＥＴ１０４では、Ｇ
ａＡｓ活性層３の、ゲート電極とドレイン電極との間の
露出部分に、上記第１〜第３の実施例のようにショット
キー表面電極を形成するのではなく、ｐ型ＧａＡｓ表面
層２２４ａを形成しているため、該ｐ型ＧａＡｓ表面層
２２４ａの濃度により、バリアハイトφBpをコントロー
ルすることができる。
ａＡｓ活性層３の、ゲート電極とドレイン電極との間の
露出部分に、上記第１〜第３の実施例のようにショット
キー表面電極を形成するのではなく、ｐ型ＧａＡｓ表面
層２２４ａを形成しているため、該ｐ型ＧａＡｓ表面層
２２４ａの濃度により、バリアハイトφBpをコントロー
ルすることができる。
【００７６】具体的には、上記第１〜３の実施例では、
バリアハイトφBnは、〜０．７Ｖ程度であるため、ＲＦ
動作中、ドレイン電極５に印加される電圧Ｖｄ（＝Ｖ21
1 ）が０．７Ｖ以下となると、ショットキー表面電極２
１１直下のチャネル領域での空乏層厚が厚くなり、ドレ
イン電流Ｉｄが変調される場合があるが、この実施例で
は、上記バリアハイトφBpをコントロールできるため、
このような問題を回避することができる。
バリアハイトφBnは、〜０．７Ｖ程度であるため、ＲＦ
動作中、ドレイン電極５に印加される電圧Ｖｄ（＝Ｖ21
1 ）が０．７Ｖ以下となると、ショットキー表面電極２
１１直下のチャネル領域での空乏層厚が厚くなり、ドレ
イン電流Ｉｄが変調される場合があるが、この実施例で
は、上記バリアハイトφBpをコントロールできるため、
このような問題を回避することができる。
【００７７】実施例５．図９は本発明の第５の実施例に
よる電界効果トランジスタの構造を示す断面図である。
図において、１０５は本実施例のＭＥＳＦＥＴで、この
ＭＥＳＦＥＴ１０５では、ｎ型ＧａＡｓ活性層３の，ソ
ース電極４とドレイン電極５との間の中央部分には、ゲ
ートリセス１３が形成されており、ゲート電極６はこの
ゲートリセス１３内に配置されている。また上記ドレイ
ン電極５はコンタクト層２２４ｂ上に形成されており、
上記ゲート電極６とゲートリセス１３との間にはｐ型Ｇ
ａＡｓ表面層２２５ａがドレイン電極５に接触して形成
されている。その他の構成は第４の実施例と同様であ
る。
よる電界効果トランジスタの構造を示す断面図である。
図において、１０５は本実施例のＭＥＳＦＥＴで、この
ＭＥＳＦＥＴ１０５では、ｎ型ＧａＡｓ活性層３の，ソ
ース電極４とドレイン電極５との間の中央部分には、ゲ
ートリセス１３が形成されており、ゲート電極６はこの
ゲートリセス１３内に配置されている。また上記ドレイ
ン電極５はコンタクト層２２４ｂ上に形成されており、
上記ゲート電極６とゲートリセス１３との間にはｐ型Ｇ
ａＡｓ表面層２２５ａがドレイン電極５に接触して形成
されている。その他の構成は第４の実施例と同様であ
る。
【００７８】この実施例のＭＥＳＦＥＴの製造方法は、
図８に示す上記第４の実施例の製造方法とは、ＧａＡｓ
半導体層２２４をパターニングした後（図８(c) ）、さ
らに写真製版技術を用いてＧａＡｓ活性層３を選択的に
エッチングしてゲートリセスを形成する工程を有する点
のみ異なる。この実施例では、第２の実施例と同様の効
果がある。
図８に示す上記第４の実施例の製造方法とは、ＧａＡｓ
半導体層２２４をパターニングした後（図８(c) ）、さ
らに写真製版技術を用いてＧａＡｓ活性層３を選択的に
エッチングしてゲートリセスを形成する工程を有する点
のみ異なる。この実施例では、第２の実施例と同様の効
果がある。
【００７９】実施例６．図１０は本発明の第６の実施例
による電界効果トランジスタの構造を示す断面図であ
る。図において、１０６は本実施例のゲートリセス１３
を有するＭＥＳＦＥＴで、このＭＥＳＦＥＴ１０６で
は、ゲート電極６とドレイン電極５との間に形成された
ｐ型ＧａＡｓ表面層２２６ａは、そのゲート電極側の端
部がリセス１３の側面１３ａを介してリセス底面１３ｂ
のゲート電極近傍まで延びた構造となっており、その他
の構成は上記第５の実施例によるＭＥＳＦＥＴと同一で
ある。
による電界効果トランジスタの構造を示す断面図であ
る。図において、１０６は本実施例のゲートリセス１３
を有するＭＥＳＦＥＴで、このＭＥＳＦＥＴ１０６で
は、ゲート電極６とドレイン電極５との間に形成された
ｐ型ＧａＡｓ表面層２２６ａは、そのゲート電極側の端
部がリセス１３の側面１３ａを介してリセス底面１３ｂ
のゲート電極近傍まで延びた構造となっており、その他
の構成は上記第５の実施例によるＭＥＳＦＥＴと同一で
ある。
【００８０】この実施例のＭＥＳＦＥＴの製造方法は、
ＧａＡｓ活性層３の表面にゲートリセス，ゲート電極，
並びに、ソース電極及びドレイン電極を形成した後、ｐ
型ＧａＡｓ半導体層のパターニングを行ってｐ型ＧａＡ
ｓ表面層２２６ａを形成する点が上記第５の実施例と異
なっている。
ＧａＡｓ活性層３の表面にゲートリセス，ゲート電極，
並びに、ソース電極及びドレイン電極を形成した後、ｐ
型ＧａＡｓ半導体層のパターニングを行ってｐ型ＧａＡ
ｓ表面層２２６ａを形成する点が上記第５の実施例と異
なっている。
【００８１】この実施例では、活性層３の、ゲート電極
とドレイン電極との間に位置するｐ型ＧａＡｓ表面層２
２６ａを、そのゲート電極側端部が、ゲートリセス側面
１３ｂを介してゲートリセス底面１３ａまで到る構造と
したので、上記第６の実施例と同様の効果がある。
とドレイン電極との間に位置するｐ型ＧａＡｓ表面層２
２６ａを、そのゲート電極側端部が、ゲートリセス側面
１３ｂを介してゲートリセス底面１３ａまで到る構造と
したので、上記第６の実施例と同様の効果がある。
【００８２】実施例７．図１１は本発明の第７の実施例
による電界効果トランジスタの構造を説明するための図
であり、図１１(a) はその断面構造を示す図、図１１
(b) は上記トランジスタを構成する半導体層のバンド構
造を示す図である。
による電界効果トランジスタの構造を説明するための図
であり、図１１(a) はその断面構造を示す図、図１１
(b) は上記トランジスタを構成する半導体層のバンド構
造を示す図である。
【００８３】図において、１０７は本実施例のＭＥＳＦ
ＥＴで、これは上記第４実施例におけるｐ型ＧａＡｓ表
面層２２４ａに代えて、エネルギーバンドギャップがＧ
ａＡｓ活性層３より大きい厚さ２０〜１０００オングス
トローム，キャリア濃度が１×１０17cm-3以下のｎ型Ａ
ｌＧａＡｓ表面層２２７ａを、また、ｎ+ 型ＧａＡｓコ
ンタクト層２２４ｂに代えて、厚さ２０〜１０００オン
グストローム，キャリア濃度が５×１０17cm-3以上のｎ
+ 型ＡｌＧａＡｓコンタクト層２２７ｂを備えたもの
で、その他の構成は上記第４の実施例のＭＥＳＦＥＴ１
０４と同一である。
ＥＴで、これは上記第４実施例におけるｐ型ＧａＡｓ表
面層２２４ａに代えて、エネルギーバンドギャップがＧ
ａＡｓ活性層３より大きい厚さ２０〜１０００オングス
トローム，キャリア濃度が１×１０17cm-3以下のｎ型Ａ
ｌＧａＡｓ表面層２２７ａを、また、ｎ+ 型ＧａＡｓコ
ンタクト層２２４ｂに代えて、厚さ２０〜１０００オン
グストローム，キャリア濃度が５×１０17cm-3以上のｎ
+ 型ＡｌＧａＡｓコンタクト層２２７ｂを備えたもの
で、その他の構成は上記第４の実施例のＭＥＳＦＥＴ１
０４と同一である。
【００８４】なお、この実施例のＭＥＳＦＥＴ１０７の
製造プロセスについては、活性層３の，ゲート電極とド
レイン電極との間に形成する半導体層の材料以外は、第
４実施例のＭＥＳＦＥＴ１０４の製造プロセスと全く同
一である。
製造プロセスについては、活性層３の，ゲート電極とド
レイン電極との間に形成する半導体層の材料以外は、第
４実施例のＭＥＳＦＥＴ１０４の製造プロセスと全く同
一である。
【００８５】このような構成のＭＥＳＦＥＴ１０７で
は、上記ｎ型ＡｌＧａＡｓ表面層２２７ａとｎ型ＧａＡ
ｓ活性層３との間には、ヘテロ接合が形成されることと
なる。つまり図１１(b) に示すように、ｎ型ＡｌＧａＡ
ｓ表面層２２７ａの電位Ｖs が０並びに正であってもｎ
型ＧａＡｓ活性層３とｎ型ＡｌＧａＡｓ表面層２２７ａ
との界面には、バンドギャップと電子親和力の差により
三角ポテンシャル中に高濃度な２次元電子ガス（２ＤＥ
Ｇ）領域が形成される。
は、上記ｎ型ＡｌＧａＡｓ表面層２２７ａとｎ型ＧａＡ
ｓ活性層３との間には、ヘテロ接合が形成されることと
なる。つまり図１１(b) に示すように、ｎ型ＡｌＧａＡ
ｓ表面層２２７ａの電位Ｖs が０並びに正であってもｎ
型ＧａＡｓ活性層３とｎ型ＡｌＧａＡｓ表面層２２７ａ
との界面には、バンドギャップと電子親和力の差により
三角ポテンシャル中に高濃度な２次元電子ガス（２ＤＥ
Ｇ）領域が形成される。
【００８６】またｎ型ＡｌＧａＡｓ表面層２２７ａ中の
電子は２ＤＥＧ領域へ移動しているため、ｎ型ＡｌＧａ
Ａｓ表面層２２７ａは空乏化している。従ってｎ型Ｇａ
Ａｓ活性層３のｎ型ＡｌＧａＡｓ表面層２２７ａとの界
面には２ＤＥＧによる導電層が形成され、空乏層は形成
されない。このため、第４実施例のｐ型ＧａＡｓ表面層
２２４ａや第１実施例のショットキー表面電極２１１を
ゲート電極６とドレイン電極５との間に配置した場合よ
り、さらにゲート電極のドレイン側の活性層部分でのチ
ャネル厚を実質厚くでき、最大ドレイン電流Ｉｄｍａｘ
ひいてはＲＦ出力をより一層向上できる。
電子は２ＤＥＧ領域へ移動しているため、ｎ型ＡｌＧａ
Ａｓ表面層２２７ａは空乏化している。従ってｎ型Ｇａ
Ａｓ活性層３のｎ型ＡｌＧａＡｓ表面層２２７ａとの界
面には２ＤＥＧによる導電層が形成され、空乏層は形成
されない。このため、第４実施例のｐ型ＧａＡｓ表面層
２２４ａや第１実施例のショットキー表面電極２１１を
ゲート電極６とドレイン電極５との間に配置した場合よ
り、さらにゲート電極のドレイン側の活性層部分でのチ
ャネル厚を実質厚くでき、最大ドレイン電流Ｉｄｍａｘ
ひいてはＲＦ出力をより一層向上できる。
【００８７】実施例８．図１２は本発明の第８の実施例
による電界効果トランジスタの構造を示す断面図であ
る。図において、１０８は本実施例のＭＥＳＦＥＴで、
これは上記第５実施例におけるｐ型ＧａＡｓ表面層２２
５ａに代えて、エネルギーバンドギャップがＧａＡｓ活
性層３より大きいｎ型ＡｌＧａＡｓ表面層２２８ａを、
また、ｎ+ 型ＧａＡｓコンタクト層２２４ｂに代えて、
ｎ+ 型ＡｌＧａＡｓコンタクト層２２７ｂを備えたもの
で、その他の構成は上記第５の実施例のＭＥＳＦＥＴ１
０５と同一である。
による電界効果トランジスタの構造を示す断面図であ
る。図において、１０８は本実施例のＭＥＳＦＥＴで、
これは上記第５実施例におけるｐ型ＧａＡｓ表面層２２
５ａに代えて、エネルギーバンドギャップがＧａＡｓ活
性層３より大きいｎ型ＡｌＧａＡｓ表面層２２８ａを、
また、ｎ+ 型ＧａＡｓコンタクト層２２４ｂに代えて、
ｎ+ 型ＡｌＧａＡｓコンタクト層２２７ｂを備えたもの
で、その他の構成は上記第５の実施例のＭＥＳＦＥＴ１
０５と同一である。
【００８８】なお、この実施例のＭＥＳＦＥＴ１０８の
製造プロセスについては、活性層３の，ゲート電極とド
レイン電極との間に形成する半導体層の材料以外は、第
５実施例のＭＥＳＦＥＴ１０５の製造プロセスと全く同
一である。
製造プロセスについては、活性層３の，ゲート電極とド
レイン電極との間に形成する半導体層の材料以外は、第
５実施例のＭＥＳＦＥＴ１０５の製造プロセスと全く同
一である。
【００８９】このような構成の本実施例のＭＥＳＦＥＴ
１０８では、上記ｎ型ＡｌＧａＡｓ表面層２２８ａとｎ
型ＧａＡｓ活性層３との間には、ヘテロ接合が形成され
ることとなり、第５実施例のｐ型ＧａＡｓ表面層２２５
ａや第２実施例のショットキー表面電極２１２をゲート
電極６とドレイン電極５との間に配置した場合より、さ
らにゲート電極のドレイン側の活性層部分でのチャネル
厚を実質厚くでき、最大ドレイン電流Ｉｄｍａｘひいて
はＲＦ出力をより一層向上できる。
１０８では、上記ｎ型ＡｌＧａＡｓ表面層２２８ａとｎ
型ＧａＡｓ活性層３との間には、ヘテロ接合が形成され
ることとなり、第５実施例のｐ型ＧａＡｓ表面層２２５
ａや第２実施例のショットキー表面電極２１２をゲート
電極６とドレイン電極５との間に配置した場合より、さ
らにゲート電極のドレイン側の活性層部分でのチャネル
厚を実質厚くでき、最大ドレイン電流Ｉｄｍａｘひいて
はＲＦ出力をより一層向上できる。
【００９０】実施例９．図１３は本発明の第９の実施例
による電界効果トランジスタの構造を示す断面図であ
る。図において、１０９は本実施例のＭＥＳＦＥＴで、
これは上記第６実施例におけるｐ型ＧａＡｓ表面層２２
６ａに代えて、エネルギーバンドギャップがＧａＡｓ活
性層３より大きいｎ型ＡｌＧａＡｓ表面層２２９ａを、
また、ｎ+ 型ＧａＡｓコンタクト層２２４ｂに代えて、
ｎ+ 型ＡｌＧａＡｓコンタクト層２２７ｂを備えたもの
で、その他の構成は上記第６の実施例のＭＥＳＦＥＴ１
０６と同一である。
による電界効果トランジスタの構造を示す断面図であ
る。図において、１０９は本実施例のＭＥＳＦＥＴで、
これは上記第６実施例におけるｐ型ＧａＡｓ表面層２２
６ａに代えて、エネルギーバンドギャップがＧａＡｓ活
性層３より大きいｎ型ＡｌＧａＡｓ表面層２２９ａを、
また、ｎ+ 型ＧａＡｓコンタクト層２２４ｂに代えて、
ｎ+ 型ＡｌＧａＡｓコンタクト層２２７ｂを備えたもの
で、その他の構成は上記第６の実施例のＭＥＳＦＥＴ１
０６と同一である。
【００９１】なお、この実施例のＭＥＳＦＥＴ１０９の
製造プロセスについては、活性層３の，ゲート電極とド
レイン電極との間に形成する半導体層の材料以外は、第
６実施例のＭＥＳＦＥＴ１０６の製造プロセスと全く同
一である。
製造プロセスについては、活性層３の，ゲート電極とド
レイン電極との間に形成する半導体層の材料以外は、第
６実施例のＭＥＳＦＥＴ１０６の製造プロセスと全く同
一である。
【００９２】このような構成の本実施例のＭＥＳＦＥＴ
１０９では、上記ｎ型ＡｌＧａＡｓ表面層２２９ａとｎ
型ＧａＡｓ活性層３との間には、ヘテロ接合が形成され
ることとなり、第６実施例のｐ型ＧａＡｓ表面層２２６
ａや第３実施例のショットキー表面電極２１３をゲート
電極６とドレイン電極５との間に配置した場合より、さ
らにゲート電極のドレイン側の活性層部分でのチャネル
厚を実質厚くでき、最大ドレイン電流Ｉｄｍａｘひいて
はＲＦ出力をより一層向上できる。
１０９では、上記ｎ型ＡｌＧａＡｓ表面層２２９ａとｎ
型ＧａＡｓ活性層３との間には、ヘテロ接合が形成され
ることとなり、第６実施例のｐ型ＧａＡｓ表面層２２６
ａや第３実施例のショットキー表面電極２１３をゲート
電極６とドレイン電極５との間に配置した場合より、さ
らにゲート電極のドレイン側の活性層部分でのチャネル
厚を実質厚くでき、最大ドレイン電流Ｉｄｍａｘひいて
はＲＦ出力をより一層向上できる。
【００９３】実施例１０．図１４は本発明の第１０の実
施例による電界効果トランジスタの構造を示す断面図で
あり、図１５(a) 〜図１５(f) は本実施例の電界効果ト
ランジスタの製造方法を工程順に示す断面図である。
施例による電界効果トランジスタの構造を示す断面図で
あり、図１５(a) 〜図１５(f) は本実施例の電界効果ト
ランジスタの製造方法を工程順に示す断面図である。
【００９４】図において、１１０は本実施例のＭＥＳＦ
ＥＴで、これは第７実施例のＭＥＳＦＥＴ１０７の構成
において、ｎ型ＧａＡｓ活性層３の、ゲート電極とソー
ス電極との間の領域に、これらの電極に接触しないｎ型
ＡｌＧａＡｓ表面層を設けたものである。ここでは２３
０ａ1 はドレイン側のｎ型ＡｌＧａＡｓ表面層で、第７
実施例における表面層２２７ａと全く同一構成であり、
２３０ａ2 はソース側のｎ型ＡｌＧａＡｓ表面層であ
る。また２３０ｂはドレイン電極５と活性層３との間に
配置されたｎ+ ＡｌＧａＡｓコンタクト層で、第７実施
例における表面層２２７ｂと全く同一構成である。
ＥＴで、これは第７実施例のＭＥＳＦＥＴ１０７の構成
において、ｎ型ＧａＡｓ活性層３の、ゲート電極とソー
ス電極との間の領域に、これらの電極に接触しないｎ型
ＡｌＧａＡｓ表面層を設けたものである。ここでは２３
０ａ1 はドレイン側のｎ型ＡｌＧａＡｓ表面層で、第７
実施例における表面層２２７ａと全く同一構成であり、
２３０ａ2 はソース側のｎ型ＡｌＧａＡｓ表面層であ
る。また２３０ｂはドレイン電極５と活性層３との間に
配置されたｎ+ ＡｌＧａＡｓコンタクト層で、第７実施
例における表面層２２７ｂと全く同一構成である。
【００９５】次に製造方法について説明する。半絶縁性
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２及
びｎ型ＧａＡｓ活性層３を形成した後、全面にｎ型Ａｌ
ＧａＡｓ半導体層２３０を形成し、第１のフォトレジス
ト膜１４１をマスクとして選択的なイオン注入を行っ
て、ｎ+型ＡｌＧａＡｓコンタクト層２３０ｂを形成す
る（図１５(a) ）。
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２及
びｎ型ＧａＡｓ活性層３を形成した後、全面にｎ型Ａｌ
ＧａＡｓ半導体層２３０を形成し、第１のフォトレジス
ト膜１４１をマスクとして選択的なイオン注入を行っ
て、ｎ+型ＡｌＧａＡｓコンタクト層２３０ｂを形成す
る（図１５(a) ）。
【００９６】次に、上記ｎ型ＡｌＧａＡｓ半導体層２３
０をホトリソグラフィ技術によりパターニングして、上
記コンタクト層２３０ｂに隣接するｎ型ＡｌＧａＡｓ表
面層２３０ａ1 と、該表面層２３０ａ1 から一定間隔離
れて位置するｎ型ＡｌＧａＡｓ表面層２３０ａ2 を形成
し、全面に第２のフォトレジスト膜１４２を形成する。
その後、該フォトレジスト膜１４２をパターニングし
て、上記ＡｌＧａＡｓ表面層２３０ａ1 の、コンタクト
層２３０ｂとは反対側の端部をその内部に含むレジスト
開口１４２ａを形成する（図１５(b) ）。
０をホトリソグラフィ技術によりパターニングして、上
記コンタクト層２３０ｂに隣接するｎ型ＡｌＧａＡｓ表
面層２３０ａ1 と、該表面層２３０ａ1 から一定間隔離
れて位置するｎ型ＡｌＧａＡｓ表面層２３０ａ2 を形成
し、全面に第２のフォトレジスト膜１４２を形成する。
その後、該フォトレジスト膜１４２をパターニングし
て、上記ＡｌＧａＡｓ表面層２３０ａ1 の、コンタクト
層２３０ｂとは反対側の端部をその内部に含むレジスト
開口１４２ａを形成する（図１５(b) ）。
【００９７】続いて、上記フォトレジスト膜１４２をマ
スクとして、上記ＡｌＧａＡｓ表面層２３０ａ1 を、そ
のレジスト開口内の露出部分からレジスト開口周縁部の
下側部分までサイドエッチングする（図１５(c) ）。
スクとして、上記ＡｌＧａＡｓ表面層２３０ａ1 を、そ
のレジスト開口内の露出部分からレジスト開口周縁部の
下側部分までサイドエッチングする（図１５(c) ）。
【００９８】そして、第２のフォトレジスト膜１４２を
除去した後、ソース電極４をＧａＡｓ活性層３の所定の
領域上に形成するとともに、ドレイン電極５を上記コン
タクト層２３０ｂ上に一部がｎ型ＡｌＧａＡｓ表面層２
３０ａ1 上に重なるよう形成する（図１５(d) ）。
除去した後、ソース電極４をＧａＡｓ活性層３の所定の
領域上に形成するとともに、ドレイン電極５を上記コン
タクト層２３０ｂ上に一部がｎ型ＡｌＧａＡｓ表面層２
３０ａ1 上に重なるよう形成する（図１５(d) ）。
【００９９】次に、全面に第３のフォトレジスト膜１４
３を形成し、そのパターニングにより上記ｎ型ＧａＡｓ
表面層２に近接するレジスト開口１４３ａを形成し、そ
の後全面にゲート金属材料６ａを蒸着する（図１５(e)
）。
３を形成し、そのパターニングにより上記ｎ型ＧａＡｓ
表面層２に近接するレジスト開口１４３ａを形成し、そ
の後全面にゲート金属材料６ａを蒸着する（図１５(e)
）。
【０１００】そして、上記第３のフォトレジスト膜１４
３の除去によりその上のゲート金属材料６ａを除去して
ゲート電極６を形成し、ＭＥＳＦＥＴ１１０を完成する
（図１５(f) ）。
３の除去によりその上のゲート金属材料６ａを除去して
ゲート電極６を形成し、ＭＥＳＦＥＴ１１０を完成する
（図１５(f) ）。
【０１０１】この実施例のＭＥＳＦＥＴ１１０では、ゲ
ート電極のドレイン側だけでなく、ソース側のｎ型Ｇａ
Ａｓ活性層３上にも、ｎ型ＡｌＧａＡｓ表面層２３０ａ
2 を設けたので、活性層３のゲート電極６のソース側及
びドレイン側領域での表面ポテンシャルによる空乏層は
なくなり、２ＤＥＧの高移動度層ができることとなり、
このため、最大ドレイン電流の増大のみならず、ソース
側の寄生抵抗（Ｒs ）を著しく低減でき、これにより高
出力だけでなく、ＦＥＴの高利得化、高効率化を図るこ
とができる。
ート電極のドレイン側だけでなく、ソース側のｎ型Ｇａ
Ａｓ活性層３上にも、ｎ型ＡｌＧａＡｓ表面層２３０ａ
2 を設けたので、活性層３のゲート電極６のソース側及
びドレイン側領域での表面ポテンシャルによる空乏層は
なくなり、２ＤＥＧの高移動度層ができることとなり、
このため、最大ドレイン電流の増大のみならず、ソース
側の寄生抵抗（Ｒs ）を著しく低減でき、これにより高
出力だけでなく、ＦＥＴの高利得化、高効率化を図るこ
とができる。
【０１０２】実施例１１．図１６は本発明の第１１の実
施例による電界効果トランジスタの構造を示す断面図で
ある。図において、１１１は本実施例のＭＥＳＦＥＴ
で、このＭＥＳＦＥＴ１１１では、ｎ型ＧａＡｓ活性層
３の，ソース電極４とドレイン電極５との間の中央部分
には、ゲートリセス１３が形成されており、ゲート電極
６はこのゲートリセス１３内に配置されている。また上
記ドレイン電極５はコンタクト層２３０ｂ上に形成され
ており、上記ドレイン電極５とゲートリセス１３との間
にはｎ型ＡｌＧａＡｓ表面層２３１ａ1 がドレイン電極
５に接触して形成されており、上記ソース電極４とゲー
トリセス１３との間にはｎ型ＡｌＧａＡｓ表面層２３１
ａ2 がソース電極５に接触しないよう形成されている。
その他の構成は第１０の実施例と同様である。
施例による電界効果トランジスタの構造を示す断面図で
ある。図において、１１１は本実施例のＭＥＳＦＥＴ
で、このＭＥＳＦＥＴ１１１では、ｎ型ＧａＡｓ活性層
３の，ソース電極４とドレイン電極５との間の中央部分
には、ゲートリセス１３が形成されており、ゲート電極
６はこのゲートリセス１３内に配置されている。また上
記ドレイン電極５はコンタクト層２３０ｂ上に形成され
ており、上記ドレイン電極５とゲートリセス１３との間
にはｎ型ＡｌＧａＡｓ表面層２３１ａ1 がドレイン電極
５に接触して形成されており、上記ソース電極４とゲー
トリセス１３との間にはｎ型ＡｌＧａＡｓ表面層２３１
ａ2 がソース電極５に接触しないよう形成されている。
その他の構成は第１０の実施例と同様である。
【０１０３】この実施例のＭＥＳＦＥＴの製造方法は、
図１５に示す上記第１０の実施例の製造方法とは、上記
第２のフォトレジスト膜１４２を用いてｐ型ＧａＡｓ表
面層２２４ａをサイドエッチングした後、該第２のフォ
トレジスト膜１４２をマスクとしてＧａＡｓ活性層３を
エッチングしてゲートリセスを形成する工程を有する点
のみ異なる。
図１５に示す上記第１０の実施例の製造方法とは、上記
第２のフォトレジスト膜１４２を用いてｐ型ＧａＡｓ表
面層２２４ａをサイドエッチングした後、該第２のフォ
トレジスト膜１４２をマスクとしてＧａＡｓ活性層３を
エッチングしてゲートリセスを形成する工程を有する点
のみ異なる。
【０１０４】この実施例では、上記第１０の実施例のＭ
ＥＳＦＥＴ１１０の構成において、ｎ型ＧａＡｓ活性層
３を、その表面にゲートリセス１３を有する構造とし、
該リセス１３とドレイン電極５との間にｎ型ＡｌＧａＡ
ｓ表面層２３０ａ1 を配置し、該リセス１３とソース電
極４との間にｎ型ＡｌＧａＡｓ表面層２３０ａ2 を配置
したので、チャネル厚はリセス直下の領域での厚さによ
り決まることとなり、しかもＧａＡｓ活性層３の表面空
乏層によりチャネル厚が影響を受ける部分は、リセス底
面部の活性層露出部分のみとなって上記実施例１０に比
べて狭いものとなる。これにより上記第１０実施例に比
べて表面空乏層によるドレイン電流の低下をさらに抑制
することができ、またソース抵抗をさらに低減すること
ができる。
ＥＳＦＥＴ１１０の構成において、ｎ型ＧａＡｓ活性層
３を、その表面にゲートリセス１３を有する構造とし、
該リセス１３とドレイン電極５との間にｎ型ＡｌＧａＡ
ｓ表面層２３０ａ1 を配置し、該リセス１３とソース電
極４との間にｎ型ＡｌＧａＡｓ表面層２３０ａ2 を配置
したので、チャネル厚はリセス直下の領域での厚さによ
り決まることとなり、しかもＧａＡｓ活性層３の表面空
乏層によりチャネル厚が影響を受ける部分は、リセス底
面部の活性層露出部分のみとなって上記実施例１０に比
べて狭いものとなる。これにより上記第１０実施例に比
べて表面空乏層によるドレイン電流の低下をさらに抑制
することができ、またソース抵抗をさらに低減すること
ができる。
【０１０５】実施例１２．図１７は本発明の第１２の実
施例による電界効果トランジスタの構造を示す断面図で
ある。図において、１１２は本実施例のゲートリセス１
３を有するＭＥＳＦＥＴで、このＭＥＳＦＥＴ１１２で
は、ゲート電極６とドレイン電極５との間に形成された
ｎ型ＡｌＧａＡｓ表面層２３２ａ1 は、そのゲート電極
側の端部がリセス１３の側面１３ａを介してリセス底面
１３ｂのゲート電極近傍まで延び、かつゲート電極６と
ソース電極４との間に形成されたｎ型ＡｌＧａＡｓ表面
層２３２ａ2 は、そのゲート電極側の端部がリセス１３
の側面１３ａを介してリセス底面１３ｂのゲート電極近
傍まで延びた構造となっており、その他の構成は上記第
１１の実施例によるＭＥＳＦＥＴと同一である。
施例による電界効果トランジスタの構造を示す断面図で
ある。図において、１１２は本実施例のゲートリセス１
３を有するＭＥＳＦＥＴで、このＭＥＳＦＥＴ１１２で
は、ゲート電極６とドレイン電極５との間に形成された
ｎ型ＡｌＧａＡｓ表面層２３２ａ1 は、そのゲート電極
側の端部がリセス１３の側面１３ａを介してリセス底面
１３ｂのゲート電極近傍まで延び、かつゲート電極６と
ソース電極４との間に形成されたｎ型ＡｌＧａＡｓ表面
層２３２ａ2 は、そのゲート電極側の端部がリセス１３
の側面１３ａを介してリセス底面１３ｂのゲート電極近
傍まで延びた構造となっており、その他の構成は上記第
１１の実施例によるＭＥＳＦＥＴと同一である。
【０１０６】この実施例のＭＥＳＦＥＴの製造方法は、
ＧａＡｓ活性層３の表面にゲートリセス，ゲート電極、
並びにソース及びドレイン電極を形成した後、ソース側
及びドレイン側のｎ型ＡｌＧａＡｓ表面層２３２ａ1 ，
２３２ａ2 を形成する点が上記第１１の実施例と異なっ
ている。
ＧａＡｓ活性層３の表面にゲートリセス，ゲート電極、
並びにソース及びドレイン電極を形成した後、ソース側
及びドレイン側のｎ型ＡｌＧａＡｓ表面層２３２ａ1 ，
２３２ａ2 を形成する点が上記第１１の実施例と異なっ
ている。
【０１０７】この実施例では、活性層３の、ゲート電極
とドレイン電極との間に位置するｎ型ＡｌＧａＡｓ表面
層２３２ａ1 を、そのゲート電極側端部が、ゲートリセ
ス側面１３ｂを介してゲートリセス底面１３ａまで延
び、かつ活性層３の、ゲート電極とソース電極との間に
位置するｎ型ＡｌＧａＡｓ表面層２３２ａ2 を、そのゲ
ート電極側端部が、ゲートリセス側面１３ｂを介してゲ
ートリセス底面１３ａまで延びる構造としたので、上記
第１１の実施例に比べて、リセス底面の、ゲート電極両
側部分でも表面ポテンシャルによる空乏層の厚さを抑え
ることができ、最大ドレイン電流Ｉｄｍａｘをさらに大
きく向上させることができる効果がある。
とドレイン電極との間に位置するｎ型ＡｌＧａＡｓ表面
層２３２ａ1 を、そのゲート電極側端部が、ゲートリセ
ス側面１３ｂを介してゲートリセス底面１３ａまで延
び、かつ活性層３の、ゲート電極とソース電極との間に
位置するｎ型ＡｌＧａＡｓ表面層２３２ａ2 を、そのゲ
ート電極側端部が、ゲートリセス側面１３ｂを介してゲ
ートリセス底面１３ａまで延びる構造としたので、上記
第１１の実施例に比べて、リセス底面の、ゲート電極両
側部分でも表面ポテンシャルによる空乏層の厚さを抑え
ることができ、最大ドレイン電流Ｉｄｍａｘをさらに大
きく向上させることができる効果がある。
【０１０８】実施例１３．図１８は本発明の第１３の実
施例による電界効果トランジスタの構造を示す断面図で
あり、図１９(a) 〜図１９(e) は本実施例の電界効果ト
ランジスタの製造方法を工程順に示す断面図である。
施例による電界効果トランジスタの構造を示す断面図で
あり、図１９(a) 〜図１９(e) は本実施例の電界効果ト
ランジスタの製造方法を工程順に示す断面図である。
【０１０９】図において、１１３は本実施例のＭＥＳＦ
ＥＴで、このＭＥＳＦＥＴ１１３は、上述した他の実施
例のＭＥＳＦＥＴと同様、半絶縁性ＧａＡｓ基板１上に
ノンドープＧａＡｓバッファ層２を介して形成されたｎ
型ＧａＡｓ活性層３を有している。そしてこの実施例で
は、上記活性層３上のゲート電極６の両側には、ドレイ
ン側及びソース側ｎ型ＡｌＧａＡｓ表面層２３３ａ1 ，
２３３ａ2 が形成されており、さらに該両表面層上にド
レイン側及びソース側ｎ+ コンタクト層３ａ1，３ａ2
を介してソース電極４及びドレイン電極５が形成されて
いる。
ＥＴで、このＭＥＳＦＥＴ１１３は、上述した他の実施
例のＭＥＳＦＥＴと同様、半絶縁性ＧａＡｓ基板１上に
ノンドープＧａＡｓバッファ層２を介して形成されたｎ
型ＧａＡｓ活性層３を有している。そしてこの実施例で
は、上記活性層３上のゲート電極６の両側には、ドレイ
ン側及びソース側ｎ型ＡｌＧａＡｓ表面層２３３ａ1 ，
２３３ａ2 が形成されており、さらに該両表面層上にド
レイン側及びソース側ｎ+ コンタクト層３ａ1，３ａ2
を介してソース電極４及びドレイン電極５が形成されて
いる。
【０１１０】次に製造方法について説明する。半絶縁性
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２を
介して、ピンチオフ電圧Ｖp 等で決まる所望厚さのｎ型
ＧａＡｓ活性層を形成し、その上にこれよりエネルギー
バンドギャップの高いｎ型ＡｌＧａＡｓ層２３３を形成
する。続いて該ＡｌＧａＡｓ層２３３上にこれよりエネ
ルギーバンドギャップの低いｎ+ 型ＧａＡｓコンタクト
層３ａを形成し、その上にソース電極４及びドレイン電
極５を形成する。その後ソース電極及びドレイン電極間
の所定位置にレジスト開口１５１ａを有するレジスト膜
１５１を形成する（図１９(a) ）。
ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層２を
介して、ピンチオフ電圧Ｖp 等で決まる所望厚さのｎ型
ＧａＡｓ活性層を形成し、その上にこれよりエネルギー
バンドギャップの高いｎ型ＡｌＧａＡｓ層２３３を形成
する。続いて該ＡｌＧａＡｓ層２３３上にこれよりエネ
ルギーバンドギャップの低いｎ+ 型ＧａＡｓコンタクト
層３ａを形成し、その上にソース電極４及びドレイン電
極５を形成する。その後ソース電極及びドレイン電極間
の所定位置にレジスト開口１５１ａを有するレジスト膜
１５１を形成する（図１９(a) ）。
【０１１１】次に、上記ＡｌＧａＡｓ層２３３に対する
エッチングレートがＧａＡｓ層３ａに対するものより充
分遅いエッチング処理を施して、上記ＧａＡｓ層３ａを
選択的にエッチングする（図１９(b) ）。
エッチングレートがＧａＡｓ層３ａに対するものより充
分遅いエッチング処理を施して、上記ＧａＡｓ層３ａを
選択的にエッチングする（図１９(b) ）。
【０１１２】さらにドライエッチ等で上記レジスト膜１
５１をマスクとして上記ＡｌＧａＡｓ層２３３を選択的
にエッチングする（図１９(c) ）。
５１をマスクとして上記ＡｌＧａＡｓ層２３３を選択的
にエッチングする（図１９(c) ）。
【０１１３】その後、全面にゲート金属材料６ａを蒸着
し（図１９(d) ）、上記レジスト膜１５１の除去により
その上のゲート金属材料６ａをリフトオフしてゲート電
極６を形成し、本実施例のＭＥＳＦＥＴ１１３を完成す
る。
し（図１９(d) ）、上記レジスト膜１５１の除去により
その上のゲート金属材料６ａをリフトオフしてゲート電
極６を形成し、本実施例のＭＥＳＦＥＴ１１３を完成す
る。
【０１１４】このような構成の本実施例では、上記第１
０実施例のＭＥＳＦＥＴ１１０と同様、ゲート電極６の
ドレイン側だけでなく、ソース側領域での表面ポテンシ
ャルによる空乏層もなくなり、２ＤＥＧの高移動度層が
できることとなり、このため、最大ドレイン電流を増大
できるだけでなく、入力側の寄生抵抗（Ｒs ）を著しく
低減できる。これにより高出力だけでなく、ＦＥＴの高
利得化，高効率化を図ることができる効果がある。
０実施例のＭＥＳＦＥＴ１１０と同様、ゲート電極６の
ドレイン側だけでなく、ソース側領域での表面ポテンシ
ャルによる空乏層もなくなり、２ＤＥＧの高移動度層が
できることとなり、このため、最大ドレイン電流を増大
できるだけでなく、入力側の寄生抵抗（Ｒs ）を著しく
低減できる。これにより高出力だけでなく、ＦＥＴの高
利得化，高効率化を図ることができる効果がある。
【０１１５】さらに上記第１０実施例のＭＥＳＦＥＴの
製造方法に比べて、製造工程が簡単になるという効果も
ある。
製造方法に比べて、製造工程が簡単になるという効果も
ある。
【０１１６】
【発明の効果】以上のようにこの発明（請求項１）に係
る電界効果トランジスタによれば、半導体活性層の一主
面の、ドレイン電極とゲート電極との間の領域に、上記
半導体活性層との接触面にエネルギー障壁を形成する表
面導体層を該ゲート電極と接触しないよう形成し、上記
表面導体層にドレイン電極と同一電位を印加するよう構
成したから、半導体活性層表面の、ゲート電極及びドレ
イン電極間での表面空乏層の厚さが常にゲート電極下側
の空乏層厚より小さくなり、このため上記表面空乏層に
より活性層厚が律速されることはなくなり、最大ドレイ
ン電流ＩD ｍａｘを向上させてＲＦ出力の増大を図るこ
とができる効果がある。
る電界効果トランジスタによれば、半導体活性層の一主
面の、ドレイン電極とゲート電極との間の領域に、上記
半導体活性層との接触面にエネルギー障壁を形成する表
面導体層を該ゲート電極と接触しないよう形成し、上記
表面導体層にドレイン電極と同一電位を印加するよう構
成したから、半導体活性層表面の、ゲート電極及びドレ
イン電極間での表面空乏層の厚さが常にゲート電極下側
の空乏層厚より小さくなり、このため上記表面空乏層に
より活性層厚が律速されることはなくなり、最大ドレイ
ン電流ＩD ｍａｘを向上させてＲＦ出力の増大を図るこ
とができる効果がある。
【０１１７】この発明（請求項２）によれば、上記電界
効果トランジスタにおいて、上記表面導体層をその一部
がドレイン電極に接触した構造としたので、表面導体層
にはドレイン電圧がそのまま印加されることとなり、上
記表面導体層にドレイン電極と同一電位の電圧を印加す
る配線やコンタクトホールが不要となる効果がある。
効果トランジスタにおいて、上記表面導体層をその一部
がドレイン電極に接触した構造としたので、表面導体層
にはドレイン電圧がそのまま印加されることとなり、上
記表面導体層にドレイン電極と同一電位の電圧を印加す
る配線やコンタクトホールが不要となる効果がある。
【０１１８】この発明（請求項３）によれば、請求項２
の電界効果トランジスタにおいて、上記半導体活性層
を、ゲート電極が配置されるリセスを有する構造とした
ので、チャネル厚の最小値はリセス直下の領域でのチャ
ネル厚さにより決まり、しかも半導体活性層の、リセス
底面ドレイン側に露出する部分が狭い領域に限られるこ
ととなり、表面空乏層によるドレイン電流の低下を抑制
することができる効果がある。
の電界効果トランジスタにおいて、上記半導体活性層
を、ゲート電極が配置されるリセスを有する構造とした
ので、チャネル厚の最小値はリセス直下の領域でのチャ
ネル厚さにより決まり、しかも半導体活性層の、リセス
底面ドレイン側に露出する部分が狭い領域に限られるこ
ととなり、表面空乏層によるドレイン電流の低下を抑制
することができる効果がある。
【０１１９】この発明（請求項４）によれば、請求項３
の電界効果トランジスタにおいて、上記表面導体層を、
その一部が上記リセス側面を経てリセス底面上に延在し
た構造としたので、半導体活性層のリセス下の領域で
の、表面空乏層によるチャネル厚の低減を回避すること
ができ、さらにドレイン電流を大きく向上させることが
できる効果がある。
の電界効果トランジスタにおいて、上記表面導体層を、
その一部が上記リセス側面を経てリセス底面上に延在し
た構造としたので、半導体活性層のリセス下の領域で
の、表面空乏層によるチャネル厚の低減を回避すること
ができ、さらにドレイン電流を大きく向上させることが
できる効果がある。
【０１２０】この発明（請求項５）によれば、請求項２
記載の電界効果トランジスタにおいて、上記表面導体層
を、上記半導体活性層との界面にショットキー接合が形
成される構成としたので、上記表面導体層の材料として
ゲート電極と同一のものを用いることができる効果があ
る。
記載の電界効果トランジスタにおいて、上記表面導体層
を、上記半導体活性層との界面にショットキー接合が形
成される構成としたので、上記表面導体層の材料として
ゲート電極と同一のものを用いることができる効果があ
る。
【０１２１】この発明（請求項６，７）によれば、請求
項２記載の電界効果トランジスタにおいて、上記表面導
体層を、導電型が上記半導体活性層と逆である半導体層
から構成したので、この半導体層の濃度を制御すること
により、半導体活性層との間でのエネルギー障壁をコン
トロールできる効果がある。
項２記載の電界効果トランジスタにおいて、上記表面導
体層を、導電型が上記半導体活性層と逆である半導体層
から構成したので、この半導体層の濃度を制御すること
により、半導体活性層との間でのエネルギー障壁をコン
トロールできる効果がある。
【０１２２】この発明（請求項６，８）によれば、請求
項２記載の電界効果トランジスタにおいて、上記表面導
体層を、上記半導体活性層との界面にヘテロ接合が形成
される構成としたので、上記半導体活性層表面の、ゲー
ト電極とドレイン電極との間の領域には、２次元電子ガ
ス層が形成され、空乏層が形成されることはなく、この
領域でのチャネル厚を、この領域上にショットキー接合
やＰＮ接合を形成した場合に比べて実質的に厚くでき
る。
項２記載の電界効果トランジスタにおいて、上記表面導
体層を、上記半導体活性層との界面にヘテロ接合が形成
される構成としたので、上記半導体活性層表面の、ゲー
ト電極とドレイン電極との間の領域には、２次元電子ガ
ス層が形成され、空乏層が形成されることはなく、この
領域でのチャネル厚を、この領域上にショットキー接合
やＰＮ接合を形成した場合に比べて実質的に厚くでき
る。
【０１２３】この発明（請求項９）によれば、請求項６
記載の電界効果トランジスタにおいて、上記表面導体層
を構成する半導体層を、その一部がドレイン電極と半導
体活性層との間に延在する構造とし、上記ドレイン電極
と半導体活性層との間に、該半導体活性層と同一導電型
の半導体コンタクト層を設けたので、表面導体層の形成
を半導体層のパターニングにより簡単に形成可能である
効果がある。
記載の電界効果トランジスタにおいて、上記表面導体層
を構成する半導体層を、その一部がドレイン電極と半導
体活性層との間に延在する構造とし、上記ドレイン電極
と半導体活性層との間に、該半導体活性層と同一導電型
の半導体コンタクト層を設けたので、表面導体層の形成
を半導体層のパターニングにより簡単に形成可能である
効果がある。
【０１２４】この発明（請求項１０）に係る電界効果ト
ランジスタによれば、半導体活性層の一主面の、ゲート
電極とドレイン電極との間の領域，及びゲート電極とソ
ース電極との間の領域に、それぞれ上記半導体活性層と
の接触面にヘテロ接合障壁を形成するドレイン側，及び
ソース側表面導体層を、該ゲート電極と接触しないよう
配置したので、半導体活性層の、ゲート電極のソース側
及びドレイン側に位置する領域での表面空乏層はなくな
り、ソース側の寄生抵抗を著しく低減することができ、
これによりドレイン電流の増大による高出力化だけでな
く、ＦＥＴの高利得化，高効率化を図ることができる効
果がある。
ランジスタによれば、半導体活性層の一主面の、ゲート
電極とドレイン電極との間の領域，及びゲート電極とソ
ース電極との間の領域に、それぞれ上記半導体活性層と
の接触面にヘテロ接合障壁を形成するドレイン側，及び
ソース側表面導体層を、該ゲート電極と接触しないよう
配置したので、半導体活性層の、ゲート電極のソース側
及びドレイン側に位置する領域での表面空乏層はなくな
り、ソース側の寄生抵抗を著しく低減することができ、
これによりドレイン電流の増大による高出力化だけでな
く、ＦＥＴの高利得化，高効率化を図ることができる効
果がある。
【０１２５】この発明（請求項１１）に係る電界効果ト
ランジスタによれば、半導体活性層の一主面の、ゲート
電極の両側に、バンドギャップエネルギーが該半導体活
性層より大きい表面半導体層を、ゲート電極に接触しな
いよう配置するとともに、該各表面半導体層上に、上記
活性層と同一導電型の半導体コンタクト層を配置し、該
各半導体コンタクト層上にソース電極及びドレイン電極
を配置したので、上記請求項１０に係る発明と同様、高
出力化だけでなく、ＦＥＴの高利得化，高効率化を図る
ことができる効果がある。
ランジスタによれば、半導体活性層の一主面の、ゲート
電極の両側に、バンドギャップエネルギーが該半導体活
性層より大きい表面半導体層を、ゲート電極に接触しな
いよう配置するとともに、該各表面半導体層上に、上記
活性層と同一導電型の半導体コンタクト層を配置し、該
各半導体コンタクト層上にソース電極及びドレイン電極
を配置したので、上記請求項１０に係る発明と同様、高
出力化だけでなく、ＦＥＴの高利得化，高効率化を図る
ことができる効果がある。
【０１２６】この発明（請求項１２）に係る電界効果ト
ランジスタの製造方法によれば、基板表面の半導体活性
層上に、ソース電極及びドレイン電極間の中央部分から
ドレイン電極に跨がるショットキー表面電極を形成し、
その後上記中央部分に、ショットキー表面電極の一端部
を含む開口部を有する耐エッチング膜を形成し、これを
マスクとして、上記ショットキー表面電極を、上記開口
内に露出する部分から該開口周縁部の下側に位置する部
分までエッチングし、さらに上記耐エッチング膜を用い
たゲート金属の蒸着リフトオフにより、ショットキーゲ
ート電極を形成するので、上記ゲート電極と非接触のシ
ョットキー表面電極をドレイン側に有する構造のＦＥＴ
を簡単に製造することができる効果がある。
ランジスタの製造方法によれば、基板表面の半導体活性
層上に、ソース電極及びドレイン電極間の中央部分から
ドレイン電極に跨がるショットキー表面電極を形成し、
その後上記中央部分に、ショットキー表面電極の一端部
を含む開口部を有する耐エッチング膜を形成し、これを
マスクとして、上記ショットキー表面電極を、上記開口
内に露出する部分から該開口周縁部の下側に位置する部
分までエッチングし、さらに上記耐エッチング膜を用い
たゲート金属の蒸着リフトオフにより、ショットキーゲ
ート電極を形成するので、上記ゲート電極と非接触のシ
ョットキー表面電極をドレイン側に有する構造のＦＥＴ
を簡単に製造することができる効果がある。
【０１２７】この発明（請求項１３）に係る電界効果ト
ランジスタの製造方法によれば、上記と同様に耐エッチ
ング膜を形成した後、ショットキー表面電極のエッチン
グを行い、その後上記耐エッチング膜及びショットキー
表面電極をマスクとして、半導体活性層をエッチングし
てリセスを形成し、その後上記耐エッチング膜をマスク
とする蒸着リフトによりゲート電極を形成するようにし
たので、ゲート電極が半導体活性層のリセス内に配置さ
れ、リセスとドレイン電極との間にショットキー金属表
面層を有する構造のＦＥＴを簡単に製造することができ
る効果がある。
ランジスタの製造方法によれば、上記と同様に耐エッチ
ング膜を形成した後、ショットキー表面電極のエッチン
グを行い、その後上記耐エッチング膜及びショットキー
表面電極をマスクとして、半導体活性層をエッチングし
てリセスを形成し、その後上記耐エッチング膜をマスク
とする蒸着リフトによりゲート電極を形成するようにし
たので、ゲート電極が半導体活性層のリセス内に配置さ
れ、リセスとドレイン電極との間にショットキー金属表
面層を有する構造のＦＥＴを簡単に製造することができ
る効果がある。
【０１２８】この発明（請求項１４）に係る電界効果ト
ランジスタの製造方法によれば、基板表面の第１導電型
の半導体活性層上に第２導電型の半導体層を形成し、該
半導体層のドレイン電極を配置すべき領域に第１導電型
不純物の注入により高濃度コンタクト層を形成し、その
パターニングによりゲート電極からドレイン電極に跨が
る部分を残し、残った第２導電型半導体層上に、ドレイ
ン電極を上記コンタクト層と接触させて配置したので、
ゲート電極とドレイン電極との間の半導体活性層表面上
にゲート電極と非接触の半導体層を有し、ドレイン電極
と半導体活性層との間にコンタクト層を有する構造のＦ
ＥＴを製造することができる効果がある。
ランジスタの製造方法によれば、基板表面の第１導電型
の半導体活性層上に第２導電型の半導体層を形成し、該
半導体層のドレイン電極を配置すべき領域に第１導電型
不純物の注入により高濃度コンタクト層を形成し、その
パターニングによりゲート電極からドレイン電極に跨が
る部分を残し、残った第２導電型半導体層上に、ドレイ
ン電極を上記コンタクト層と接触させて配置したので、
ゲート電極とドレイン電極との間の半導体活性層表面上
にゲート電極と非接触の半導体層を有し、ドレイン電極
と半導体活性層との間にコンタクト層を有する構造のＦ
ＥＴを製造することができる効果がある。
【０１２９】この発明（請求項１５）に係る電界効果ト
ランジスタの製造方法によれば、基板表面の第１導電型
の半導体活性層上にこれよりバンドギャップエネルギー
の大きい第１導電型の第１半導体層、及びこれよりバン
ドギャップエネルギーが小さくかつ濃度が高い第１導電
型の第２半導体層を形成した後、第２半導体層上にソー
ス電極及びドレイン電極を形成し、その後ソース電極及
びドレイン電極間のゲート電極が配置されるべき部分に
耐エッチング膜開口を有する耐エッチング膜を形成し、
これをマスクとして、上記第１半導体層に対するエッチ
ングレートが第２半導体層に対するエッチングレートよ
り遅いエッチング処理を施して、上記第２半導体層に上
記耐エッチング膜開口より広い第２半導体層開口を形成
し、続いて上記耐エッチング膜をマスクとして、上記第
２半導体層に対するエッチングレートが第１半導体層に
対するエッチングレートより遅いドライエッチング処理
を施して、上記第１半導体層に、上記耐エッチング膜開
口より広くかつ第２半導体層開口より小さい第１半導体
層開口を形成し、最後にゲート金属の蒸着リフトオフに
より、上記第１及び第２半導体層と非接触のショットキ
ーゲート電極を上記第１半導体層開口内に形成するの
で、半導体活性層との界面にヘテロ接合が形成される半
導体層を、ゲート電極両側の活性層表面に有する構造の
ＦＥＴを簡単に製造することができる効果がある。
ランジスタの製造方法によれば、基板表面の第１導電型
の半導体活性層上にこれよりバンドギャップエネルギー
の大きい第１導電型の第１半導体層、及びこれよりバン
ドギャップエネルギーが小さくかつ濃度が高い第１導電
型の第２半導体層を形成した後、第２半導体層上にソー
ス電極及びドレイン電極を形成し、その後ソース電極及
びドレイン電極間のゲート電極が配置されるべき部分に
耐エッチング膜開口を有する耐エッチング膜を形成し、
これをマスクとして、上記第１半導体層に対するエッチ
ングレートが第２半導体層に対するエッチングレートよ
り遅いエッチング処理を施して、上記第２半導体層に上
記耐エッチング膜開口より広い第２半導体層開口を形成
し、続いて上記耐エッチング膜をマスクとして、上記第
２半導体層に対するエッチングレートが第１半導体層に
対するエッチングレートより遅いドライエッチング処理
を施して、上記第１半導体層に、上記耐エッチング膜開
口より広くかつ第２半導体層開口より小さい第１半導体
層開口を形成し、最後にゲート金属の蒸着リフトオフに
より、上記第１及び第２半導体層と非接触のショットキ
ーゲート電極を上記第１半導体層開口内に形成するの
で、半導体活性層との界面にヘテロ接合が形成される半
導体層を、ゲート電極両側の活性層表面に有する構造の
ＦＥＴを簡単に製造することができる効果がある。
【図１】 本発明の第１の実施例による電界効果トラン
ジスタを説明するための図であり、図１(a) はその断面
図、図１(b) はそのチャネル部の構造を示す拡大図であ
る。
ジスタを説明するための図であり、図１(a) はその断面
図、図１(b) はそのチャネル部の構造を示す拡大図であ
る。
【図２】 上記第１の実施例の電界効果トランジスタの
製造方法を説明するための図であり、図２(a) 〜図２
(f) は上記製造方法の主要工程における断面構造を示す
図である。
製造方法を説明するための図であり、図２(a) 〜図２
(f) は上記製造方法の主要工程における断面構造を示す
図である。
【図３】 本発明の第２の実施例による電界効果トラン
ジスタの構造を示す断面図である。
ジスタの構造を示す断面図である。
【図４】 上記第２の実施例の電界効果トランジスタの
製造方法を説明するための図であり、図４(a) 〜図４
(e) は上記製造方法の各工程における断面構造を示す図
である。
製造方法を説明するための図であり、図４(a) 〜図４
(e) は上記製造方法の各工程における断面構造を示す図
である。
【図５】 本発明の第３の実施例による電界効果トラン
ジスタの構造を示す断面図である。
ジスタの構造を示す断面図である。
【図６】 上記第３実施例の電界効果トランジスタの製
造方法を説明するための図であり、図６(a) 〜図６(g）
は上記製造方法の主要工程における断面構造を示す図で
ある。
造方法を説明するための図であり、図６(a) 〜図６(g）
は上記製造方法の主要工程における断面構造を示す図で
ある。
【図７】 本発明の第４の実施例による電界効果トラン
ジスタの構造を示す断面図である。
ジスタの構造を示す断面図である。
【図８】 上記第４実施例の電界効果トランジスタの製
造方法を説明するための図であり、図８(a) 〜図８(g）
は上記製造方法の主要工程における断面構造を示す図で
ある。
造方法を説明するための図であり、図８(a) 〜図８(g）
は上記製造方法の主要工程における断面構造を示す図で
ある。
【図９】 本発明の第５の実施例による電界効果トラン
ジスタの構造を示す断面図である。
ジスタの構造を示す断面図である。
【図１０】 本発明の第６の実施例による電界効果トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図１１】 本発明の第７の実施例による電界効果トラ
ンジスタの構造を説明するための図であり、図１１(a)
はその断面構造を示す図、図１１(b) は上記トランジス
タを構成する半導体層のバンド構造を示す図である。
ンジスタの構造を説明するための図であり、図１１(a)
はその断面構造を示す図、図１１(b) は上記トランジス
タを構成する半導体層のバンド構造を示す図である。
【図１２】 本発明の第８の実施例による電界効果トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図１３】 本発明の第９の実施例による電界効果トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図１４】 本発明の第１０の実施例による電界効果ト
ランジスタの構造を説明するための図である。
ランジスタの構造を説明するための図である。
【図１５】 上記第１０の実施例の電界効果トランジス
タの製造方法を説明するための図であり、図１５(a) 〜
図１５(g）は上記製造方法の主要工程における断面構造
を示す図である。
タの製造方法を説明するための図であり、図１５(a) 〜
図１５(g）は上記製造方法の主要工程における断面構造
を示す図である。
【図１６】 本発明の第１１の実施例による電界効果ト
ランジスタの構造を説明するための図である。
ランジスタの構造を説明するための図である。
【図１７】 本発明の第１２の実施例による電界効果ト
ランジスタの構造を説明するための図である。
ランジスタの構造を説明するための図である。
【図１８】 本発明の第１３の実施例による電界効果ト
ランジスタの構造を説明するための図である。
ランジスタの構造を説明するための図である。
【図１９】 上記第１３の実施例の電界効果トランジス
タの製造方法を説明するための図であり、図１９(a) 〜
図１９(e) は上記製造方法の主要工程における断面構造
を示す図である。
タの製造方法を説明するための図であり、図１９(a) 〜
図１９(e) は上記製造方法の主要工程における断面構造
を示す図である。
【図２０】 従来のプレーナ構造の電界効果トランジス
タを説明するための図であり、図２０(a) はその断面構
造を示す図、図２０(b) はそのチャネル領域を拡大して
示す断面図である。
タを説明するための図であり、図２０(a) はその断面構
造を示す図、図２０(b) はそのチャネル領域を拡大して
示す断面図である。
【図２１】 従来のリセス構造の電界効果トランジスタ
を説明するための断面図である。
を説明するための断面図である。
１ 半絶縁性ＧａＡｓ基板、２ ノンドープＧａＡｓバ
ッファ層、３ ｎ型ＧａＡｓ活性層、３ａ1 ドレイン
側ｎ+ 型ＧａＡｓコンタクト層、３ａ2 ソース側ｎ+
型ＧａＡｓコンタクト層、４ ソース電極、５ ドレイ
ン電極、６ ショットキーゲート電極、１３ ゲートリ
セス、１３ａ リセス底面、１３ｂ リセス側面、１０
１〜１１３ ＭＥＳＦＥＴ、１２４ ｎ型半導体層、１
４１，３１１，３３１ 第１のフォトレジスト膜、１４
２，３１２，３３２ 第２のフォトレジスト膜、１４３
第３のフォトレジスト膜、１４２ａ，１４３ａ，３１
２ａ，３３１ａ レジスト開口、２１１〜２１３ ショ
ットキー表面電極、２２４ａ，２２５ａ，２２６ａ ｐ
型ＧａＡｓ表面層、２２４ｂ ｎ+ 型コンタクト層、２
２７ａ，２３０ ｎ型ＡｌＧａＡｓ層、２２７ｂ ｎ+
型ＡｌＧａＡｓコンタクト層、２２８ａ，２２９ａ ｎ
+ 型ＡｌＧａＡｓ表面層、２３０ａ1 ，２３１ａ1 ，２
３２ａ1 ，２３３ａ1 ドレイン側ｎ+ 型ＡｌＧａＡｓ
表面層、２３０ａ2 ，２３１ａ2 ，２３２ａ2 ，２３３
ａ2 ソース側ｎ+ 型ＡｌＧａＡｓ表面層、２３０ｂ
ｎ+ 型ＡｌＧａＡｓコンタクト層。
ッファ層、３ ｎ型ＧａＡｓ活性層、３ａ1 ドレイン
側ｎ+ 型ＧａＡｓコンタクト層、３ａ2 ソース側ｎ+
型ＧａＡｓコンタクト層、４ ソース電極、５ ドレイ
ン電極、６ ショットキーゲート電極、１３ ゲートリ
セス、１３ａ リセス底面、１３ｂ リセス側面、１０
１〜１１３ ＭＥＳＦＥＴ、１２４ ｎ型半導体層、１
４１，３１１，３３１ 第１のフォトレジスト膜、１４
２，３１２，３３２ 第２のフォトレジスト膜、１４３
第３のフォトレジスト膜、１４２ａ，１４３ａ，３１
２ａ，３３１ａ レジスト開口、２１１〜２１３ ショ
ットキー表面電極、２２４ａ，２２５ａ，２２６ａ ｐ
型ＧａＡｓ表面層、２２４ｂ ｎ+ 型コンタクト層、２
２７ａ，２３０ ｎ型ＡｌＧａＡｓ層、２２７ｂ ｎ+
型ＡｌＧａＡｓコンタクト層、２２８ａ，２２９ａ ｎ
+ 型ＡｌＧａＡｓ表面層、２３０ａ1 ，２３１ａ1 ，２
３２ａ1 ，２３３ａ1 ドレイン側ｎ+ 型ＡｌＧａＡｓ
表面層、２３０ａ2 ，２３１ａ2 ，２３２ａ2 ，２３３
ａ2 ソース側ｎ+ 型ＡｌＧａＡｓ表面層、２３０ｂ
ｎ+ 型ＡｌＧａＡｓコンタクト層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 29/50 Ｊ 9171−4Ｍ 29/80 Ｆ
Claims (15)
- 【請求項１】 基板上に形成された半導体活性層と、 該半導体活性層の一主面上に形成されたショットキーゲ
ート電極と、 上記半導体活性層の一主面の、ゲート電極両側の領域上
に形成されたソース電極及びドレイン電極と、 上記半導体活性層の一主面の、上記ドレイン電極とゲー
ト電極との間の領域に、該ゲート電極と接触しないよう
形成され、上記半導体活性層との接触面にエネルギー障
壁を形成する表面導体層とを備え、 上記表面導体層は、上記ドレイン電極と同じ電位が印加
されるものであることを特徴とする電界効果トランジス
タ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、 上記表面導体層は、その一部をドレイン電極に接触させ
たものであることを特徴とする電界効果トランジスタ。 - 【請求項３】 請求項２記載の電界効果トランジスタに
おいて、 上記半導体活性層は、その一主面の，ソース電極とドレ
イン電極との間にリセス部を有し、 上記ゲート電極は、該リセス内に配置されていることを
特徴とする電界効果トランジスタ。 - 【請求項４】 請求項３記載の電界効果トランジスタに
おいて、 上記表面導体層は、その一部が上記リセスの側面を経て
その底面まで延びているものであることを特徴とする電
界効果トランジスタ。 - 【請求項５】 請求項２記載の電界効果トランジスタに
おいて、 上記表面導体層は、上記半導体活性層との界面にショッ
トキー接合が形成されるよう金属材料から構成したもの
であることを特徴とする電界効果トランジスタ。 - 【請求項６】 請求項２記載の電界効果トランジスタに
おいて、 上記表面導体層は、半導体層から構成されていることを
特徴とする電界効果トランジスタ。 - 【請求項７】 請求項６記載の電界効果トランジスタに
おいて、 上記表面導体層は、上記半導体活性層との界面にＰＮ接
合が形成されるよう、上記半導体活性層とは逆の導電型
の半導体層から構成したものであることを特徴とする電
界効果トランジスタ。 - 【請求項８】 請求項６記載の電界効果トランジスタに
おいて、 上記表面導体層は、上記半導体活性層との界面にヘテロ
接合が形成されるよう、上記半導体活性層とはエネルギ
ーバンドギャップが異なる半導体層から構成したもので
あることを特徴とする電界効果トランジスタ。 - 【請求項９】 請求項６記載の電界効果トランジスタに
おいて、 上記ドレイン電極と半導体活性層との間には、該半導体
活性層と同一導電型の高濃度半導体コンタクト層が設け
られており、 上記表面導体層を構成する半導体層の一部は、ドレイン
電極と半導体活性層との間に位置していることを特徴と
する電界効果トランジスタ。 - 【請求項１０】 基板上に形成された半導体活性層と、 該半導体活性層の一主面上に形成されたショットキーゲ
ート電極と、 上記半導体活性層の一主面の、ゲート電極両側の領域上
に形成されたソース電極及びドレイン電極と、 上記半導体活性層の一主面の、上記ドレイン電極とゲー
ト電極との間の領域に、該ゲート電極と接触しないよう
形成され、上記半導体活性層との接触面にエネルギー障
壁を形成するドレイン側表面導体層と、 上記半導体活性層の一主面の、上記ソース電極とゲート
電極との間の領域に、該ゲート電極と接触しないよう形
成され、上記半導体活性層との接触面にエネルギー障壁
を形成するソース側表面導体層とを備え、 上記ドレイン側表面導体層は、ドレイン電極と同一電位
が印加されるものであることを特徴とする電界効果トラ
ンジスタ。 - 【請求項１１】 基板上に形成された半導体活性層と、 該半導体活性層の一主面上に形成されたショットキーゲ
ート電極と、 上記半導体活性層の一主面の、ゲート電極両側にこれに
接触しないよう配置された、該半導体活性層よりバンド
ギャップエネルギーが大きい、該半導体活性層と同一導
電型の表面半導体層と、 上記各表面半導体層上に配置された、上記活性層と同一
導電型の半導体コンタクト層と、 上記各半導体コンタクト層上に配置されたソース電極及
びドレイン電極とを備えたことを特徴とする電界効果ト
ランジスタ。 - 【請求項１２】 基板上に第１導電型の半導体活性層を
形成する工程と、 該半導体活性層上にソース電極及びドレイン電極を形成
する工程と、 上記半導体活性層，ソース電極及びドレイン電極上の全
面にショットキー金属膜を形成する工程と、 上記ショットキー金属膜をパターニングして、ソース電
極及びドレイン電極間の略中央部分からドレイン電極に
またがるショットキー表面電極を形成する工程と、 全面に耐エッチング膜を形成し、該耐エッチング膜をパ
ターニングして、上記ソース電極及びドレイン電極間の
略中央部分に、ショットキー表面電極の一端部を含むよ
う耐エッチング膜開口を形成する工程と、 上記パターニングした耐エッチング膜をマスクとして、
上記ショットキー表面電極を、上記耐エッチング膜開口
内に露出する部分から該開口周縁部下側に位置する部分
までエッチングする工程と、 全面にゲート金属を蒸着し、上記耐エッチング膜の除去
によりその上の蒸着ゲート金属をリフトオフして、上記
ショットキー表面電極と非接触であるショットキゲート
電極を形成する工程とを含むことを特徴とする電界効果
トランジスタの製造方法。 - 【請求項１３】 基板上に第１導電型の半導体活性層を
形成する工程と、 該半導体活性層上にソース電極及びドレイン電極を形成
する工程と、 上記半導体活性層，ソース電極及びドレイン電極上の全
面にショットキー金属膜を形成する工程と、 上記ショットキー金属膜をパターニングして、ソース電
極及びドレイン電極間の略中央部分からドレイン電極に
またがるショットキー表面電極を形成する工程と、 全面に耐エッチング膜を形成し、該耐エッチング膜をパ
ターニングして、上記ソース電極及びドレイン電極間の
略中央部分に、ショットキー表面電極の一端部を含むよ
う耐エッチング膜開口を形成する工程と、 上記パターニングした耐エッチング膜をマスクとして、
上記ショットキー表面電極をエッチングする工程と、 上記耐エッチング膜及びショットキー表面電極をマスク
として半導体活性層をエッチングして、半導体活性層の
表面にリセスを形成する工程と、 上記パターニングした耐エッチング膜をマスクとして、
上記ショットキー表面電極を、上記耐エッチング膜開口
内に露出する部分から該開口周縁部下側に位置する部分
までエッチングする工程と、 全面にゲート金属を蒸着し、上記耐エッチング膜の除去
によりその上の蒸着ゲート金属をリフトオフして、上記
ショットキー表面電極と非接触のショットキーゲート電
極を上記リセス内に形成する工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項１４】 基板上に第１導電型の半導体活性層を
形成する工程と、 該半導体活性層上に、第２導電型の半導体層，あるいは
バンドギャップエネルギーが該活性層より大きい第１導
電型の半導体層を形成する工程と、 上記半導体層の一部に選択的に第１導電型の不純物を注
入して第１導電型の高濃度コンタクト層を形成する工程
と、 上記半導体層をパターニングして、上記高濃度コンタク
ト層に隣接する表面半導体層を形成する工程と、 上記半導体活性層上にソース電極を形成するとともに、
上記高濃度コンタクト層上にドレイン電極を、その一部
が上記表面半導体層と重なるよう形成する工程と、 ゲート金属材料の蒸着リフトオフにより、上記表面半導
体層の、高濃度コンタクト層と反対側の端部に近接する
位置に、該表面半導体層と非接触のショットキーゲート
電極を形成する工程とを含むことを特徴とする電界効果
トランジスタの製造方法。 - 【請求項１５】 基板上に第１導電型の半導体活性層を
形成する工程と、 該半導体活性層上にこれよりバンドギャップエネルギー
の大きい第１導電型の第１半導体層を形成する工程と、 上記第１導電型の第１半導体層上に、これよりバンドギ
ャップエネルギーが小さくかつ濃度が高い第１導電型の
第１半導体層を形成する工程と、 上記第１半導体層上にソース電極及びドレイン電極を形
成する工程と、 全面に形成した耐エッチング膜をパターニングして、ソ
ース電極及びドレイン電極間のゲート電極が配置される
べき部分に耐エッチング膜開口を形成する工程と、 上記パターニングした耐エッチング膜をマスクとして、
上記第１半導体層に対するエッチングレートが第２半導
体層に対するエッチングレートより遅いエッチング処理
を施して、上記第２半導体層に上記耐エッチング膜開口
より広い第２半導体層開口部を形成する工程と、 上記パターニングした耐エッチング膜をマスクとして、
上記第２半導体層に対するエッチングレートが第１半導
体層に対するエッチングレートより遅いドライエッチン
グ処理を施して、上記第１半導体層に、上記耐エッチン
グ膜開口より広くかつ第２半導体層開口部より小さい第
１半導体層開口を形成する工程と、 全面にゲート金属を蒸着し、上記耐エッチング膜の除去
によりその上の蒸着ゲート金属をリフトオフして、上記
第１及び第２半導体層と非接触のショットキーゲート電
極を上記第１半導体層開口内に形成する工程とを含むこ
とを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10680094A JPH07321126A (ja) | 1994-05-20 | 1994-05-20 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10680094A JPH07321126A (ja) | 1994-05-20 | 1994-05-20 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321126A true JPH07321126A (ja) | 1995-12-08 |
Family
ID=14442956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10680094A Pending JPH07321126A (ja) | 1994-05-20 | 1994-05-20 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081304A1 (ja) * | 2004-02-20 | 2005-09-01 | Nec Corporation | 電界効果トランジスタ |
-
1994
- 1994-05-20 JP JP10680094A patent/JPH07321126A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081304A1 (ja) * | 2004-02-20 | 2005-09-01 | Nec Corporation | 電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7407859B2 (en) | Compound semiconductor device and its manufacture | |
| US4984036A (en) | Field effect transistor with multiple grooves | |
| US4641161A (en) | Heterojunction device | |
| US5399886A (en) | Heterojunction FET with a high potential barrier layer and gate structure | |
| JPH05275463A (ja) | 半導体装置 | |
| JP3294411B2 (ja) | 半導体装置の製造方法 | |
| US6507051B1 (en) | Semiconductor integrated circuit device | |
| US6429471B1 (en) | Compound semiconductor field effect transistor and method for the fabrication thereof | |
| JP2746482B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH06260507A (ja) | 半導体装置及びその製造方法 | |
| US5905277A (en) | Field-effect transistor and method of manufacturing the same | |
| US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
| JPH07321126A (ja) | 電界効果トランジスタ及びその製造方法 | |
| GB2225898A (en) | Gaas fet manufacturing process | |
| JPH1098057A (ja) | 電界効果トランジスタ | |
| US5455441A (en) | Semiconductor device having a structure for accelerating carriers | |
| JP2689960B2 (ja) | 半導体装置 | |
| JP3767759B2 (ja) | 電界効果型半導体素子 | |
| JP3113689B2 (ja) | 半導体装置 | |
| JP3002291B2 (ja) | 半導体装置 | |
| JP3383057B2 (ja) | 半導体装置 | |
| JPH0818036A (ja) | 半導体装置 | |
| CN116825830A (zh) | 多维栅控高线性N面GaN基射频功率器件及其制备方法 | |
| JPH0855861A (ja) | 電界効果トランジスタ、及びその製造方法 | |
| JP2001308110A (ja) | 半導体装置 |