JPH1098057A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 (修正有)
【課題】 化合物半導体電界効果トランジスタのドレイ
ン耐圧の向上を図る。 【解決手段】 n−GaAs基板1を用い、この基板上
にn- −GaAs層2、i−AlGaAs層3を順次形
成した後、これらの上にn型のトランジスタを形成す
る。そして、n−GaAs基板の裏面には、オーミック
電極9を形成し、表側のドレイン電極8と接続する。こ
の構造によると、ドレイン電圧を上昇していった場合、
ドレイン側で電子は基板側にも流れ、ドレイン領域での
電流集中が緩和される。これにより、ドレイン耐圧の向
上を図ることができる。
ン耐圧の向上を図る。 【解決手段】 n−GaAs基板1を用い、この基板上
にn- −GaAs層2、i−AlGaAs層3を順次形
成した後、これらの上にn型のトランジスタを形成す
る。そして、n−GaAs基板の裏面には、オーミック
電極9を形成し、表側のドレイン電極8と接続する。こ
の構造によると、ドレイン電圧を上昇していった場合、
ドレイン側で電子は基板側にも流れ、ドレイン領域での
電流集中が緩和される。これにより、ドレイン耐圧の向
上を図ることができる。
Description
【0001】
【発明の属する技術分野】本発明は、ドレイン耐圧を向
上した化合物半導体電界効果トランジスタに関する。
上した化合物半導体電界効果トランジスタに関する。
【0002】
【従来の技術】従来の一般的なn型導電層を有するガリ
ウム砒素ショットキー障壁型電界効果トランジスタ(G
aAs MESFET)の模式図を図8に示す。MES
FETは、半絶縁性GaAs基板15上に、アンドーブ
のバッファ層(i層16)、n型導電層(n層4)が形
成してあり、ゲート領域近傍のn層4の一部がエッチン
グ除去され、リセス構造が形成されている。更にこのリ
セス内にショットキーゲート電極6が、又リセスより外
のn層4上にはオーミック性のソース電極7とドレイン
電極8が形成されている。そして裏面には、例えばAu
10が形成され、その裏面電極は接地されている。
ウム砒素ショットキー障壁型電界効果トランジスタ(G
aAs MESFET)の模式図を図8に示す。MES
FETは、半絶縁性GaAs基板15上に、アンドーブ
のバッファ層(i層16)、n型導電層(n層4)が形
成してあり、ゲート領域近傍のn層4の一部がエッチン
グ除去され、リセス構造が形成されている。更にこのリ
セス内にショットキーゲート電極6が、又リセスより外
のn層4上にはオーミック性のソース電極7とドレイン
電極8が形成されている。そして裏面には、例えばAu
10が形成され、その裏面電極は接地されている。
【0003】
【発明が解決しようとする課題】従来のFETにおい
て、ドレイン電圧を上昇させていくと、例えばIE3 Tr
ansactions on Electron Devices,vol.ED-25,No6,JUNE
1978 pp567-573の「Light Emission and Burnout Charac
teristics of GaAs Power MESFET's 」に示されているよ
うに、リセス端部で高電界が発生する。又、リセス端部
近傍はドレイン電流が集中し、高電界、高電流による破
壊が生じる問題がある。
て、ドレイン電圧を上昇させていくと、例えばIE3 Tr
ansactions on Electron Devices,vol.ED-25,No6,JUNE
1978 pp567-573の「Light Emission and Burnout Charac
teristics of GaAs Power MESFET's 」に示されているよ
うに、リセス端部で高電界が発生する。又、リセス端部
近傍はドレイン電流が集中し、高電界、高電流による破
壊が生じる問題がある。
【0004】本発明は、上記リセス端でのドレイン電流
の集中を抑制し、破壊しにくくする、あるいは劣化しに
くいFETを提供することを目的とする。
の集中を抑制し、破壊しにくくする、あるいは劣化しに
くいFETを提供することを目的とする。
【0005】
【課題を解決するための手段】本発明は、上記目的を達
成するため基板の裏面もドレイン電極とした。すなわち
裏面からもドレイン電流が流れるようにすることによ
り、リセス端での電流集中を抑制することができる。
成するため基板の裏面もドレイン電極とした。すなわち
裏面からもドレイン電流が流れるようにすることによ
り、リセス端での電流集中を抑制することができる。
【0006】裏面をドレイン電極とするため、基板とし
てn型を用い、その上には低濃度n層またはp層あるい
はアンドーブのGaAs層(i層)を形成する。必要に
よってこれらの層の上に更にGaAsよりバンドギャッ
プの広いAlGaAs層を挿入する。そしてこれらの上
には通常のn型導電性を有するMESFETを形成す
る。上記低濃度のn層、p層、i層、あるいはAlGa
As層は表面のソース電極と裏面のドレイン電極の間を
電流が流れないようにするための層である。
てn型を用い、その上には低濃度n層またはp層あるい
はアンドーブのGaAs層(i層)を形成する。必要に
よってこれらの層の上に更にGaAsよりバンドギャッ
プの広いAlGaAs層を挿入する。そしてこれらの上
には通常のn型導電性を有するMESFETを形成す
る。上記低濃度のn層、p層、i層、あるいはAlGa
As層は表面のソース電極と裏面のドレイン電極の間を
電流が流れないようにするための層である。
【0007】次に本構造におれる、ドレイン電圧を印加
した場合の電子の動きを説明する。ソース領域下では、
電子は電界によるエネルギを得ていないため伝導帯近傍
に位置している。したがって、n層下のi層又はp層と
の接合部に形成されているポテンシャル障壁、あるいは
図2(a)に示すようにAlGaAs層のバンド不連続
による障壁で裏面へ電子は流れ込むことができない。し
かし、ドレイン領域下では電子は、電界によるエネルギ
を得ているため、上記ポテンシャル障壁を乗り越えて裏
面のドレイン電極に到達することができる(図2
(b))。
した場合の電子の動きを説明する。ソース領域下では、
電子は電界によるエネルギを得ていないため伝導帯近傍
に位置している。したがって、n層下のi層又はp層と
の接合部に形成されているポテンシャル障壁、あるいは
図2(a)に示すようにAlGaAs層のバンド不連続
による障壁で裏面へ電子は流れ込むことができない。し
かし、ドレイン領域下では電子は、電界によるエネルギ
を得ているため、上記ポテンシャル障壁を乗り越えて裏
面のドレイン電極に到達することができる(図2
(b))。
【0008】上記動作原理により、ドレイン電流はゲー
トの電位によって制御することができる。
トの電位によって制御することができる。
【0009】
【発明の実施の形態】本発明の実施の形態について図を
用いて説明する。
用いて説明する。
【0010】まず図3(a)に示すように、濃度1×1
017cm-3のn−GaAs基板上1に例えばMOCVD法
で濃度1×1016cm-3のn- −GaAs層2を1μm成
長させ、続いてアンドーブのi−Alx Ga1-x As層
(x=0.25)3を0.2μm成長させ、最後に濃度
1×1017cm-3のn−GaAs層4を0.3μm成長さ
せる。
017cm-3のn−GaAs基板上1に例えばMOCVD法
で濃度1×1016cm-3のn- −GaAs層2を1μm成
長させ、続いてアンドーブのi−Alx Ga1-x As層
(x=0.25)3を0.2μm成長させ、最後に濃度
1×1017cm-3のn−GaAs層4を0.3μm成長さ
せる。
【0011】次に、図3(b)に示すように、レジスト
層をパターニングして、ゲート領域近傍のn−GaAs
層4をH2 SO4 +H2 O2 +H2 Oの液で0.15μ
mエッチング除去し、リセス構造を形成する。次に、プ
ラズマCVD法でSiO2 膜5を0.5μm成長させ
る。
層をパターニングして、ゲート領域近傍のn−GaAs
層4をH2 SO4 +H2 O2 +H2 Oの液で0.15μ
mエッチング除去し、リセス構造を形成する。次に、プ
ラズマCVD法でSiO2 膜5を0.5μm成長させ
る。
【0012】次に、図3(c)に示すようにゲート領域
のSiO2 膜5をCF4 を用いたドライエッチング法で
除去した後、WSiを0.1μm、Auを0.5μmス
パッタ法でウェハ全面に蒸着する。レジストをマスクと
してAr+ ミリング法で不要なAuとWSiを除去する
ことにより、図3(c)に示すようなT型ゲート電極を
形成する。
のSiO2 膜5をCF4 を用いたドライエッチング法で
除去した後、WSiを0.1μm、Auを0.5μmス
パッタ法でウェハ全面に蒸着する。レジストをマスクと
してAr+ ミリング法で不要なAuとWSiを除去する
ことにより、図3(c)に示すようなT型ゲート電極を
形成する。
【0013】次に、レジストをマスクとして(図示せ
ず)、ソース、ドレイン、電極形成領域のSiO2 をH
Fでエッチング除去した後、AuGeを0.15μm、
Niを0.04μm真空蒸着法で形成する。レジストを
除去した後400℃一分の熱処理を行い、AuGeとN
iをGaAsと反応させ、オーミック性のソース電極7
及びドレイン電極8を形成する。
ず)、ソース、ドレイン、電極形成領域のSiO2 をH
Fでエッチング除去した後、AuGeを0.15μm、
Niを0.04μm真空蒸着法で形成する。レジストを
除去した後400℃一分の熱処理を行い、AuGeとN
iをGaAsと反応させ、オーミック性のソース電極7
及びドレイン電極8を形成する。
【0014】次に、n−GaAs基板1の裏面にAuG
eを0.15μm、Niを0.04μm蒸着した後、再
度400℃一分の熱処理を行い、続いてAu10をメッ
キ法で2μm形成することにより、FETの製造が完了
する。
eを0.15μm、Niを0.04μm蒸着した後、再
度400℃一分の熱処理を行い、続いてAu10をメッ
キ法で2μm形成することにより、FETの製造が完了
する。
【0015】本構造のFETのドレイン耐圧を測定した
結果を図4(a)に示す。
結果を図4(a)に示す。
【0016】従来構造(図4(b)に示す)では、例え
ばVg=0において、ドレイン電流が急増するドレイン
電圧、つまりドレイン耐圧は10V程度であったのに対
し、本構造では、20V近い耐圧が得られ、特にドレイ
ン電流が大きい領域において大幅な耐圧の向上を図るこ
とができた。
ばVg=0において、ドレイン電流が急増するドレイン
電圧、つまりドレイン耐圧は10V程度であったのに対
し、本構造では、20V近い耐圧が得られ、特にドレイ
ン電流が大きい領域において大幅な耐圧の向上を図るこ
とができた。
【0017】図5は本発明の他の実施例であり、図3の
FETと異なりi−AlGaAs層3の代わりにp−G
aAs層11がn−GaAs層4の下に挿入されてい
る。p−GaAs層11は1×1018cm-3の濃度で0.
05μm程度の構成である。これによっても同様の耐圧
の向上が図れる。
FETと異なりi−AlGaAs層3の代わりにp−G
aAs層11がn−GaAs層4の下に挿入されてい
る。p−GaAs層11は1×1018cm-3の濃度で0.
05μm程度の構成である。これによっても同様の耐圧
の向上が図れる。
【0018】図6に他の実施例を示す。このFETは、
図3と異なり、i−Inx Ga1-xAs層(x≒0.
2、厚さ0.015μm)12と、濃度約2×1018cm
-3、厚さがゲート下で0.04μmのn−AlGaAs
層13が形成されている。本構造はいわゆるHEMT構
造であり、この場合もドレイン耐圧の向上を図ることが
できる。
図3と異なり、i−Inx Ga1-xAs層(x≒0.
2、厚さ0.015μm)12と、濃度約2×1018cm
-3、厚さがゲート下で0.04μmのn−AlGaAs
層13が形成されている。本構造はいわゆるHEMT構
造であり、この場合もドレイン耐圧の向上を図ることが
できる。
【0019】図7は他の実施例であり、図3の実施例の
構造に加え、表側のドレイン領域にn+ GaAs層14
を形成することを特徴としている。このn+ GaAs層
14により、裏面のドレイン電極10へ電子が流れ込み
やすくなり、更にリセス端での電界集中を緩和すること
が可能となる。
構造に加え、表側のドレイン領域にn+ GaAs層14
を形成することを特徴としている。このn+ GaAs層
14により、裏面のドレイン電極10へ電子が流れ込み
やすくなり、更にリセス端での電界集中を緩和すること
が可能となる。
【0020】
【発明の効果】本発明の電界効果トランジスタによれ
ば、ドレイン耐圧の向上を図ることができる。
ば、ドレイン耐圧の向上を図ることができる。
【0021】その理由としては、基板の裏側もドレイン
電極としたことにより、ソースから注入された電子は、
基板の方へも流れ込むためドレイン側のリセス端での電
流集中が抑制されるためである。
電極としたことにより、ソースから注入された電子は、
基板の方へも流れ込むためドレイン側のリセス端での電
流集中が抑制されるためである。
【図1】本発明のGaAsFETを示す断面図である。
【図2】(a)図1のA−A間の伝導帯のバンドを示す
図である。 (b)図1のB−B間の伝導帯のバンドを示す図であ
る。
図である。 (b)図1のB−B間の伝導帯のバンドを示す図であ
る。
【図3】(a)、(b)、(c)は本発明のGaAsF
ETの他の実施例の製作工程を示す断面図である。
ETの他の実施例の製作工程を示す断面図である。
【図4】(a)本発明にかかるFETのドレイン耐圧を
示す図である。 (b)従来のFETのドレイン耐圧を示す図である。
示す図である。 (b)従来のFETのドレイン耐圧を示す図である。
【図5】本発明のGaAsFETの他の実施例を示す断
面図である。
面図である。
【図6】本発明のGaAsFETの他の実施例を示す断
面図である。
面図である。
【図7】本発明のGaAsFETの他の実施例を示す断
面図である。
面図である。
【図8】従来構造のGaAsFETを示す断面図であ
る。
る。
1 n型GaAs基板 2 低濃度GaAs層 3 i−AlGaAs層 4 n−GaAs 5 SiO2 6 ゲート電流 7 ソース電流 8 ドレイン電流 9 オーミック電極 10 Au 11 p−GaAs 12 i−InGaAs 13 n−AlGaAs 14 n+ −GaAs 15 半絶縁性GaAs基板 16 i−GaAs 17 表面空乏層
Claims (3)
- 【請求項1】 n型導電層を有する化合物半導体電界効
果トランジスタにおいて該化合物半導体基板の裏面にド
レイン電極を備えたことを特徴とする化合物半導体電界
効果トランジスタ。 - 【請求項2】 n型基板上に低濃度のn型層もしくはp
型層を備え、更にその上にn型導電層を有し、かつ前記
n型基板の電位をドレインと等しくなるよう接続したこ
とを特徴とする化合物半導体電界効果トランジスタ。 - 【請求項3】 前記低濃度のn型層もしくはp型層とそ
の上のn型導電層の間にGaAsよりバンドギャップの
広い半導体層あるいはp型層を挿入したことを特徴とす
る請求項2に記載の化合物半導体電界効果トランジス
タ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08250169A JP3077599B2 (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ |
US08/933,836 US6147370A (en) | 1996-09-20 | 1997-09-19 | Field effect transistor with first and second drain electrodes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08250169A JP3077599B2 (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1098057A true JPH1098057A (ja) | 1998-04-14 |
JP3077599B2 JP3077599B2 (ja) | 2000-08-14 |
Family
ID=17203854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08250169A Expired - Fee Related JP3077599B2 (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6147370A (ja) |
JP (1) | JP3077599B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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