JP2643890B2 - トンネルトランジスタ - Google Patents
トンネルトランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は電界効果型のトンネルト
ランジスタに関し、特に、大きなピーク・バレー比を有
する負性抵抗特性が得られ、動作マージンの広いトンネ
ルトランジスタの構造に関するものである。このトンネ
ルトランジスタは超高集積回路の基本素子として利用さ
れる。
ランジスタに関し、特に、大きなピーク・バレー比を有
する負性抵抗特性が得られ、動作マージンの広いトンネ
ルトランジスタの構造に関するものである。このトンネ
ルトランジスタは超高集積回路の基本素子として利用さ
れる。
【０００２】
【従来の技術】高性能な半導体集積回路を実現するため
には、高性能・多機能のトランジスタが必要である。多
機能が実現できるものとしては、半導体表面におけるｐ
+ −ｎ+ 接合でのトンネル現象を利用する、通常のＳｉ
ＭＯＳＦＥＴやＧａＡｓ ＭＥＳＦＥＴとは動作原理
の異なる電界効果型のトンネルトランジスタが提案され
ている。
には、高性能・多機能のトランジスタが必要である。多
機能が実現できるものとしては、半導体表面におけるｐ
+ −ｎ+ 接合でのトンネル現象を利用する、通常のＳｉ
ＭＯＳＦＥＴやＧａＡｓ ＭＥＳＦＥＴとは動作原理
の異なる電界効果型のトンネルトランジスタが提案され
ている。
【０００３】このデバイスについては、例えば、本出願
人の出願に係る特開昭５８−９６７６６号公報（特公平
６−１２８２１）や特開平５−４１５２０号公報などに
記載されている。このトランジスタはＭＯＳＦＥＴの微
細化の極限で問題となってくるトンネル効果を積極的に
利用したものであり、微細化に適する構造と共に負性抵
抗特性の利用により多機能動作を実現することができ、
集積回路の高密度化が可能になる。
人の出願に係る特開昭５８−９６７６６号公報（特公平
６−１２８２１）や特開平５−４１５２０号公報などに
記載されている。このトランジスタはＭＯＳＦＥＴの微
細化の極限で問題となってくるトンネル効果を積極的に
利用したものであり、微細化に適する構造と共に負性抵
抗特性の利用により多機能動作を実現することができ、
集積回路の高密度化が可能になる。
【０００４】図４は、従来のこの種のトンネルトランジ
スタの模式断面図である。同図において、３１は半絶縁
性ＧａＡｓ基板、３２はｎ+ 型ＧａＡｓソース領域、３
３はｐ+ 型ＧａＡｓドレイン領域、３４は、ノンドープ
のＡｌ0.5 Ｇａ0.5 Ａｓからなる真性ＡｌＧａＡｓ絶縁
層、３５はＡｌからなるゲート電極、３６、３７は、Ａ
ｕからなり、それぞれソース領域、ドレイン領域にオー
ミック接触するソース電極とドレイン電極である。
スタの模式断面図である。同図において、３１は半絶縁
性ＧａＡｓ基板、３２はｎ+ 型ＧａＡｓソース領域、３
３はｐ+ 型ＧａＡｓドレイン領域、３４は、ノンドープ
のＡｌ0.5 Ｇａ0.5 Ａｓからなる真性ＡｌＧａＡｓ絶縁
層、３５はＡｌからなるゲート電極、３６、３７は、Ａ
ｕからなり、それぞれソース領域、ドレイン領域にオー
ミック接触するソース電極とドレイン電極である。
【０００５】図５は、図４に示した従来のトンネルトラ
ンジスタのゲート下の基板表面に形成されるチャネル領
域とドレイン領域間のバンド図であり、Ｅｃは伝導帯
端、Ｅｖは価電子帯端、Ｅｆはフェルミレベル、Ｅｃｆ
はチャネル領域のフェルミレベルからドレイン領域の伝
導帯までのエネルギー差、Ｅｖｆはドレイン領域のフェ
ルミレベルからチャネル領域の価電子帯までのエネルギ
ー差である。
ンジスタのゲート下の基板表面に形成されるチャネル領
域とドレイン領域間のバンド図であり、Ｅｃは伝導帯
端、Ｅｖは価電子帯端、Ｅｆはフェルミレベル、Ｅｃｆ
はチャネル領域のフェルミレベルからドレイン領域の伝
導帯までのエネルギー差、Ｅｖｆはドレイン領域のフェ
ルミレベルからチャネル領域の価電子帯までのエネルギ
ー差である。
【０００６】次に、図４、図５を参照してこの従来のト
ンネルトランジスタの動作について説明する。ソース電
極３６をアース電位とし、ゲート電極３５には電圧を印
加せず、ドレイン電極３７に正の電圧を印加すると、ｎ
+ 型ＧａＡｓソース領域３２とｐ+ 型ＧａＡｓドレイン
領域３３との間は基板を介して順方向バイアスになる。
このバイアス方向は逆方向バイアスに比べドレイン電流
が流れ易いが、キャリアの拡散電流が顕著とならない電
圧以下（ＧａＡｓで０．７Ｖ以下）にしておけば、ほと
んど電流は流れない。
ンネルトランジスタの動作について説明する。ソース電
極３６をアース電位とし、ゲート電極３５には電圧を印
加せず、ドレイン電極３７に正の電圧を印加すると、ｎ
+ 型ＧａＡｓソース領域３２とｐ+ 型ＧａＡｓドレイン
領域３３との間は基板を介して順方向バイアスになる。
このバイアス方向は逆方向バイアスに比べドレイン電流
が流れ易いが、キャリアの拡散電流が顕著とならない電
圧以下（ＧａＡｓで０．７Ｖ以下）にしておけば、ほと
んど電流は流れない。
【０００７】次に、ゲート電極３５に大きな正の電圧を
印加すると、ソース・ドレイン間の基板表面のポテンシ
ャルが下げられてポテンシャル井戸が形成され、１０12
ｃｍ-2程度の電子が蓄積したチャネル領域が形成され
る。その結果、このチャネル領域は電子濃度が大きいた
め縮退した半導体となり、等価的にｎ+ 型ＧａＡｓとな
る。このため、ｎ+ 型ＧａＡｓソース領域３２とチャネ
ル領域は完全な導通状態となる。
印加すると、ソース・ドレイン間の基板表面のポテンシ
ャルが下げられてポテンシャル井戸が形成され、１０12
ｃｍ-2程度の電子が蓄積したチャネル領域が形成され
る。その結果、このチャネル領域は電子濃度が大きいた
め縮退した半導体となり、等価的にｎ+ 型ＧａＡｓとな
る。このため、ｎ+ 型ＧａＡｓソース領域３２とチャネ
ル領域は完全な導通状態となる。
【０００８】一方、チャネル領域とドレイン領域（ｐ+
型ＧａＡｓ）との間は図５に示すようにエサキダイオー
ド（トンネルダイオード）と同様の接合（トンネル接
合）が形成される。ソース・ドレイン間に小さな順方向
電圧を印加すると、チャネル領域の伝導帯の電子がドレ
イン領域の価電子帯の空の状態にトンネルするようにな
るため、順方向電圧に応じて増加する電流が流れる。
型ＧａＡｓ）との間は図５に示すようにエサキダイオー
ド（トンネルダイオード）と同様の接合（トンネル接
合）が形成される。ソース・ドレイン間に小さな順方向
電圧を印加すると、チャネル領域の伝導帯の電子がドレ
イン領域の価電子帯の空の状態にトンネルするようにな
るため、順方向電圧に応じて増加する電流が流れる。
【０００９】ソース・ドレイン間電圧が増加すると、こ
の伝導帯と価電子帯のエネルギー的な重なりが少なくな
ってくるため、電流は一旦減少する。さらに電圧を増加
すると、チャネル領域の伝導帯の電子やドレイン領域の
正孔が熱的にポテンシャル障壁（Ｅｃｆ、Ｅｖｆ）を乗
り越えるようになり、再び電流（拡散電流）が増加す
る。この時、ドレイン領域はチャネル領域よりも大きな
縮退度となるように設計しておく必要があるため、Ｅｃ
ｆがＥｖｆより大きくなっており（５０ｍｅＶ〜１００
ｍｅＶ）、拡散電流としては主に正孔電流が流れる。
の伝導帯と価電子帯のエネルギー的な重なりが少なくな
ってくるため、電流は一旦減少する。さらに電圧を増加
すると、チャネル領域の伝導帯の電子やドレイン領域の
正孔が熱的にポテンシャル障壁（Ｅｃｆ、Ｅｖｆ）を乗
り越えるようになり、再び電流（拡散電流）が増加す
る。この時、ドレイン領域はチャネル領域よりも大きな
縮退度となるように設計しておく必要があるため、Ｅｃ
ｆがＥｖｆより大きくなっており（５０ｍｅＶ〜１００
ｍｅＶ）、拡散電流としては主に正孔電流が流れる。
【００１０】したがって、電流−電圧特性にはＮ型の負
性抵抗特性が現れる。トンネル電流の大きさは半導体チ
ャネル層に誘起される電子の濃度に依存するため、この
負性抵抗特性はゲート電極に印加する電圧により制御さ
れることになり、ゲート制御可能な双安定回路などの機
能を有するトランジスタが得られる。
性抵抗特性が現れる。トンネル電流の大きさは半導体チ
ャネル層に誘起される電子の濃度に依存するため、この
負性抵抗特性はゲート電極に印加する電圧により制御さ
れることになり、ゲート制御可能な双安定回路などの機
能を有するトランジスタが得られる。
【００１１】
【発明が解決しようとする課題】上述した従来のトンネ
ルトランジスタでは、ドレイン領域からチャネル領域へ
の正孔による大きな拡散電流が流れるため、負性抵抗特
性の谷電流（バレー電流）が大きくなっており、負性抵
抗特性の性能指標となるピーク・バレー比が小さくなっ
ている。また、この正孔電流はほとんどゲート電圧によ
り制御されない。このような理由から、この素子を用い
た機能回路の動作マージンが狭くなり、回路設計が困難
であった。
ルトランジスタでは、ドレイン領域からチャネル領域へ
の正孔による大きな拡散電流が流れるため、負性抵抗特
性の谷電流（バレー電流）が大きくなっており、負性抵
抗特性の性能指標となるピーク・バレー比が小さくなっ
ている。また、この正孔電流はほとんどゲート電圧によ
り制御されない。このような理由から、この素子を用い
た機能回路の動作マージンが狭くなり、回路設計が困難
であった。
【００１２】本発明はこの点に鑑みてなされたものであ
って、その目的は、第１に、ピーク・バレー比を高める
ことであり、第２に、拡散電流に対するゲート電圧の制
御性を向上させることであって、このことにより、より
性能の高いトンネルトランジスタを提供しようとするも
のである。
って、その目的は、第１に、ピーク・バレー比を高める
ことであり、第２に、拡散電流に対するゲート電圧の制
御性を向上させることであって、このことにより、より
性能の高いトンネルトランジスタを提供しようとするも
のである。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、ノンドープまたは低不純物濃度の
第１導電型のチャネル領域と、前記チャネル領域の一方
の端部に接して設けられた第１導電型のソース領域と、
前記チャネル領域の他方の端部に接して設けられた、該
チャネル領域のバンドギャップよりも狭いバンドギャッ
プの半導体材料により形成され、第２導電型の不純物が
高濃度にドープされて縮退したバンド構造を持つドレイ
ン領域と、前記チャネル領域の上に設けられたキャリア
供給層および／または絶縁層と、前記キャリア供給層ま
たは前記絶縁層の上に形成されたゲート電極と、前記ソ
ース領域上および前記ドレイン領域上にそれぞれ設けら
れたソース電極およびドレイン電極と、を有することを
特徴とするトンネルトランジスタ、が提供される。
め、本発明によれば、ノンドープまたは低不純物濃度の
第１導電型のチャネル領域と、前記チャネル領域の一方
の端部に接して設けられた第１導電型のソース領域と、
前記チャネル領域の他方の端部に接して設けられた、該
チャネル領域のバンドギャップよりも狭いバンドギャッ
プの半導体材料により形成され、第２導電型の不純物が
高濃度にドープされて縮退したバンド構造を持つドレイ
ン領域と、前記チャネル領域の上に設けられたキャリア
供給層および／または絶縁層と、前記キャリア供給層ま
たは前記絶縁層の上に形成されたゲート電極と、前記ソ
ース領域上および前記ドレイン領域上にそれぞれ設けら
れたソース電極およびドレイン電極と、を有することを
特徴とするトンネルトランジスタ、が提供される。
【００１４】
【作用】本発明のトンネルトランジスタにおいては、ド
レイン領域にチャネル領域よりもバンドギャップ幅の狭
い半導体を用いるため、トンネル電流が増加して正孔に
よる拡散電流が相対的に減少し、大きなピーク・バレー
比が得られる。また、ドレイン領域にチャネル領域より
もバンドギャップ幅の狭い半導体を用いたことにより、
拡散電流における電子電流の比率が高くなり、結果的
に、ゲート電圧による拡散電流に対する制御性が高ま
る。
レイン領域にチャネル領域よりもバンドギャップ幅の狭
い半導体を用いるため、トンネル電流が増加して正孔に
よる拡散電流が相対的に減少し、大きなピーク・バレー
比が得られる。また、ドレイン領域にチャネル領域より
もバンドギャップ幅の狭い半導体を用いたことにより、
拡散電流における電子電流の比率が高くなり、結果的
に、ゲート電圧による拡散電流に対する制御性が高ま
る。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］ 図１は、本発明の第１の実施例の層構造を示す断面図で
ある。図１において、１１は半絶縁性ＧａＡｓ基板、１
２はｎ+ 型ＧａＡｓソース領域、１３は、アクセプタ濃
度が５×１０19ｃｍ-3でＩｎ0.15Ｇａ0.85Ａｓからなる
ｐ+ 型ＩｎＧａＡｓドレイン領域、１４は、ｎ型のＡｌ
0.5 Ｇａ0.5 Ａｓからなるｎ型ＡｌＧａＡｓ電子供給層
（キャリア供給層）、１５はＡｌからなるゲート電極、
１６、１７は、Ａｕからなり、それぞれソース領域、ド
レイン領域にオーミック接触するソース電極とドレイン
電極である。
て詳細に説明する。 ［第１の実施例］ 図１は、本発明の第１の実施例の層構造を示す断面図で
ある。図１において、１１は半絶縁性ＧａＡｓ基板、１
２はｎ+ 型ＧａＡｓソース領域、１３は、アクセプタ濃
度が５×１０19ｃｍ-3でＩｎ0.15Ｇａ0.85Ａｓからなる
ｐ+ 型ＩｎＧａＡｓドレイン領域、１４は、ｎ型のＡｌ
0.5 Ｇａ0.5 Ａｓからなるｎ型ＡｌＧａＡｓ電子供給層
（キャリア供給層）、１５はＡｌからなるゲート電極、
１６、１７は、Ａｕからなり、それぞれソース領域、ド
レイン領域にオーミック接触するソース電極とドレイン
電極である。
【００１６】図２は、本実施例のトンネルトランジスタ
のゲート下の基板表面に形成されるチャネル領域とドレ
イン領域間のバンド図であり、Ｅｃは伝導帯端、Ｅｖは
価電子帯端、Ｅｆはフェルミレベル、Ｅｃｆはチャネル
領域のフェルミレベルからドレイン領域の伝導帯までの
エネルギー差、Ｅｖｆはドレイン領域のフェルミレベル
からチャネル領域の価電子帯までのエネルギー差であ
る。
のゲート下の基板表面に形成されるチャネル領域とドレ
イン領域間のバンド図であり、Ｅｃは伝導帯端、Ｅｖは
価電子帯端、Ｅｆはフェルミレベル、Ｅｃｆはチャネル
領域のフェルミレベルからドレイン領域の伝導帯までの
エネルギー差、Ｅｖｆはドレイン領域のフェルミレベル
からチャネル領域の価電子帯までのエネルギー差であ
る。
【００１７】次に、図１、図２を参照して、本実施例の
トンネルトランジスタの動作について説明する。本実施
例の従来例との相違点は、第１に、ドレイン領域のバン
ドギャップ幅がチャネル領域（基板）のそれより狭くな
っていることであり、第２に、ゲート下に選択ドープヘ
テロ接合が形成されている点である。この第２の特徴に
より、ゲート電極に電圧を印加しない状態で、チャネル
領域はすでに電子が蓄積したディプリーション状態にな
っている。そして、ここに蓄積される電子の濃度はゲー
ト電極１５に印加される電圧によって制御される。
トンネルトランジスタの動作について説明する。本実施
例の従来例との相違点は、第１に、ドレイン領域のバン
ドギャップ幅がチャネル領域（基板）のそれより狭くな
っていることであり、第２に、ゲート下に選択ドープヘ
テロ接合が形成されている点である。この第２の特徴に
より、ゲート電極に電圧を印加しない状態で、チャネル
領域はすでに電子が蓄積したディプリーション状態にな
っている。そして、ここに蓄積される電子の濃度はゲー
ト電極１５に印加される電圧によって制御される。
【００１８】ｐ+ 型ＩｎＧａＡｓドレイン領域（Ｉｎ
0.15Ｇａ0.85Ａｓ）１３のバンドギャップ幅は約１．２
ｅＶと、チャネル領域（ＧａＡｓ）のそれよりも約０．
２ｅＶ小さくなっている。このため、チャネル・ドレイ
ン間のトンネル確率は従来のドレインにＧａＡｓを用い
た場合よりも大幅に大きくなり、トンネル電流が増大す
る。一方、正孔による拡散電流はＥｖｆに依存するが、
この大きさは従来例の場合とほとんど同じであるため、
正孔による拡散電流は変わらない。したがって、相対的
にトンネル電流に比べて正孔による拡散電流が減少する
ことになり、ピーク・バレー比が向上する。
0.15Ｇａ0.85Ａｓ）１３のバンドギャップ幅は約１．２
ｅＶと、チャネル領域（ＧａＡｓ）のそれよりも約０．
２ｅＶ小さくなっている。このため、チャネル・ドレイ
ン間のトンネル確率は従来のドレインにＧａＡｓを用い
た場合よりも大幅に大きくなり、トンネル電流が増大す
る。一方、正孔による拡散電流はＥｖｆに依存するが、
この大きさは従来例の場合とほとんど同じであるため、
正孔による拡散電流は変わらない。したがって、相対的
にトンネル電流に比べて正孔による拡散電流が減少する
ことになり、ピーク・バレー比が向上する。
【００１９】また、チャネル領域の縮退度はゲート電圧
で変化するが最大５０ｍｅＶ程度である。このため、狭
バンドギャップドレイン領域の縮退度が０．１ｅＶ程度
であってもＥｃｆはＥｖｆよりも５０ｍｅＶ程度小さく
なり、拡散電流はチャネル領域からの電子電流が主とな
る。このような状況ではバレー電流が電子の拡散電流に
よって決められるようになるが、もともと正孔電流に隠
されていた電流成分であるため、ピーク・バレー比は従
来例よりも大きい。
で変化するが最大５０ｍｅＶ程度である。このため、狭
バンドギャップドレイン領域の縮退度が０．１ｅＶ程度
であってもＥｃｆはＥｖｆよりも５０ｍｅＶ程度小さく
なり、拡散電流はチャネル領域からの電子電流が主とな
る。このような状況ではバレー電流が電子の拡散電流に
よって決められるようになるが、もともと正孔電流に隠
されていた電流成分であるため、ピーク・バレー比は従
来例よりも大きい。
【００２０】而して、電子による拡散電流はチャネル領
域のキャリア濃度に依存しており、そして上述したよう
にキャリア濃度はゲート電圧によって制御可能であるた
め、この電流はゲート電圧により制御されることにな
る。このように、本願発明のトンネルトランジスタで
は、トンネル電流ばかりでなく拡散電流もゲート電極に
よる制御が可能となり、負性抵抗特性を有するトランジ
スタ特性全体をゲートで制御できることになる。
域のキャリア濃度に依存しており、そして上述したよう
にキャリア濃度はゲート電圧によって制御可能であるた
め、この電流はゲート電圧により制御されることにな
る。このように、本願発明のトンネルトランジスタで
は、トンネル電流ばかりでなく拡散電流もゲート電極に
よる制御が可能となり、負性抵抗特性を有するトランジ
スタ特性全体をゲートで制御できることになる。
【００２１】次に、本発明の第１の実施例の製造方法に
ついて説明する。まず、半絶縁性ＧａＡｓ基板上に厚さ
５００ｎｍのノンドープＧａＡｓをＭＢＥ（Molecular
Beam Epitaxy)法により成長させた。ソース領域をエッ
チングで堀り、そこにＳｅドープのｎ+ 型ＧａＡｓを気
相成長（ＶＰＥ）法により埋め込んだ。次に、ドレイン
領域をエッチングしてそこにＺｎドープのｐ+ 型Ｉｎ
0.15Ｇａ0.85ＡｓをＶＰＥ法により埋め込んだ。ソース
領域は、埋め込み法に代えイオン注入などの不純物導入
法によって形成するようにしてもよい。また、ＶＰＥ法
に代え有機金属気相成長（ＭＯＣＶＤ）法を用いてソー
ス領域やドレイン領域を埋め込むようにしてもよい。
ついて説明する。まず、半絶縁性ＧａＡｓ基板上に厚さ
５００ｎｍのノンドープＧａＡｓをＭＢＥ（Molecular
Beam Epitaxy)法により成長させた。ソース領域をエッ
チングで堀り、そこにＳｅドープのｎ+ 型ＧａＡｓを気
相成長（ＶＰＥ）法により埋め込んだ。次に、ドレイン
領域をエッチングしてそこにＺｎドープのｐ+ 型Ｉｎ
0.15Ｇａ0.85ＡｓをＶＰＥ法により埋め込んだ。ソース
領域は、埋め込み法に代えイオン注入などの不純物導入
法によって形成するようにしてもよい。また、ＶＰＥ法
に代え有機金属気相成長（ＭＯＣＶＤ）法を用いてソー
ス領域やドレイン領域を埋め込むようにしてもよい。
【００２２】さらに、この構造の上に３０ｎｍのｎ型Ａ
ｌ0.5 Ｇａ0.5 ＡｓをＭＢＥ法により形成した。続い
て、ゲート電極となるＡｌ膜を蒸着し、このＡｌ膜およ
びｎ型Ａｌ0.5 Ｇａ0.5 Ａｓをゲート形状に加工した。
最後に、Ａｕ電極をｎ+ 型ＧａＡｓソース領域上および
ｐ+ 型ＩｎＧａＡｓドレイン領域上に形成して本実施例
の構造を完成させた。
ｌ0.5 Ｇａ0.5 ＡｓをＭＢＥ法により形成した。続い
て、ゲート電極となるＡｌ膜を蒸着し、このＡｌ膜およ
びｎ型Ａｌ0.5 Ｇａ0.5 Ａｓをゲート形状に加工した。
最後に、Ａｕ電極をｎ+ 型ＧａＡｓソース領域上および
ｐ+ 型ＩｎＧａＡｓドレイン領域上に形成して本実施例
の構造を完成させた。
【００２３】ゲート幅１０μｍの素子において、負性抵
抗特性のピーク・バレー比として従来デバイスよりも数
倍大きな１５が得られ、また、トンネル電流および拡散
電流がゲート電圧で制御されたトランジスタ特性が得ら
れた。
抗特性のピーク・バレー比として従来デバイスよりも数
倍大きな１５が得られ、また、トンネル電流および拡散
電流がゲート電圧で制御されたトランジスタ特性が得ら
れた。
【００２４】［第２の実施例］ 図３は、本発明の第２の実施例の層構造を示す模式図で
ある。図３において、２１は半絶縁性ＧａＡｓ基板、２
２はｎ+ 型ＧａＡｓソース層、２８はノンドープＧａＡ
ｓチャネル層、２３はｐ型のＩｎ0.15Ｇａ0.85Ａｓから
なるｐ+ 型ＩｎＧａＡｓドレイン層、２４は、ｎ型のＡ
ｌ0.5 Ｇａ0.5 Ａｓからなるｎ型ＡｌＧａＡｓ電子供給
層（キャリア供給層）、２５はＡｌからなるゲート電
極、２６、２７は、Ａｕからなり、それぞれソース層、
ドレイン層にオーミック接触するソース電極とドレイン
電極である。
ある。図３において、２１は半絶縁性ＧａＡｓ基板、２
２はｎ+ 型ＧａＡｓソース層、２８はノンドープＧａＡ
ｓチャネル層、２３はｐ型のＩｎ0.15Ｇａ0.85Ａｓから
なるｐ+ 型ＩｎＧａＡｓドレイン層、２４は、ｎ型のＡ
ｌ0.5 Ｇａ0.5 Ａｓからなるｎ型ＡｌＧａＡｓ電子供給
層（キャリア供給層）、２５はＡｌからなるゲート電
極、２６、２７は、Ａｕからなり、それぞれソース層、
ドレイン層にオーミック接触するソース電極とドレイン
電極である。
【００２５】この第２の実施例のトンネルトランジスタ
の動作は第１の実施例の場合と同様である。この構造
は、その作成過程で複数の再成長工程を経なくても良い
ため、作成が容易になるとともに、トンネル接合界面に
おける不純物の取り込みが少なくなるという利点があ
る。特に、後者により一層のピーク・バレー比の向上を
図ることができる。
の動作は第１の実施例の場合と同様である。この構造
は、その作成過程で複数の再成長工程を経なくても良い
ため、作成が容易になるとともに、トンネル接合界面に
おける不純物の取り込みが少なくなるという利点があ
る。特に、後者により一層のピーク・バレー比の向上を
図ることができる。
【００２６】次に、この第２の実施例の作製方法につい
て説明する。まず、半絶縁性ＧａＡｓ基板上に、ＭＢＥ
法により、ソース層となるｎ+ 型ＧａＡｓ層を５００ｎ
ｍの厚さに、チャネル層となるノンドープＧａＡｓ層を
１００ｎｍの膜厚に、ドレイン層となるｐ+ 型Ｉｎ0.15
Ｇａ0.85Ａｓを２００ｎｍの膜厚にそれぞれ連続的に成
長させた。ソース層までエッチングしてｎ+ −ｉ−ｐ+
構造の側面を露出させ、ＭＢＥ法によりｎ型Ａｌ0.5 Ｇ
ａ0.5 Ａｓを３０ｎｍの厚さに再成長させた。続いて、
ゲート電極となるＡｌ膜を蒸着してこのＡｌ膜およびｎ
型Ａｌ0.5 Ｇａ0.5 Ａｓをゲート形状に加工した。最後
に、Ａｕ電極をｎ+ 型ＧａＡｓソース層上およびｐ+ 型
ＩｎＧａＡｓドレイン層上に形成して本実施例の構造を
完成させた。
て説明する。まず、半絶縁性ＧａＡｓ基板上に、ＭＢＥ
法により、ソース層となるｎ+ 型ＧａＡｓ層を５００ｎ
ｍの厚さに、チャネル層となるノンドープＧａＡｓ層を
１００ｎｍの膜厚に、ドレイン層となるｐ+ 型Ｉｎ0.15
Ｇａ0.85Ａｓを２００ｎｍの膜厚にそれぞれ連続的に成
長させた。ソース層までエッチングしてｎ+ −ｉ−ｐ+
構造の側面を露出させ、ＭＢＥ法によりｎ型Ａｌ0.5 Ｇ
ａ0.5 Ａｓを３０ｎｍの厚さに再成長させた。続いて、
ゲート電極となるＡｌ膜を蒸着してこのＡｌ膜およびｎ
型Ａｌ0.5 Ｇａ0.5 Ａｓをゲート形状に加工した。最後
に、Ａｕ電極をｎ+ 型ＧａＡｓソース層上およびｐ+ 型
ＩｎＧａＡｓドレイン層上に形成して本実施例の構造を
完成させた。
【００２７】ゲート幅１０μｍの素子において、トンネ
ル電流および拡散電流がゲート電圧で制御されたトラン
ジスタ特性が得られ、そして負性抵抗特性のピーク・バ
レー比としては第１の実施例よりも大きな２０が得られ
た。
ル電流および拡散電流がゲート電圧で制御されたトラン
ジスタ特性が得られ、そして負性抵抗特性のピーク・バ
レー比としては第１の実施例よりも大きな２０が得られ
た。
【００２８】［実施例の変更］以上好ましい実施例につ
いて説明したが、本発明はこれら実施例に限定されるも
のではなく、特許請求の範囲に記載された範囲内におい
て各種の変更が可能である。例えば、実施例では、基板
や狭バンドギャップ幅のドレイン領域などの半導体材料
としてＧａＡｓやＩｎ0.15Ｇａ0.85Ａｓしか示さなかっ
たが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩｎＰ、ＩｎＧａＡｓ、
ＧａＳｂなどの他の半導体材料を用いても同様の効果を
得ることができる。
いて説明したが、本発明はこれら実施例に限定されるも
のではなく、特許請求の範囲に記載された範囲内におい
て各種の変更が可能である。例えば、実施例では、基板
や狭バンドギャップ幅のドレイン領域などの半導体材料
としてＧａＡｓやＩｎ0.15Ｇａ0.85Ａｓしか示さなかっ
たが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩｎＰ、ＩｎＧａＡｓ、
ＧａＳｂなどの他の半導体材料を用いても同様の効果を
得ることができる。
【００２９】また、基板、ソース領域（層）、チャネル
領域（層）の半導体は必ずしもホモ接合を形成する同種
の半導体である必要はなく、ヘテロ接合を形成する異種
の半導体であってもよい。また、電子供給層としては、
ｎ型ＡｌＧａＡｓに代え、ｎ型のＩｎＡｌＡｓ、Ｉｎ
Ｐ、ＧａＰ、ＡｌＧａＰなど他の半導体材料を用いても
よい。また、電子供給層に代え、ノンドープのＡｌＧａ
Ａｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＧａＰなどの絶縁性を示
す半導体や、ＳｉＯ2 、Ｓｉ3 Ｎ4 、ＡｌＮ、Ａｌ2 Ｏ
3 などの絶縁体を用いていわゆるＭＩＳ（Metal-Insula
tor-Semiconductor ）ＦＥＴ構造に構成してもよい。さ
らに、ｎ型の半導体層と絶縁体とを組み合わせてＭＩＳ
Ｓ（Metal-Insulator-Semiconductor-Semiconductor ）
ＦＥＴ構造としてもよい。
領域（層）の半導体は必ずしもホモ接合を形成する同種
の半導体である必要はなく、ヘテロ接合を形成する異種
の半導体であってもよい。また、電子供給層としては、
ｎ型ＡｌＧａＡｓに代え、ｎ型のＩｎＡｌＡｓ、Ｉｎ
Ｐ、ＧａＰ、ＡｌＧａＰなど他の半導体材料を用いても
よい。また、電子供給層に代え、ノンドープのＡｌＧａ
Ａｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＧａＰなどの絶縁性を示
す半導体や、ＳｉＯ2 、Ｓｉ3 Ｎ4 、ＡｌＮ、Ａｌ2 Ｏ
3 などの絶縁体を用いていわゆるＭＩＳ（Metal-Insula
tor-Semiconductor ）ＦＥＴ構造に構成してもよい。さ
らに、ｎ型の半導体層と絶縁体とを組み合わせてＭＩＳ
Ｓ（Metal-Insulator-Semiconductor-Semiconductor ）
ＦＥＴ構造としてもよい。
【００３０】ゲート電極材料としてはＡｌしか示さなか
ったが、ショットキー接合を形成する他の金属材料や低
抵抗の半導体材料でもよい。また、ソースおよびドレイ
ン電極はＡｕしか示さなかったが、ソースおよびドレイ
ン領域とオーミック接合を形成する他の金属材料や低抵
抗半導体材料でもよい。
ったが、ショットキー接合を形成する他の金属材料や低
抵抗の半導体材料でもよい。また、ソースおよびドレイ
ン電極はＡｕしか示さなかったが、ソースおよびドレイ
ン領域とオーミック接合を形成する他の金属材料や低抵
抗半導体材料でもよい。
【００３１】上記実施例では、ソースおよびチャネルの
伝導型がｎ型のものしか示さなかったが、これらの領域
がｐ型となるように全ての領域の伝導型を反対にした構
造でも本発明が適用できることは明かである。
伝導型がｎ型のものしか示さなかったが、これらの領域
がｐ型となるように全ての領域の伝導型を反対にした構
造でも本発明が適用できることは明かである。
【００３２】
【発明の効果】以上説明したように、本発明による電界
効果型トンネルトランジスタは、チャネル領域−ドレイ
ン領域間にｎ+ −ｐ+ 接合を形成するとともにドレイン
領域のバンドギャップ幅をチャネル領域の半導体層のそ
れよりも狭くしたものであるので、トンネル電流が増加
し、また拡散電流における電子の比率を高めることがで
きる。したがって、本発明によれば、大きなピーク・バ
レー比が得られるとともに、ゲート電圧による拡散電流
の制御が可能となり、動作マージンの大きな機能回路の
実現が可能となる。
効果型トンネルトランジスタは、チャネル領域−ドレイ
ン領域間にｎ+ −ｐ+ 接合を形成するとともにドレイン
領域のバンドギャップ幅をチャネル領域の半導体層のそ
れよりも狭くしたものであるので、トンネル電流が増加
し、また拡散電流における電子の比率を高めることがで
きる。したがって、本発明によれば、大きなピーク・バ
レー比が得られるとともに、ゲート電圧による拡散電流
の制御が可能となり、動作マージンの大きな機能回路の
実現が可能となる。
【図１】本発明の第１の実施例を示す断面図。
【図２】図１の実施例のチャネル領域−ドレイン領域間
のバンド図。
のバンド図。
【図３】本発明の第２の実施例を示す断面図。
【図４】従来例の断面図。
【図５】図４の従来例のチャネル領域−ドレイン領域間
のバンド図。
のバンド図。
１１、２１、３１ 半絶縁性ＧａＡｓ基板 １２、３２ ｎ+ 型ＧａＡｓソース領域 ２２ ｎ+ 型ＧａＡｓソース層 １３ ｐ+ 型ＩｎＧａＡｓドレイン領域 ２３ ｐ+ 型ＩｎＧａＡｓドレイン層 ３３ ｐ+ 型ＧａＡｓドレイン領域 １４、２４ ｎ型ＡｌＧａＡｓ電子供給層（キャリア供
給層） ３４ 真性ＡｌＧａＡｓ絶縁層 １５、２５、３５ ゲート電極 １６、２６、３６ ソース電極 １７、２７、３７ ドレイン電極 ２８ ノンドープＧａＡｓチャネル層 Ｅｃ 伝導帯端 Ｅｖ 価電子帯端 Ｅｆ フェルミレベル Ｅｃｆ 伝導帯端−フェルミレベル間エネルギー Ｅｖｆ 価電子帯端−フェルミレベル間エネルギー
給層） ３４ 真性ＡｌＧａＡｓ絶縁層 １５、２５、３５ ゲート電極 １６、２６、３６ ソース電極 １７、２７、３７ ドレイン電極 ２８ ノンドープＧａＡｓチャネル層 Ｅｃ 伝導帯端 Ｅｖ 価電子帯端 Ｅｆ フェルミレベル Ｅｃｆ 伝導帯端−フェルミレベル間エネルギー Ｅｖｆ 価電子帯端−フェルミレベル間エネルギー
Claims (3)
- 【請求項１】 ノンドープまたは低不純物濃度の第１導
電型のチャネル領域と、前記チャネル領域の一方の端部
に接して設けられた第１導電型のソース領域と、前記チ
ャネル領域の他方の端部に接して設けられた、該チャネ
ル領域のバンドギャップよりも狭いバンドギャップの半
導体材料により形成され、第２導電型の不純物が高濃度
にドープされて縮退したバンド構造を持つドレイン領域
と、前記チャネル領域の上に設けられたキャリア供給層
および／または絶縁層と、前記キャリア供給層または前
記絶縁層の上に形成されたゲート電極と、前記ソース領
域上および前記ドレイン領域上にそれぞれ設けられたソ
ース電極およびドレイン電極と、を有することを特徴と
するトンネルトランジスタ。 - 【請求項２】 前記ソース領域および前記ドレイン領域
が、前記チャネル領域を構成しているノンドープまたは
低不純物濃度の第１導電型の半導体基板の表面領域内に
形成されていることを特徴とする請求項１記載のトンネ
ルトランジスタ。 - 【請求項３】 半導体基板上に、前記ソース領域、前記
チャネル領域および前記ドレイン領域がこの順に積層さ
れ、前記キャリア供給層または前記絶縁層が前記チャネ
ル領域の側面に形成されていることを特徴とする請求項
１記載のトンネルトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6338882A JP2643890B2 (ja) | 1994-12-29 | 1994-12-29 | トンネルトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6338882A JP2643890B2 (ja) | 1994-12-29 | 1994-12-29 | トンネルトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186272A JPH08186272A (ja) | 1996-07-16 |
| JP2643890B2 true JP2643890B2 (ja) | 1997-08-20 |
Family
ID=18322277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6338882A Expired - Fee Related JP2643890B2 (ja) | 1994-12-29 | 1994-12-29 | トンネルトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643890B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1900681B1 (en) * | 2006-09-15 | 2017-03-15 | Imec | Tunnel Field-Effect Transistors based on silicon nanowires |
| EP1936696A1 (en) * | 2006-12-22 | 2008-06-25 | INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) | A field effect transistor device and methods of production thereof |
| JP5470786B2 (ja) * | 2008-09-22 | 2014-04-16 | サンケン電気株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235057A (ja) * | 1992-02-19 | 1993-09-10 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH06302623A (ja) * | 1993-04-13 | 1994-10-28 | Nec Corp | トンネルトランジスタおよびその製造方法 |
-
1994
- 1994-12-29 JP JP6338882A patent/JP2643890B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235057A (ja) * | 1992-02-19 | 1993-09-10 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH06302623A (ja) * | 1993-04-13 | 1994-10-28 | Nec Corp | トンネルトランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08186272A (ja) | 1996-07-16 |
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