JP2530806B2 - 相補型論理構造 - Google Patents
相補型論理構造Info
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- 230000000295 complement effect Effects 0.000 title claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims description 2
- 238000011067 equilibration Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 239000004047 hole gas Substances 0.000 description 6
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 230000037230 mobility Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- MKTJTLRLXTUJCM-UHFFFAOYSA-N azanium;hydrogen peroxide;hydroxide Chemical compound [NH4+].[OH-].OO MKTJTLRLXTUJCM-UHFFFAOYSA-N 0.000 description 1
- 101150106967 cgaa gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は一般に相補型論理構造に関し、特に変調ドー
プ・ヘテロ接合を用いて製造した該構造に関する。
プ・ヘテロ接合を用いて製造した該構造に関する。
多種の論理回路が考案され半導体を用いて製造されて
来たけれども、現在の工業技術において特別な関心を引
くものの１つは相補対称型であり、当業者によりCMOSデ
バイスと称されている。CMOSデバイスの本質的特徴は１
つがｐチャネルデバイスで他の１つがｎチャネルデバイ
スである２つの電解効果トランジスタ（FET）から成る
ことである。最も簡単な回路動作の場合このトランジス
タは同様の動作特性を持っていなければならない。従っ
て「相補型」という用語は適切である。この２つのトラ
ンジスタは典型的には共通基板上に互いに隣接して製造
される。CMOSデバイスは論理ゲート例えば反転器として
機能するように配線することができる。勿論、反転器以
外の論理ゲートを製造することもできる。
来たけれども、現在の工業技術において特別な関心を引
くものの１つは相補対称型であり、当業者によりCMOSデ
バイスと称されている。CMOSデバイスの本質的特徴は１
つがｐチャネルデバイスで他の１つがｎチャネルデバイ
スである２つの電解効果トランジスタ（FET）から成る
ことである。最も簡単な回路動作の場合このトランジス
タは同様の動作特性を持っていなければならない。従っ
て「相補型」という用語は適切である。この２つのトラ
ンジスタは典型的には共通基板上に互いに隣接して製造
される。CMOSデバイスは論理ゲート例えば反転器として
機能するように配線することができる。勿論、反転器以
外の論理ゲートを製造することもできる。
CMOSには他の論理回路技術に比べて電力消費が比較的
小さいという有利な特徴がある。FETの１つが典型的に
はOFFとなりこのFETにより取り込まれる電流が名目的に
はゼロとなるからこのことは正しいと言える。他の論理
回路に対する他の利点には、立上り及び立下り時間特性
がよりよいことと伝達時間がより短いことがある。
小さいという有利な特徴がある。FETの１つが典型的に
はOFFとなりこのFETにより取り込まれる電流が名目的に
はゼロとなるからこのことは正しいと言える。他の論理
回路に対する他の利点には、立上り及び立下り時間特性
がよりよいことと伝達時間がより短いことがある。
シリコンでCMOS構造を製造することは今では当業者に
はよく知られているけれども、シリコン以外の材料例え
ばIII−Ｖ族化合物半導体で相補型対称構造を製造する
ことが多くの場合望ましいと思われる。通常このような
半導体におけるキャリアの移動度はシリコンの場合より
もはるかに大きいからである。移動度が大きくなると例
えば動作速度が大きくなるというようにデバイス特性を
望ましいものにする。そのようなIII−Ｖ族半導体の一
例はGaAsである。
はよく知られているけれども、シリコン以外の材料例え
ばIII−Ｖ族化合物半導体で相補型対称構造を製造する
ことが多くの場合望ましいと思われる。通常このような
半導体におけるキャリアの移動度はシリコンの場合より
もはるかに大きいからである。移動度が大きくなると例
えば動作速度が大きくなるというようにデバイス特性を
望ましいものにする。そのようなIII−Ｖ族半導体の一
例はGaAsである。
しかし、GaAsで相補対称構造を製造することはいくつ
かの理由により困難であった。電子移動度はGaAsの場合
よりシリコンの場合の方がはるかに大きいが、ホール
（正孔）移動度は大まかに云えば両者ともに同じであ
る。その結果、ｐチャネルトランジスタはｎチャネルト
ランジスタに比べて速度が小さく電流−電圧特性が悪
い。従って相補型構造の潜在的利点のうちの多くが実現
されていない。さらに、ｐチャネルデバイス用のゲート
構造は典型的にはショットキーバリアーにより形成され
ているのでMESFET（metal semicondutou FET）を形成
することになる。不幸にもこのバリアーは比較的低い。
かの理由により困難であった。電子移動度はGaAsの場合
よりシリコンの場合の方がはるかに大きいが、ホール
（正孔）移動度は大まかに云えば両者ともに同じであ
る。その結果、ｐチャネルトランジスタはｎチャネルト
ランジスタに比べて速度が小さく電流−電圧特性が悪
い。従って相補型構造の潜在的利点のうちの多くが実現
されていない。さらに、ｐチャネルデバイス用のゲート
構造は典型的にはショットキーバリアーにより形成され
ているのでMESFET（metal semicondutou FET）を形成
することになる。不幸にもこのバリアーは比較的低い。
さらに、デバイス効率を改善するための他の試みは材
料よりむしろ構造を思慮深く選択することに向けられて
いる。そのような試みの一例は変調ドープ（modulation
doping）と呼ばれている。変調ドープ・ヘテロ構造で
はキャリアはイオン化された親不純物から分離される。
これはバンドギャップの広い半導体をドープし、そして
隣接する、バンドギャップの狭い、真性伝導度を有する
半導体を残すことにより行われる。次に二次元キャリア
系が形成されるが、これはドーパントに依存し、電子ま
たはホールから成る。変調ドープ・ヘテロ構造は今まで
のところCMOS構造には有効に用いられていない。
料よりむしろ構造を思慮深く選択することに向けられて
いる。そのような試みの一例は変調ドープ（modulation
doping）と呼ばれている。変調ドープ・ヘテロ構造で
はキャリアはイオン化された親不純物から分離される。
これはバンドギャップの広い半導体をドープし、そして
隣接する、バンドギャップの狭い、真性伝導度を有する
半導体を残すことにより行われる。次に二次元キャリア
系が形成されるが、これはドーパントに依存し、電子ま
たはホールから成る。変調ドープ・ヘテロ構造は今まで
のところCMOS構造には有効に用いられていない。
本発明を具現する相補型構造は基板、ｎチャネルFET
及びｐチャネルMODFET（変調ドープFET）を含んでお
り、III−Ｖ族化合物半導体を用いて製造することがで
きる。さらにIV族或いはII−VI族半導体を用いることも
できる。各トランジスタはソース、ゲート及びドレイン
電極を有しており、ｎチャネルトランジスタの少なくと
も１つの電極はｐチャネルトランジスタの少なくとも１
つのトランジスタに接続される。一実施例においては、
ｐチャネルトランジスタはｐ型AlGaAs層に隣接する真性
伝導度のGaAs層を含む。ｎチャネルトランジスタには、
さらにｐ型AlGaAs層に隣接するｎ型GaAs層を含むMESFET
である。電極はMESFET及びMODFETにおいてそれぞれｎ型
及びｐ型層と接触する。好ましい実施例の１つにおいて
は、MESFETのｐ型AlGaAs層は平衡時に空乏化し、一方ｐ
チャネルMODFETのｐ型AlGaAs層は空乏化しない。さらに
他の実施例では、ｎチャネルトランジスタはMODFETであ
る。AlxGa1−xA以外のIII−Ｖ族化合物半導体を使用す
ることもできる。該構造は全エピタキシャル層を成長さ
せ、マスキングを行い、１つあるいは複数の層の一部分
を除去し、電極を装着することにより形成される。層の
組成が異なるので、層の除去を正確に制御するために選
択的エッチング技術を用いることができる。
及びｐチャネルMODFET（変調ドープFET）を含んでお
り、III−Ｖ族化合物半導体を用いて製造することがで
きる。さらにIV族或いはII−VI族半導体を用いることも
できる。各トランジスタはソース、ゲート及びドレイン
電極を有しており、ｎチャネルトランジスタの少なくと
も１つの電極はｐチャネルトランジスタの少なくとも１
つのトランジスタに接続される。一実施例においては、
ｐチャネルトランジスタはｐ型AlGaAs層に隣接する真性
伝導度のGaAs層を含む。ｎチャネルトランジスタには、
さらにｐ型AlGaAs層に隣接するｎ型GaAs層を含むMESFET
である。電極はMESFET及びMODFETにおいてそれぞれｎ型
及びｐ型層と接触する。好ましい実施例の１つにおいて
は、MESFETのｐ型AlGaAs層は平衡時に空乏化し、一方ｐ
チャネルMODFETのｐ型AlGaAs層は空乏化しない。さらに
他の実施例では、ｎチャネルトランジスタはMODFETであ
る。AlxGa1−xA以外のIII−Ｖ族化合物半導体を使用す
ることもできる。該構造は全エピタキシャル層を成長さ
せ、マスキングを行い、１つあるいは複数の層の一部分
を除去し、電極を装着することにより形成される。層の
組成が異なるので、層の除去を正確に制御するために選
択的エッチング技術を用いることができる。
本発明に従う相補構造の一実施例を第１図に断面で示
す。他のいくつかの実施例も後に示す。またそのほかの
実施例も当業者には明らかになるであろう。明確を期す
ため、該構造の各素子は等尺で画かれてはいない。該構
造は、ｎチャネルMESFET（番号１で示す）とｐチャネル
MODFET（番号３で示す）を含み、両者とも共通基板５上
に設けられている。ｎチャネルMESFET1はさらに真性伝
導度層７、ｐ型層９及びｎ型層11を含む。層９は層７及
び11の間に位置している。「真性伝導度」という用語は
名目上、ノンドープであることを意味する。ｐ型MODFET
3は真性伝導度層13とｐ型層15とを含む。真性伝導度層
は基板に最も近い位置に置かれる。MESFETとMODFETはそ
れぞれ層11及び15にソース電極21及び31、ゲート電極23
及び33、ドレイン電極25及び35を含む。MESFETの少なく
とも１つの電極はMODFETの少なくとも１つの電極に接続
されている。典型的にはドレイン電極どうしが接続され
ている。点線101で示される二次元ホールガスが、真性
伝導度層の、真性伝導度層とｐ型層で形成されるヘテロ
接合に形成される。真性伝導度層の一部分はホールガス
が二個のトランジスタに対して共通には形成されないよ
うに除去してあることに注意されたい。
す。他のいくつかの実施例も後に示す。またそのほかの
実施例も当業者には明らかになるであろう。明確を期す
ため、該構造の各素子は等尺で画かれてはいない。該構
造は、ｎチャネルMESFET（番号１で示す）とｐチャネル
MODFET（番号３で示す）を含み、両者とも共通基板５上
に設けられている。ｎチャネルMESFET1はさらに真性伝
導度層７、ｐ型層９及びｎ型層11を含む。層９は層７及
び11の間に位置している。「真性伝導度」という用語は
名目上、ノンドープであることを意味する。ｐ型MODFET
3は真性伝導度層13とｐ型層15とを含む。真性伝導度層
は基板に最も近い位置に置かれる。MESFETとMODFETはそ
れぞれ層11及び15にソース電極21及び31、ゲート電極23
及び33、ドレイン電極25及び35を含む。MESFETの少なく
とも１つの電極はMODFETの少なくとも１つの電極に接続
されている。典型的にはドレイン電極どうしが接続され
ている。点線101で示される二次元ホールガスが、真性
伝導度層の、真性伝導度層とｐ型層で形成されるヘテロ
接合に形成される。真性伝導度層の一部分はホールガス
が二個のトランジスタに対して共通には形成されないよ
うに除去してあることに注意されたい。
例として層厚及びドープ濃度は以下の通りである。
層７及び13、１μｍ及びノンドープ、 層９及び15、45nm及び２×1018cm-3、 層11、300nm及び１×1017cm-3、 本実施例及び他の実施例において、これらの層はIII
−Ｖ族化合物半導体から成る。IV族及びII−VI族半導体
もまた使用できることを認識されたい。一例において真
性伝導度層はGaAs、ｐ型層はAlGaAs、ｎ型層はGaAsであ
る。基板はCrをドープしたGaAsあるいはノンドーブのLE
CGaAsであって半絶縁型である。これらの層及び基板は
格子整合されあるいは互いに格子整合されている。よく
知られているようにｐ型層のバンドギャップは真性伝導
度層のそれよりも大きくすべきであり、その結果二次元
ホールガスが真性伝導度層内に形成されることになる。
さらにｐ及びｎ型層のドープ濃度と厚さは、ｎチャネル
MESFET内でｐ型層が熱平衡の時に完全に空乏するように
選ぶのが望ましい。そのような濃度と厚さの選択は当業
者にあっては容易になし得ることであろう。ソース及び
ドレイン電極は従来型のものであり、ｎ及びｐ型領域と
の接触にはそれぞれAuBe及びAuBeのようなよく知られた
接触を用いることができる。ゲート電極はTi/Auのよう
なよく知られたメタライゼーションにより形成される。
明らかに真性伝導度層を含むように記述しているけれど
も、いくつかの実施例ではこの層は別々に成長させるの
でなく基板の一部として良いことを理解されたい。
−Ｖ族化合物半導体から成る。IV族及びII−VI族半導体
もまた使用できることを認識されたい。一例において真
性伝導度層はGaAs、ｐ型層はAlGaAs、ｎ型層はGaAsであ
る。基板はCrをドープしたGaAsあるいはノンドーブのLE
CGaAsであって半絶縁型である。これらの層及び基板は
格子整合されあるいは互いに格子整合されている。よく
知られているようにｐ型層のバンドギャップは真性伝導
度層のそれよりも大きくすべきであり、その結果二次元
ホールガスが真性伝導度層内に形成されることになる。
さらにｐ及びｎ型層のドープ濃度と厚さは、ｎチャネル
MESFET内でｐ型層が熱平衡の時に完全に空乏するように
選ぶのが望ましい。そのような濃度と厚さの選択は当業
者にあっては容易になし得ることであろう。ソース及び
ドレイン電極は従来型のものであり、ｎ及びｐ型領域と
の接触にはそれぞれAuBe及びAuBeのようなよく知られた
接触を用いることができる。ゲート電極はTi/Auのよう
なよく知られたメタライゼーションにより形成される。
明らかに真性伝導度層を含むように記述しているけれど
も、いくつかの実施例ではこの層は別々に成長させるの
でなく基板の一部として良いことを理解されたい。
MESFET内のｐ型層はｎ型チャネル内を移動する電子に
対する制限を設けるバリアー層として作用し、一方ｐ型
MODFET層としても作用することに注意されたい。ｎ及び
ｐ型層について層厚と共にドープ濃度が当業者に可能な
限り正確に選択されればｐ−ｎ接合においては、ｐ型層
及びMESFET内のｐ型と真性伝導度層の間のヘテロ接合で
形成されるホールガスが消耗するであろう。この状態が
生じるのはn/p及び真空/p接合でポテンシャル・バリア
の差があるからである。MESFET内で二次元ホールガスが
消耗することはこれらのキャリアがデバイス容量を増加
させる結果を招くと思われるので望ましいことである。
容量が増大すると、デバイスの動作を妨げることはない
が速度を落とさせてしまう。
対する制限を設けるバリアー層として作用し、一方ｐ型
MODFET層としても作用することに注意されたい。ｎ及び
ｐ型層について層厚と共にドープ濃度が当業者に可能な
限り正確に選択されればｐ−ｎ接合においては、ｐ型層
及びMESFET内のｐ型と真性伝導度層の間のヘテロ接合で
形成されるホールガスが消耗するであろう。この状態が
生じるのはn/p及び真空/p接合でポテンシャル・バリア
の差があるからである。MESFET内で二次元ホールガスが
消耗することはこれらのキャリアがデバイス容量を増加
させる結果を招くと思われるので望ましいことである。
容量が増大すると、デバイスの動作を妨げることはない
が速度を落とさせてしまう。
ｎ型伝導度層の上に配置されたｐ型伝導度層を有する
実施例も考えられる。この場合、真性伝導度層はｐ型及
びｎ型層の間にはさまれており、ｐ−真性伝導度層間に
形成されたホールガスはｐ型MODFETのｐチャネルとして
作用する。MESFETp−ｎ接合を持つ必要はなく簡単なｎ
チャネルデバイスでも良いことに注意されたい。
実施例も考えられる。この場合、真性伝導度層はｐ型及
びｎ型層の間にはさまれており、ｐ−真性伝導度層間に
形成されたホールガスはｐ型MODFETのｐチャネルとして
作用する。MESFETp−ｎ接合を持つ必要はなく簡単なｎ
チャネルデバイスでも良いことに注意されたい。
デバイス製造は当業者によく知られた技術を用いて行
われる。エピタキシャル層は分子ビームエピタキシーの
ように従来型の、よく知られた結晶成長技術によって半
絶縁性基板上に成長させる。これは少なくとも現時点で
は好ましい成長技術であると思われる。組成、ドープ濃
度及び層厚を正確に制御できるからである。エピタキシ
ャル層が成長した後、ｎ型層はよく知られたエッチング
技術により除去される。過酸化水素−水酸化アンモニウ
ムのような選択的化学的エッチングあるいは選択的ドラ
イエッチング技術を用いるのが望ましい。といのはこれ
らの技術によると所望の層を正確に形成できるからであ
る。その後、メサを形成するために化学的エッチングの
ような従来技術によって活性デバイス領域が形成され隔
離される。あるいは絶縁領域を形成するためにイオン打
込みが行われる。次に所望の電極が従来のメタライゼー
ション技術により形成される。他の実施例の場合の正確
な製造過程は当業者にあっては容易に理解されるであろ
う。上述の過程は再成長工程を必要としないので用いら
れたものである。
われる。エピタキシャル層は分子ビームエピタキシーの
ように従来型の、よく知られた結晶成長技術によって半
絶縁性基板上に成長させる。これは少なくとも現時点で
は好ましい成長技術であると思われる。組成、ドープ濃
度及び層厚を正確に制御できるからである。エピタキシ
ャル層が成長した後、ｎ型層はよく知られたエッチング
技術により除去される。過酸化水素−水酸化アンモニウ
ムのような選択的化学的エッチングあるいは選択的ドラ
イエッチング技術を用いるのが望ましい。といのはこれ
らの技術によると所望の層を正確に形成できるからであ
る。その後、メサを形成するために化学的エッチングの
ような従来技術によって活性デバイス領域が形成され隔
離される。あるいは絶縁領域を形成するためにイオン打
込みが行われる。次に所望の電極が従来のメタライゼー
ション技術により形成される。他の実施例の場合の正確
な製造過程は当業者にあっては容易に理解されるであろ
う。上述の過程は再成長工程を必要としないので用いら
れたものである。
有用な論理ゲートは二個のFETに適切に電極を接続す
ることにより形成される。例えば、もし二個のFETのド
レイン接点が電気的に接続されると第２図に示すような
CMES（相補型金属半導体）反転器が得られる。ドレイン
接点は第１図に示すFETの両方に共通なドレイン・メタ
ライゼーションにより電気的に接続しても良い。ゲート
電極も互いに電気的に接続される。
ることにより形成される。例えば、もし二個のFETのド
レイン接点が電気的に接続されると第２図に示すような
CMES（相補型金属半導体）反転器が得られる。ドレイン
接点は第１図に示すFETの両方に共通なドレイン・メタ
ライゼーションにより電気的に接続しても良い。ゲート
電極も互いに電気的に接続される。
第１図に示した実施例を更に改良すること考えられ
る。そのような一例を第３図に示す。第１図の同じ数字
は同じ素子を示す。この場合はｐ型層は両方のFETに共
通である。即ち、エッチングによりｐ型層９の一部が除
去されて二個のFETを物理的に隔離することはない。ま
た電極はMESFET及びMODFETに対してそれぞれｎ型及びｐ
型層と接触する。結果的に出来上がるデバイスは第４図
に示されるが、ダイオードで分離された二個のドレイン
電極を含んでいる。このダイオードはいくつかの有用な
機能を果たす。例えば光検出器として機能しても良い。
またレベル・シフト・ダイオードあるいは基準電圧ダイ
オードとして用いることもできる。
る。そのような一例を第３図に示す。第１図の同じ数字
は同じ素子を示す。この場合はｐ型層は両方のFETに共
通である。即ち、エッチングによりｐ型層９の一部が除
去されて二個のFETを物理的に隔離することはない。ま
た電極はMESFET及びMODFETに対してそれぞれｎ型及びｐ
型層と接触する。結果的に出来上がるデバイスは第４図
に示されるが、ダイオードで分離された二個のドレイン
電極を含んでいる。このダイオードはいくつかの有用な
機能を果たす。例えば光検出器として機能しても良い。
またレベル・シフト・ダイオードあるいは基準電圧ダイ
オードとして用いることもできる。
他の改良について当業者には容易に考えられるであろ
う。例えば、第１図のMESFETの層９と層11の間にP+GaAs
層を挿入しても良い。この結果は、第１図のヘテロ接合
の代わりにホモ接合となりこれで得られるチャネル中の
電子を制限することになる。
う。例えば、第１図のMESFETの層９と層11の間にP+GaAs
層を挿入しても良い。この結果は、第１図のヘテロ接合
の代わりにホモ接合となりこれで得られるチャネル中の
電子を制限することになる。
さらに他の改良も可能である。その一つは第５図に示
されるが、ｐチャネルデバイスと同様ｎチャネルデバイ
スに対してMODFETを使用している。図示されているのは
ｐチャネルMODFET300とｎチャネルMODFET310及び320で
ある。実際はこのｎチャネルMODFETのうちのただ一つが
存在するのが普通である。しかし、様々な可能な実施例
がこの構造を記述することで説明されるであろう。該構
造は基板400、真性伝導度を有する第１エピタキシャル
層402、ｎ型伝導度を有する第２エピタキシャル層404、
真性伝導度を有する第３エピタキシャル層406及びｐ型
伝導度を有する第４エピタキシャル層408を含む。ｎ型
及びｐ型層は近接する真性伝導度層のバンドギャップよ
りも大きいバンドギャップを有する。トランジスタ30
0、310及び320の上部層にそれぞれソース電直421、431
及び431、ゲート電極423、433及び433、ドレイン電極42
5、435及び435が設けられている。点線412で示される二
次元電子ガスはｎチャネルMODFET310の層404と層406の
間に生じる。点線414で知される二次元電子ガスはｎチ
ャネルMODFET320の層402と層404の間に生じる。くり返
すが、ｐチャネルトランジスタの少なくとも１つの電極
がｎチャネルトランジスタの少なくとも１つの電極に接
続される。トランジスタ310は基板に最も近いｎ型層を
含み、一方トランジスタ320は基板に最も近い真性伝導
度層を含むことに注意されたい。全ての層が全ての実施
例について必ずしも必要な訳ではない。例えば、もしト
ランジスタ300及び310を形成するのであれば層402は省
略しても良い。明確を期するため二次元ガス412大び414
の全領域は示されていない。
されるが、ｐチャネルデバイスと同様ｎチャネルデバイ
スに対してMODFETを使用している。図示されているのは
ｐチャネルMODFET300とｎチャネルMODFET310及び320で
ある。実際はこのｎチャネルMODFETのうちのただ一つが
存在するのが普通である。しかし、様々な可能な実施例
がこの構造を記述することで説明されるであろう。該構
造は基板400、真性伝導度を有する第１エピタキシャル
層402、ｎ型伝導度を有する第２エピタキシャル層404、
真性伝導度を有する第３エピタキシャル層406及びｐ型
伝導度を有する第４エピタキシャル層408を含む。ｎ型
及びｐ型層は近接する真性伝導度層のバンドギャップよ
りも大きいバンドギャップを有する。トランジスタ30
0、310及び320の上部層にそれぞれソース電直421、431
及び431、ゲート電極423、433及び433、ドレイン電極42
5、435及び435が設けられている。点線412で示される二
次元電子ガスはｎチャネルMODFET310の層404と層406の
間に生じる。点線414で知される二次元電子ガスはｎチ
ャネルMODFET320の層402と層404の間に生じる。くり返
すが、ｐチャネルトランジスタの少なくとも１つの電極
がｎチャネルトランジスタの少なくとも１つの電極に接
続される。トランジスタ310は基板に最も近いｎ型層を
含み、一方トランジスタ320は基板に最も近い真性伝導
度層を含むことに注意されたい。全ての層が全ての実施
例について必ずしも必要な訳ではない。例えば、もしト
ランジスタ300及び310を形成するのであれば層402は省
略しても良い。明確を期するため二次元ガス412大び414
の全領域は示されていない。
ｎチャネル及びｐチャネルMODFETの両方を用いる他の
実施例は当業者には容易に考えられるであろう。例えば
第５図の層のバンドギャップを適切に選べばｎチャネル
MESFETが形成されることは容易に理解されるであろう。
実施例は当業者には容易に考えられるであろう。例えば
第５図の層のバンドギャップを適切に選べばｎチャネル
MESFETが形成されることは容易に理解されるであろう。
第１図は本発明による相補型構造の断面図、 第２図は第１図の構造を用いた、本発明によるCMES反転
器の回路図、 第３図は本発明による相補型構造の他の実施例の断面
図、 第４図は第３図の構造の回路図、そして 第５図は本発明による相補型構造の他の実施例の断面図
である。 〔主要部分の符号の説明〕 基板……5,400 ｎチャネルFET……１ ソース電極……21,31,421,431 ゲート電極……23,33,423,433 ドレイン電極……25,35,425,435 ｐチャネルMODFET……３
器の回路図、 第３図は本発明による相補型構造の他の実施例の断面
図、 第４図は第３図の構造の回路図、そして 第５図は本発明による相補型構造の他の実施例の断面図
である。 〔主要部分の符号の説明〕 基板……5,400 ｎチャネルFET……１ ソース電極……21,31,421,431 ゲート電極……23,33,423,433 ドレイン電極……25,35,425,435 ｐチャネルMODFET……３
フロントページの続き (56)参考文献 特開 昭58−147167（ＪＰ，Ａ) 特開 昭58−130574（ＪＰ，Ａ) 特開 昭57−208174（ＪＰ，Ａ) 特開 昭57−193067（ＪＰ，Ａ)
Claims (8)
- 【請求項１】基板と、該基板上に配設されたｎチャネル
電界効果トランジスタと、該ｎチャネルトランジスタに
接続されたソース、ゲート及びドレイン電極とを含む相
補型論理構造において、 該構造はさらに該基板上に配設されたｐチャネルMODFET
トランジスタ及び該ｐチャネルトランジスタに接続され
たソース、ゲート及びドレイン電極を含み、 該ｎチャネルトランジスタの該電極の少なくとも１つは
該ｐチャネルトランジスタの該電極の少なくとも１つに
接続されており、該ｎチャネルトランジスタはMESFETを
含み、 （ａ） 該MESFETが、該基板から順に第１のバンドギャ
ップを有する、ノンドープの第１の半導体層、該第１の
バンドギャップより大きい第２のバンドギャップを有す
るｐ型の第２の半導体層、及びｎ型の第３の半導体層を
含む時、該MODFETは、該基板から順に該第１の半導体層
及び該第２の半導体層を含むかまたは、 （ｂ） 該MESFETFが、該基板から順に該第２の半導体
層、該第１の半導体層、及び該第３の半導体層を含む
時、該MODFETは、該基板から順に該第２の半導体層及び
該第１の半導体層を含むことを特徴とする補型論理構
造。 - 【請求項２】特許請求の範囲第１項記載の相補型論理構
造において、該ノンドープの層の一部は凹部を有し、そ
れによって該ｎチャネルトランジスタ及び該ｐチャネル
MODFETは互いに離隔していることを特徴とする相補型論
理構造。 - 【請求項３】特許請求の範囲第２項記載の相補型論理構
造において、該MESFETの該第２の層は熱平衡時に空乏化
することを特徴とする相補型論理構造。 - 【請求項４】特許請求の範囲第１項記載の相補型論理構
造において、該ドレイン電極は電気的に互いに接続され
ていることを特徴とする相補型論理構造。 - 【請求項５】特許請求の範囲第１項記載の相補型論理構
造において、該ｎチャネルトランジスタは、ノンドープ
の、第１のバンドギャップを有する第１の層と、その上
に配設された、ｎ型伝導度及び第２のバンドギャップを
有する第２の層とを備えるMODFETを備え、該第１のバン
ドギャップは該第２のバンドギャップより小さいことを
特徴とする相補型論理構造。 - 【請求項６】特許請求の範囲第５項記載の相補型論理構
造において、該第１の層が該基板に最も近いかまたは該
第２の層が該基板に最も近いことを特徴とする相補型論
理構造。 - 【請求項７】特許請求の範囲第５項記載の相補型論理構
造において、該ｎチャネルMODFETはノンドープの第３の
層とｐ型伝導度を有する第４の層とを備えることを特徴
とする相補型論理構造。 - 【請求項８】特許請求の範囲第７項記載の相補型論理構
造において、該第３の層が該第２の層に隣接するかまた
は該第４の層が該第１の層に隣接することを特徴とする
相補型論理構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62108184A | 1984-06-15 | 1984-06-15 | |
| US621081 | 1984-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110266A JPS6110266A (ja) | 1986-01-17 |
| JP2530806B2 true JP2530806B2 (ja) | 1996-09-04 |
Family
ID=24488635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60128411A Expired - Lifetime JP2530806B2 (ja) | 1984-06-15 | 1985-06-14 | 相補型論理構造 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2530806B2 (ja) |
| FR (1) | FR2566185B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2690277A1 (fr) * | 1992-04-15 | 1993-10-22 | Picogica Sa | Circuit intégré à transistors complémentaires à effet de champ à hétérojonction. |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193067A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS57208174A (en) * | 1981-06-17 | 1982-12-21 | Hitachi Ltd | Semiconductor device |
| JPS58130574A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS5861675A (ja) * | 1981-10-09 | 1983-04-12 | Hitachi Ltd | 半導体装置 |
| JPS58147167A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高移動度相補型半導体装置 |
-
1985
- 1985-06-12 FR FR8508883A patent/FR2566185B1/fr not_active Expired - Fee Related
- 1985-06-14 JP JP60128411A patent/JP2530806B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2566185B1 (fr) | 1990-03-30 |
| FR2566185A1 (fr) | 1985-12-20 |
| JPS6110266A (ja) | 1986-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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