JP2000174256A - トンネルトランジスタとその製造方法 - Google Patents
トンネルトランジスタとその製造方法Info
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- JP2000174256A JP2000174256A JP10341321A JP34132198A JP2000174256A JP 2000174256 A JP2000174256 A JP 2000174256A JP 10341321 A JP10341321 A JP 10341321A JP 34132198 A JP34132198 A JP 34132198A JP 2000174256 A JP2000174256 A JP 2000174256A
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Abstract
(57)【要約】
【課題】 ゲート層とソース領域との接合領域、及び、
ゲート層とドレイン領域との接合領域を無くすことによ
り、ゲートリークやゲート容量の少ない新規なトンネル
トランジスタを提供する。 【解決手段】 ソース領域とドレイン領域との間にチャ
ネル層が形成され、前記チャネル層上には絶縁層を介し
てゲート層が形成されているトンネルトランジスタにお
いて、基板1上に設けられた第１の導電型のチャネル層2
と、このチャネル層2上に設けられた絶縁層3と、前記第
１の導電型とは異なる第２の導電型を有し縮退した半導
体からなり、前記絶縁層3上に形成されたゲート層4と、
前記チャネル層2の一方の側面2aに接触し、且つ、前記
基板1上に形成された前記第２の導電型の縮退した半導
体からなるドレイン領域6と、前記チャネル層2の他方の
側面2bに接触し、且つ、前記基板1上に形成された前記
第２の導電型の縮退した半導体からなるソース領域5
と、前記ソース領域5、ゲート層4及びドレイン領域6に
それぞれ設けられたソース電極7、ゲート電極8及びドレ
イン電極9とで構成したことを特徴とする。
ゲート層とドレイン領域との接合領域を無くすことによ
り、ゲートリークやゲート容量の少ない新規なトンネル
トランジスタを提供する。 【解決手段】 ソース領域とドレイン領域との間にチャ
ネル層が形成され、前記チャネル層上には絶縁層を介し
てゲート層が形成されているトンネルトランジスタにお
いて、基板1上に設けられた第１の導電型のチャネル層2
と、このチャネル層2上に設けられた絶縁層3と、前記第
１の導電型とは異なる第２の導電型を有し縮退した半導
体からなり、前記絶縁層3上に形成されたゲート層4と、
前記チャネル層2の一方の側面2aに接触し、且つ、前記
基板1上に形成された前記第２の導電型の縮退した半導
体からなるドレイン領域6と、前記チャネル層2の他方の
側面2bに接触し、且つ、前記基板1上に形成された前記
第２の導電型の縮退した半導体からなるソース領域5
と、前記ソース領域5、ゲート層4及びドレイン領域6に
それぞれ設けられたソース電極7、ゲート電極8及びドレ
イン電極9とで構成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、トンネルトランジ
スタとその製造方法に係わり、特に、高集積化、高速動
作、多機能化が可能なトンネル現象を利用したトンネル
トランジスタとその製造方法に関する。
スタとその製造方法に係わり、特に、高集積化、高速動
作、多機能化が可能なトンネル現象を利用したトンネル
トランジスタとその製造方法に関する。
【０００２】
【従来の技術】半導体素子を用いた集積回路の集積度や
処理速度は著しく向上してきた。しかし、これらのトラ
ンジスタを用いた集積回路の高速化や高集積化は、従来
より素子寸法の微細化により進められてきているが、微
細化には限界があり、また、配線遅延の影響も無視でき
ない。従って、これらの問題を解決するためには、素子
自体のより一層の高速化と、多機能化を実現することで
集積回路のトランジスタ数の低減を図ることが必要とさ
れる。
処理速度は著しく向上してきた。しかし、これらのトラ
ンジスタを用いた集積回路の高速化や高集積化は、従来
より素子寸法の微細化により進められてきているが、微
細化には限界があり、また、配線遅延の影響も無視でき
ない。従って、これらの問題を解決するためには、素子
自体のより一層の高速化と、多機能化を実現することで
集積回路のトランジスタ数の低減を図ることが必要とさ
れる。
【０００３】そこで、我々は半導体表面におけるｐ+ −
ｎ+ 接合でのトンネル現象を利用したトンネルトランジ
スタを提案している（例えば、特開昭５８−９６７６６
号公報：発明の名称「半導体装置」、特開平６−２０７
０７号公報：発明の名称「トンネルトランジスタおよび
その製造方法」、特開平８−２６４８０６号公報：発明
の名称「トンネルトランジスタおよびその製造方
法」）。
ｎ+ 接合でのトンネル現象を利用したトンネルトランジ
スタを提案している（例えば、特開昭５８−９６７６６
号公報：発明の名称「半導体装置」、特開平６−２０７
０７号公報：発明の名称「トンネルトランジスタおよび
その製造方法」、特開平８−２６４８０６号公報：発明
の名称「トンネルトランジスタおよびその製造方
法」）。
【０００４】図３は上記の従来のトンネルトランジスタ
の一例の層構造の模式図を示す。このトンネルトランジ
スタは、基板１上にはチャネル層２と、絶縁層３と、ゲ
ート層４と、が順次に積層されている。また、基板１上
にはドレイン領域６とソース領域５とがチャネル層２の
一方の側と他方の側とにそれぞれ設けられている。更
に、ゲート層４、ソース領域５及びドレイン領域６上に
はゲート電極８、ソース電極７及びドレイン電極９が形
成された構造である。
の一例の層構造の模式図を示す。このトンネルトランジ
スタは、基板１上にはチャネル層２と、絶縁層３と、ゲ
ート層４と、が順次に積層されている。また、基板１上
にはドレイン領域６とソース領域５とがチャネル層２の
一方の側と他方の側とにそれぞれ設けられている。更
に、ゲート層４、ソース領域５及びドレイン領域６上に
はゲート電極８、ソース電極７及びドレイン電極９が形
成された構造である。
【０００５】ここで、ソース領域５はドレイン領域６及
びゲート層４と同一の導電型を有する半導体領域であ
る。絶縁層３は禁止帯幅が広い材料から形成されてい
る。この従来のトンネルトランジスタの製造方法と動作
について説明する。基板１にｉ−ＧａＡｓ（ここで、ｉ
は真性又は実質的に真性と見做せるノンドープ半導体を
意味する略号：以下同じ）を、チャネル層２にｎ+ −Ｇ
ａＡｓを、絶縁層３にＡｌ0.3 Ｇａ0.7 Ａｓを、ゲート
層４にｎ−ＧａＡｓを、ドレイン領域６及びソース領域
５にｐ+ −ＧａＡｓを、ゲート電極８にＡｕを、ソース
電極７及びドレイン電極９にＡｕＺｎを使用した例につ
いて説明する。
びゲート層４と同一の導電型を有する半導体領域であ
る。絶縁層３は禁止帯幅が広い材料から形成されてい
る。この従来のトンネルトランジスタの製造方法と動作
について説明する。基板１にｉ−ＧａＡｓ（ここで、ｉ
は真性又は実質的に真性と見做せるノンドープ半導体を
意味する略号：以下同じ）を、チャネル層２にｎ+ −Ｇ
ａＡｓを、絶縁層３にＡｌ0.3 Ｇａ0.7 Ａｓを、ゲート
層４にｎ−ＧａＡｓを、ドレイン領域６及びソース領域
５にｐ+ −ＧａＡｓを、ゲート電極８にＡｕを、ソース
電極７及びドレイン電極９にＡｕＺｎを使用した例につ
いて説明する。
【０００６】まず、分子線結晶成長法（ＭＢＥ：Ｍｏｌ
ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）により、半
絶縁性ＧａＡｓ基板１上に厚さ５００ｎｍのｉ−ＧａＡ
ｓを形成し、更に、厚さ２０ｎｍのｎ+ −ＧａＡｓ（Ｔ
ｅ＝２×１０19ｃｍ-3）によるチャネル層２、厚さ３０
ｎｍのＡｌ0.3 Ｇａ0.7 Ａｓによる絶縁層３、厚さ８０
ｎｍのＳｉドープのｎ−ＧａＡｓ（Ｓｉ＝５×１０18ｃ
ｍ-3）をＭＢＥ法を順次適用して成長させ、これらの積
層構造を得る。
ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）により、半
絶縁性ＧａＡｓ基板１上に厚さ５００ｎｍのｉ−ＧａＡ
ｓを形成し、更に、厚さ２０ｎｍのｎ+ −ＧａＡｓ（Ｔ
ｅ＝２×１０19ｃｍ-3）によるチャネル層２、厚さ３０
ｎｍのＡｌ0.3 Ｇａ0.7 Ａｓによる絶縁層３、厚さ８０
ｎｍのＳｉドープのｎ−ＧａＡｓ（Ｓｉ＝５×１０18ｃ
ｍ-3）をＭＢＥ法を順次適用して成長させ、これらの積
層構造を得る。
【０００７】続いて、その積層構造のうちドレイン領域
６とソース領域５をそれぞれ形成するために、基板上の
ドレイン形成領域及びソース領域となる積層構造部分を
エッチング除去し、その除去後の基板上に炭素（Ｃ）ド
ープのｐ+ −ＧａＡｓ（Ｃ＝２×１０20ｃｍ-3）を有機
金属ＭＢＥ法により埋め込み、ドレイン領域６とソース
領域５を図３に示すように形成する。
６とソース領域５をそれぞれ形成するために、基板上の
ドレイン形成領域及びソース領域となる積層構造部分を
エッチング除去し、その除去後の基板上に炭素（Ｃ）ド
ープのｐ+ −ＧａＡｓ（Ｃ＝２×１０20ｃｍ-3）を有機
金属ＭＢＥ法により埋め込み、ドレイン領域６とソース
領域５を図３に示すように形成する。
【０００８】次に、ＡｕＺｎを上記のｐ+ −ＧａＡｓド
レイン領域６とｐ+ −ＧａＡｓソース領域５上に成膜
し、４１０℃でアロイしてドレイン電極９及びソース電
極７をそれぞれ形成する。最後に、Ａｕをゲート層４上
にゲート電極８として形成して、トンネルトランジスタ
の製造を完了する。この従来のトンネルトランジスタに
よれば、ソース領域５とドレイン領域６とがゲート層４
の側面に対してセルフアライン的に形成されるため、ド
レインバイアスの両方向に負性抵抗特性を有するトラン
ジスタ特性が得られる。また、この負性抵抗特性は、チ
ャネル層２のキャリア濃度に依存するため、ゲート電圧
によるチャネルのキャリア濃度の変調により制御され
る。
レイン領域６とｐ+ −ＧａＡｓソース領域５上に成膜
し、４１０℃でアロイしてドレイン電極９及びソース電
極７をそれぞれ形成する。最後に、Ａｕをゲート層４上
にゲート電極８として形成して、トンネルトランジスタ
の製造を完了する。この従来のトンネルトランジスタに
よれば、ソース領域５とドレイン領域６とがゲート層４
の側面に対してセルフアライン的に形成されるため、ド
レインバイアスの両方向に負性抵抗特性を有するトラン
ジスタ特性が得られる。また、この負性抵抗特性は、チ
ャネル層２のキャリア濃度に依存するため、ゲート電圧
によるチャネルのキャリア濃度の変調により制御され
る。
【０００９】しかるに、上記の従来のトンネルトランジ
スタは、ゲート層４とソース領域５の間及びゲート層４
とドレイン領域６の間にそれぞれｎ−ｐ+ 接合が形成さ
れており、これらの接合領域はゲートリークの原因やゲ
ート容量を大きくするなどの問題がある。また、従来の
トンネルトランジスタでのゲート層４の不純物濃度は、
ゲート層４の電圧によるチャネル層２・ドレイン領域６
間とチャネル層２・ソース領域５間のそれぞれのバンド
間トンネル電流の変調特性に悪影響を及ぼす可能性があ
るため、チャネル層５の不純物濃度よりも小さく設定し
なければならない。従って、ゲート層４の電圧によるバ
ンド間トンネル電流の変調特性の向上に限界があった。
スタは、ゲート層４とソース領域５の間及びゲート層４
とドレイン領域６の間にそれぞれｎ−ｐ+ 接合が形成さ
れており、これらの接合領域はゲートリークの原因やゲ
ート容量を大きくするなどの問題がある。また、従来の
トンネルトランジスタでのゲート層４の不純物濃度は、
ゲート層４の電圧によるチャネル層２・ドレイン領域６
間とチャネル層２・ソース領域５間のそれぞれのバンド
間トンネル電流の変調特性に悪影響を及ぼす可能性があ
るため、チャネル層５の不純物濃度よりも小さく設定し
なければならない。従って、ゲート層４の電圧によるバ
ンド間トンネル電流の変調特性の向上に限界があった。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ゲート層とソース
領域との接合領域、及び、ゲート層とドレイン領域との
接合領域を無くすことにより、ゲートリークやゲート容
量の少ない新規なトンネルトランジスタとその製造方法
を提供するものである。
した従来技術の欠点を改良し、特に、ゲート層とソース
領域との接合領域、及び、ゲート層とドレイン領域との
接合領域を無くすことにより、ゲートリークやゲート容
量の少ない新規なトンネルトランジスタとその製造方法
を提供するものである。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるト
ンネルトランジスタの第１態様は、ソース領域とドレイ
ン領域との間にチャンネル層が形成され、前記チャンネ
ル層上には絶縁層を介してゲート層が形成されているト
ンネルトランジスタにおいて、基板上に設けられた第１
の導電型のチャネル層と、このチャネル層上に設けられ
た絶縁層と、前記第１の導電型とは異なる第２の導電型
を有し縮退した半導体からなり、前記絶縁層上に形成さ
れたゲート層と、前記チャネル層の一方の側面に接触
し、且つ、前記基板上に形成された前記第２の導電型の
縮退した半導体からなるドレイン領域と、前記チャネル
層の他方の側面に接触し、且つ、前記基板上に形成され
た前記第２の導電型の縮退した半導体からなるソース領
域と、前記ソース領域、ゲート層及びドレイン領域上に
夫々設けられたソース電極、ゲート電極及びドレイン電
極とで構成したことを特徴とするものであり、又、第２
態様は、前記ドレイン領域とソース領域は前記チャネル
層に接し、ゲート層に接しないように構成したことを特
徴とするものであり、又、第３態様は、前記絶縁層を逆
メサ構造に形成したことを特徴とするものであり、又、
第４態様は、前記チャネル層を逆メサ構造に形成したこ
とを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるト
ンネルトランジスタの第１態様は、ソース領域とドレイ
ン領域との間にチャンネル層が形成され、前記チャンネ
ル層上には絶縁層を介してゲート層が形成されているト
ンネルトランジスタにおいて、基板上に設けられた第１
の導電型のチャネル層と、このチャネル層上に設けられ
た絶縁層と、前記第１の導電型とは異なる第２の導電型
を有し縮退した半導体からなり、前記絶縁層上に形成さ
れたゲート層と、前記チャネル層の一方の側面に接触
し、且つ、前記基板上に形成された前記第２の導電型の
縮退した半導体からなるドレイン領域と、前記チャネル
層の他方の側面に接触し、且つ、前記基板上に形成され
た前記第２の導電型の縮退した半導体からなるソース領
域と、前記ソース領域、ゲート層及びドレイン領域上に
夫々設けられたソース電極、ゲート電極及びドレイン電
極とで構成したことを特徴とするものであり、又、第２
態様は、前記ドレイン領域とソース領域は前記チャネル
層に接し、ゲート層に接しないように構成したことを特
徴とするものであり、又、第３態様は、前記絶縁層を逆
メサ構造に形成したことを特徴とするものであり、又、
第４態様は、前記チャネル層を逆メサ構造に形成したこ
とを特徴とするものである。
【００１２】又、本発明に係わるトンネルトランジスタ
の製造方法の第１態様は、ソース領域とドレイン領域と
の間にチャンネル層が形成され、前記チャンネル層上に
は絶縁層を介してゲート層が形成されているトンネルト
ランジスタの製造方法において、前記基板上に前記チャ
ネル層、絶縁層とを順次に積層して積層構造を形成する
第１の工程と、前記積層構造のドレイン領域となる部分
とソース領域となる部分をそれぞれ除去して基板を露出
させる第２の工程と、前記第２の工程により加工された
基板上にチャネル層の膜厚と絶縁層の膜厚との和を越え
ない膜厚の前記第２の導電型の縮退した半導体による前
記ドレイン領域と前記ソース領域と前記ゲート層とを形
成する第３の工程と、前記ソース電極、ゲート電極及び
ドレイン電極をそれぞれ形成する第４の工程とを含むこ
とを特徴とするものであり、又、第２態様は、前記第２
の工程では、少なくても露出した前記絶縁層の側面が逆
メサ構造となるように形成することを特徴とするもので
あり、又、第３態様は、前記第３の工程では、分子線結
晶成長方法により前記基板上に前記第２の導電型の縮退
した半導体による前記ドレイン領域と前記ソース領域と
前記ゲート領域とをそれぞれ同時に埋め込むことを特徴
とするものである。
の製造方法の第１態様は、ソース領域とドレイン領域と
の間にチャンネル層が形成され、前記チャンネル層上に
は絶縁層を介してゲート層が形成されているトンネルト
ランジスタの製造方法において、前記基板上に前記チャ
ネル層、絶縁層とを順次に積層して積層構造を形成する
第１の工程と、前記積層構造のドレイン領域となる部分
とソース領域となる部分をそれぞれ除去して基板を露出
させる第２の工程と、前記第２の工程により加工された
基板上にチャネル層の膜厚と絶縁層の膜厚との和を越え
ない膜厚の前記第２の導電型の縮退した半導体による前
記ドレイン領域と前記ソース領域と前記ゲート層とを形
成する第３の工程と、前記ソース電極、ゲート電極及び
ドレイン電極をそれぞれ形成する第４の工程とを含むこ
とを特徴とするものであり、又、第２態様は、前記第２
の工程では、少なくても露出した前記絶縁層の側面が逆
メサ構造となるように形成することを特徴とするもので
あり、又、第３態様は、前記第３の工程では、分子線結
晶成長方法により前記基板上に前記第２の導電型の縮退
した半導体による前記ドレイン領域と前記ソース領域と
前記ゲート領域とをそれぞれ同時に埋め込むことを特徴
とするものである。
【００１３】
【発明の実施の形態】本発明に係わるトンネルトランジ
スタは、ソース領域とドレイン領域との間にチャンネル
層が形成され、前記チャンネル層上には絶縁層を介して
ゲート層が形成されているトンネルトランジスタにおい
て、基板上に設けられた第１の導電型のチャネル層と、
このチャネル層上に設けられた絶縁層と、前記第１の導
電型とは異なる第２の導電型を有し縮退した半導体から
なり、前記絶縁層上に形成されたゲート層と、前記チャ
ネル層の一方の側面に接触し、且つ、前記基板上に形成
された前記第２の導電型の縮退した半導体からなるドレ
イン領域と、前記チャネル層の他方の側面に接触し、且
つ、前記基板上に形成された前記第２の導電型の縮退し
た半導体からなるソース領域と、前記ソース領域、ゲー
ト層及びドレイン領域上に夫々設けられたソース電極、
ゲート電極及びドレイン電極とで構成したものである。
スタは、ソース領域とドレイン領域との間にチャンネル
層が形成され、前記チャンネル層上には絶縁層を介して
ゲート層が形成されているトンネルトランジスタにおい
て、基板上に設けられた第１の導電型のチャネル層と、
このチャネル層上に設けられた絶縁層と、前記第１の導
電型とは異なる第２の導電型を有し縮退した半導体から
なり、前記絶縁層上に形成されたゲート層と、前記チャ
ネル層の一方の側面に接触し、且つ、前記基板上に形成
された前記第２の導電型の縮退した半導体からなるドレ
イン領域と、前記チャネル層の他方の側面に接触し、且
つ、前記基板上に形成された前記第２の導電型の縮退し
た半導体からなるソース領域と、前記ソース領域、ゲー
ト層及びドレイン領域上に夫々設けられたソース電極、
ゲート電極及びドレイン電極とで構成したものである。
【００１４】従って、本発明のトンネルトランジスタで
は、ゲート層・ソース領域、及び、ゲート層・ドレイン
領域の接合領域を無くしたため、ゲートリークやゲート
容量を低減することができる。更に、ドレイン領域及び
ソース領域がチャネル層の側面にのみ接しているため、
ゲート層のキャリア濃度をチャネル層の濃度に関係なく
高濃度にすることができ、バンド間トンネル電流の変調
特性を向上させることができる。
は、ゲート層・ソース領域、及び、ゲート層・ドレイン
領域の接合領域を無くしたため、ゲートリークやゲート
容量を低減することができる。更に、ドレイン領域及び
ソース領域がチャネル層の側面にのみ接しているため、
ゲート層のキャリア濃度をチャネル層の濃度に関係なく
高濃度にすることができ、バンド間トンネル電流の変調
特性を向上させることができる。
【００１５】又、本発明に係わるトンネルトランジスタ
の製造方法は、ソース領域とドレイン領域との間にチャ
ンネル層が形成され、前記チャンネル層上には絶縁層を
介してゲート層が形成されているトンネルトランジスタ
の製造方法において、前記基板上に前記チャネル層、絶
縁層とを順次に積層して積層構造を形成する第１の工程
と、前記積層構造のドレイン領域となる部分とソース領
域となる部分をそれぞれ除去して基板を露出させる第２
の工程と、前記第２の工程により加工された基板上にチ
ャネル層の膜厚と絶縁層の膜厚との和を越えない膜厚の
前記第２の導電型の縮退した半導体による前記ドレイン
領域と前記ソース領域と前記ゲート層とを形成する第３
の工程と、前記ソース電極、ゲート電極及びドレイン電
極をそれぞれ形成する第４の工程とを含むことを特徴と
するものであり、又、前記第２の工程では、少なくても
露出した前記絶縁層の側面が逆メサ構造となるように形
成するように構成したので、ソース領域及びドレイン領
域を埋め込む際チャネル層以外の側面領域での積層を防
ぐことができる。
の製造方法は、ソース領域とドレイン領域との間にチャ
ンネル層が形成され、前記チャンネル層上には絶縁層を
介してゲート層が形成されているトンネルトランジスタ
の製造方法において、前記基板上に前記チャネル層、絶
縁層とを順次に積層して積層構造を形成する第１の工程
と、前記積層構造のドレイン領域となる部分とソース領
域となる部分をそれぞれ除去して基板を露出させる第２
の工程と、前記第２の工程により加工された基板上にチ
ャネル層の膜厚と絶縁層の膜厚との和を越えない膜厚の
前記第２の導電型の縮退した半導体による前記ドレイン
領域と前記ソース領域と前記ゲート層とを形成する第３
の工程と、前記ソース電極、ゲート電極及びドレイン電
極をそれぞれ形成する第４の工程とを含むことを特徴と
するものであり、又、前記第２の工程では、少なくても
露出した前記絶縁層の側面が逆メサ構造となるように形
成するように構成したので、ソース領域及びドレイン領
域を埋め込む際チャネル層以外の側面領域での積層を防
ぐことができる。
【００１６】更に、ドレイン領域のみならずソース領域
もチャネル層の側面に対してセルフアライン的に形成さ
れるため、製造が容易であり、ドレインのバイアス方向
によらずに負性抵抗特性が現われる。
もチャネル層の側面に対してセルフアライン的に形成さ
れるため、製造が容易であり、ドレインのバイアス方向
によらずに負性抵抗特性が現われる。
【００１７】
【実施例】以下に、本発明に係わるトンネルトランジス
タとその製造方法の具体例を図面を参照しながら詳細に
説明する。 （第１の具体例）図１は、本発明に係わるトンネルトラ
ンジスタとその製造方法の具体例の構造を示す図であっ
て、図１には、ソース領域とドレイン領域との間にチャ
ンネル層が形成され、前記チャンネル層上には絶縁層を
介してゲート層が形成されているトンネルトランジスタ
において、基板１上に設けられた第１の導電型のチャネ
ル層２と、このチャネル層２上に設けられた絶縁層３
と、前記第１の導電型とは異なる第２の導電型を有し縮
退した半導体からなり、前記絶縁層３上に形成されたゲ
ート層４と、前記チャネル層２の一方の側面２ａに接触
し、且つ、前記基板１上に形成された前記第２の導電型
の縮退した半導体からなるドレイン領域６と、前記チャ
ネル層２の他方の側面２ｂに接触し、且つ、前記基板１
上に形成された前記第２の導電型の縮退した半導体から
なるソース領域５と、前記ソース領域５、ゲート層４及
びドレイン領域６上に夫々設けられたソース電極７、ゲ
ート電極８及びドレイン電極９とで構成したトンネルト
ランジスタが示され、又、前記ドレイン領域６とソース
領域５は前記チャネル層２に接し、ゲート層４に接しな
いように構成したトンネルトランジスタが示されてい
る。
タとその製造方法の具体例を図面を参照しながら詳細に
説明する。 （第１の具体例）図１は、本発明に係わるトンネルトラ
ンジスタとその製造方法の具体例の構造を示す図であっ
て、図１には、ソース領域とドレイン領域との間にチャ
ンネル層が形成され、前記チャンネル層上には絶縁層を
介してゲート層が形成されているトンネルトランジスタ
において、基板１上に設けられた第１の導電型のチャネ
ル層２と、このチャネル層２上に設けられた絶縁層３
と、前記第１の導電型とは異なる第２の導電型を有し縮
退した半導体からなり、前記絶縁層３上に形成されたゲ
ート層４と、前記チャネル層２の一方の側面２ａに接触
し、且つ、前記基板１上に形成された前記第２の導電型
の縮退した半導体からなるドレイン領域６と、前記チャ
ネル層２の他方の側面２ｂに接触し、且つ、前記基板１
上に形成された前記第２の導電型の縮退した半導体から
なるソース領域５と、前記ソース領域５、ゲート層４及
びドレイン領域６上に夫々設けられたソース電極７、ゲ
ート電極８及びドレイン電極９とで構成したトンネルト
ランジスタが示され、又、前記ドレイン領域６とソース
領域５は前記チャネル層２に接し、ゲート層４に接しな
いように構成したトンネルトランジスタが示されてい
る。
【００１８】以下に、本発明を更に詳細に説明する。な
お、図１において、図３と同一構成部分には同一符号を
付し、その説明を省略する。図１において、基板１上に
はチャネル層２と絶縁層３とゲート層４が積層されてい
る。また、基板１上にはソース領域５・ドレイン領域６
がチャネル層２の一方の側と他方の側にそれぞれ設けら
れている。更に、ゲート層４、ソース領域５及びドレイ
ン領域６上にはゲート電極８、ソース電極７及びドレイ
ン電極９が形成されている。
お、図１において、図３と同一構成部分には同一符号を
付し、その説明を省略する。図１において、基板１上に
はチャネル層２と絶縁層３とゲート層４が積層されてい
る。また、基板１上にはソース領域５・ドレイン領域６
がチャネル層２の一方の側と他方の側にそれぞれ設けら
れている。更に、ゲート層４、ソース領域５及びドレイ
ン領域６上にはゲート電極８、ソース電極７及びドレイ
ン電極９が形成されている。
【００１９】次に、この具体例の製造方法について説明
する。この具体例では、例えば、基板１にｉ−ＩｎＰ、
チャネル層２にｎ+ −ＩｎＧａＡｓ、絶縁層３にＡｌＧ
ａＡｓ、ゲート層４、ドレイン領域６及びソース領域５
にｐ+ −ＩｎＧａＡｓ、ゲート電極８にＡｕ、ソース電
極７及びドレイン電極９にＡｕＺｎを使用するものとす
る。
する。この具体例では、例えば、基板１にｉ−ＩｎＰ、
チャネル層２にｎ+ −ＩｎＧａＡｓ、絶縁層３にＡｌＧ
ａＡｓ、ゲート層４、ドレイン領域６及びソース領域５
にｐ+ −ＩｎＧａＡｓ、ゲート電極８にＡｕ、ソース電
極７及びドレイン電極９にＡｕＺｎを使用するものとす
る。
【００２０】まず、半絶縁性ＩｎＰ基板１上に厚さ５０
０ｎｍのｉ−ＩｎＡｌＡｓ、厚さ１２ｎｍのｎ+ −Ｉｎ
ＧａＡｓ（Ｓｉ＝８×１０18ｃｍ-3）によるチャネル層
２、厚さ５０ｎｍのＡｌＧａＡｓによる絶縁層３をＭＢ
Ｅ法を適用して成長しそれらの積層構造を得る。続い
て、その積層構造のうちドレイン領域６とソース領域５
をそれぞれ形成するために基板上のドレイン形成領域及
びソース領域となる積層構造部分をエッチング除去し、
その除去後の基板上にＢｅドープのｐ+ −ＩｎＧａＡｓ
（Ｂｅ＝８×１０19ｃｍ-3）を固体金属ソースＭＢＥ法
により埋め込み、ドレイン領域６とソース領域５、ゲー
ト層４とを図１に示すように形成する。
０ｎｍのｉ−ＩｎＡｌＡｓ、厚さ１２ｎｍのｎ+ −Ｉｎ
ＧａＡｓ（Ｓｉ＝８×１０18ｃｍ-3）によるチャネル層
２、厚さ５０ｎｍのＡｌＧａＡｓによる絶縁層３をＭＢ
Ｅ法を適用して成長しそれらの積層構造を得る。続い
て、その積層構造のうちドレイン領域６とソース領域５
をそれぞれ形成するために基板上のドレイン形成領域及
びソース領域となる積層構造部分をエッチング除去し、
その除去後の基板上にＢｅドープのｐ+ −ＩｎＧａＡｓ
（Ｂｅ＝８×１０19ｃｍ-3）を固体金属ソースＭＢＥ法
により埋め込み、ドレイン領域６とソース領域５、ゲー
ト層４とを図１に示すように形成する。
【００２１】次に、ＡｕＺｎを上記のｐ+ −ＩｎＧａＡ
ｓドレイン領域６上とｐ+ −ＩｎＧａＡｓソース領域５
上に形成し、４１０℃でアロイしてドレイン電極９及び
ソース電極７をそれぞれ形成する。最後に、Ａｕをゲー
ト層４上にゲート電極８として形成して本具体例のトン
ネルトランジスタの製造を完了する。次に、本具体例の
トンネルトランジスタの動作について説明する。
ｓドレイン領域６上とｐ+ −ＩｎＧａＡｓソース領域５
上に形成し、４１０℃でアロイしてドレイン電極９及び
ソース電極７をそれぞれ形成する。最後に、Ａｕをゲー
ト層４上にゲート電極８として形成して本具体例のトン
ネルトランジスタの製造を完了する。次に、本具体例の
トンネルトランジスタの動作について説明する。
【００２２】この具体例では、ソース領域５・ドレイン
領域６がゲート層４に対してセルアライン的に形成され
た、縮退した半導体であり、チャネル層２とソース領域
５の間と、チャネル層２とドレイン領域６の間にそれぞ
れｎ+ −Ｐ+ トンネル接合が形成され、これら２つのト
ンネル接合の一方が抵抗値の低い逆方向バイアスとな
り、他方が負性抵抗特性を示す順方向バイアスになる。
そのため、ゲート電極８に正の電圧を印加すると、エサ
キダイオードと同様にドレインのバイアス方向によらず
に負性抵抗特性が現れる。
領域６がゲート層４に対してセルアライン的に形成され
た、縮退した半導体であり、チャネル層２とソース領域
５の間と、チャネル層２とドレイン領域６の間にそれぞ
れｎ+ −Ｐ+ トンネル接合が形成され、これら２つのト
ンネル接合の一方が抵抗値の低い逆方向バイアスとな
り、他方が負性抵抗特性を示す順方向バイアスになる。
そのため、ゲート電極８に正の電圧を印加すると、エサ
キダイオードと同様にドレインのバイアス方向によらず
に負性抵抗特性が現れる。
【００２３】なお、図３に示したトランジスタでのゲー
ト層４とソース領域５の間及びゲート層４とドレイン領
域６の間でのｎ−ｐ+ 接合領域を無くしたため、これら
の領域が原因となるゲートリークやゲート容量を大幅に
低減できる。また、チャネル層２のキャリア濃度に関係
なくゲート層４のキャリア濃度を高くすることができる
ため、従来のトンネルトランジスタに比べ、ゲート電極
８に接続されたゲート層４の電圧によるチャネル層２・
ドレイン領域６間やチャネル層２・ソース領域５間のバ
ンド間トンネル電流の変調特性を向上することができ
る。このようにして作製したトンネルトランジスタによ
れば、ドレインバイアスの両方向に明瞭な負性抵抗特性
を有するトランジスタ特性が得られ、しかもゲートリー
ク電流は従来構造に比べて１／１０以下になった。
ト層４とソース領域５の間及びゲート層４とドレイン領
域６の間でのｎ−ｐ+ 接合領域を無くしたため、これら
の領域が原因となるゲートリークやゲート容量を大幅に
低減できる。また、チャネル層２のキャリア濃度に関係
なくゲート層４のキャリア濃度を高くすることができる
ため、従来のトンネルトランジスタに比べ、ゲート電極
８に接続されたゲート層４の電圧によるチャネル層２・
ドレイン領域６間やチャネル層２・ソース領域５間のバ
ンド間トンネル電流の変調特性を向上することができ
る。このようにして作製したトンネルトランジスタによ
れば、ドレインバイアスの両方向に明瞭な負性抵抗特性
を有するトランジスタ特性が得られ、しかもゲートリー
ク電流は従来構造に比べて１／１０以下になった。
【００２４】このように、本発明のトンネルトランジス
タの製造方法は、前記基板１上に前記チャネル層２、絶
縁層３とを順次に積層して積層構造を形成する第１の工
程と、前記積層構造のドレイン領域となる部分とソース
領域となる部分をそれぞれ除去して基板１を露出させる
第２の工程と、前記第２の工程により加工された基板上
にチャネル層２の膜厚と絶縁層３の膜厚との和Ｔを越え
ないの膜厚ｔの前記第２の導電型の縮退した半導体によ
る前記ドレイン領域６と前記ソース領域５と前記ゲート
層４とを形成する第３の工程と、前記ソース電極７、ゲ
ート電極８及びドレイン電極９をそれぞれ形成する第４
の工程とを含むように構成したものであり、又、前記第
３の工程では、分子線結晶成長方法により前記基板１上
に前記第２の導電型の縮退した半導体による前記ドレイ
ン領域６と前記ソース領域５と前記ゲート領域８とをそ
れぞれ同時に埋め込むように構成したものである。
タの製造方法は、前記基板１上に前記チャネル層２、絶
縁層３とを順次に積層して積層構造を形成する第１の工
程と、前記積層構造のドレイン領域となる部分とソース
領域となる部分をそれぞれ除去して基板１を露出させる
第２の工程と、前記第２の工程により加工された基板上
にチャネル層２の膜厚と絶縁層３の膜厚との和Ｔを越え
ないの膜厚ｔの前記第２の導電型の縮退した半導体によ
る前記ドレイン領域６と前記ソース領域５と前記ゲート
層４とを形成する第３の工程と、前記ソース電極７、ゲ
ート電極８及びドレイン電極９をそれぞれ形成する第４
の工程とを含むように構成したものであり、又、前記第
３の工程では、分子線結晶成長方法により前記基板１上
に前記第２の導電型の縮退した半導体による前記ドレイ
ン領域６と前記ソース領域５と前記ゲート領域８とをそ
れぞれ同時に埋め込むように構成したものである。
【００２５】（第２の具体例）図２は、本発明に係わる
トンネルトランジスタとその製造方法の第２の具体例の
構造を示す図であって、図２には、前記絶縁層３を逆メ
サ構造に形成したトンネルトランジスタが示され、又、
前記チャネル層２を逆メサ構造に形成したトンネルトラ
ンジスタが示されている。
トンネルトランジスタとその製造方法の第２の具体例の
構造を示す図であって、図２には、前記絶縁層３を逆メ
サ構造に形成したトンネルトランジスタが示され、又、
前記チャネル層２を逆メサ構造に形成したトンネルトラ
ンジスタが示されている。
【００２６】以下に、第２の具体例について、図２を用
いて、更に詳細に説明する。なお、図２において、図１
及び図３と同一構成部分には同一符号を付してある。こ
の具体例では、ドレイン領域とソース領域となる部分の
側面の形状が逆メサ構造であるため、ゲートリークの原
因であるチャネル層以外の側面領域での積層を妨げると
いう特徴がある。
いて、更に詳細に説明する。なお、図２において、図１
及び図３と同一構成部分には同一符号を付してある。こ
の具体例では、ドレイン領域とソース領域となる部分の
側面の形状が逆メサ構造であるため、ゲートリークの原
因であるチャネル層以外の側面領域での積層を妨げると
いう特徴がある。
【００２７】第２の具体例の動作原理も第１の具体例と
同様であり、チャネル層２とソース領域５の間と、チャ
ネル層２とドレイン領域６の間に形成されているｎ+ −
ｐ+トンネル接合により、ドレインのバイアス方向によ
らずに負性抵抗特性が現れる。次に、この具体例の製造
方法について説明する。本具体例では、例えば、基板１
にｉ−ＩｎＰ、チャネル層２にｎ+ −ＩｎＧａＡｓ、絶
縁層３にＡｌＧａＡｓ、ゲート層４、ドレイン領域６及
びソース領域５にそれぞれＰ+ −ＩｎＧａＡｓ、ゲート
電極８にＡｕ、ソース電極７及びドレイン電極９にＡｕ
Ｚｎを使用するものとする。
同様であり、チャネル層２とソース領域５の間と、チャ
ネル層２とドレイン領域６の間に形成されているｎ+ −
ｐ+トンネル接合により、ドレインのバイアス方向によ
らずに負性抵抗特性が現れる。次に、この具体例の製造
方法について説明する。本具体例では、例えば、基板１
にｉ−ＩｎＰ、チャネル層２にｎ+ −ＩｎＧａＡｓ、絶
縁層３にＡｌＧａＡｓ、ゲート層４、ドレイン領域６及
びソース領域５にそれぞれＰ+ −ＩｎＧａＡｓ、ゲート
電極８にＡｕ、ソース電極７及びドレイン電極９にＡｕ
Ｚｎを使用するものとする。
【００２８】まず、半絶縁性ＩｎＰ基板１上に厚さ５０
０ｎｍのｉ−ＩｎＡｌＡｓ、厚さ１２ｎｍのｎ+ −Ｉｎ
ＧａＡｓ（Ｓｉ＝８×１０18ｃｍ-3）によるチャネル層
２、厚さ５０ｎｍのＡｌＧａＡｓによる絶縁層３をＭＢ
Ｅ法を適用して各層を成長させ、それらの積層構造を得
る。続いて、その積層構造のうちドレイン領域６とソー
ス領域５をそれぞれ形成するために、基板上のドレイン
形成領域及びソース領域となる積層構造部分をエッチン
グ除去する。この際、側面の形状はゲートリークの原因
であるチャネル層以外の側面領域への積層を防ぐため、
逆メサ構造とする。除去後の基板上にＢｅドープのｐ+
−ＩｎＧａＡｓ（Ｂｅ＝８×１０19ｃｍ-3）を固体金属
ソースＭＢＥ法により埋め込み、ドレイン領域６とソー
ス領域５、ゲート層４とを図１に示すように形成する。
０ｎｍのｉ−ＩｎＡｌＡｓ、厚さ１２ｎｍのｎ+ −Ｉｎ
ＧａＡｓ（Ｓｉ＝８×１０18ｃｍ-3）によるチャネル層
２、厚さ５０ｎｍのＡｌＧａＡｓによる絶縁層３をＭＢ
Ｅ法を適用して各層を成長させ、それらの積層構造を得
る。続いて、その積層構造のうちドレイン領域６とソー
ス領域５をそれぞれ形成するために、基板上のドレイン
形成領域及びソース領域となる積層構造部分をエッチン
グ除去する。この際、側面の形状はゲートリークの原因
であるチャネル層以外の側面領域への積層を防ぐため、
逆メサ構造とする。除去後の基板上にＢｅドープのｐ+
−ＩｎＧａＡｓ（Ｂｅ＝８×１０19ｃｍ-3）を固体金属
ソースＭＢＥ法により埋め込み、ドレイン領域６とソー
ス領域５、ゲート層４とを図１に示すように形成する。
【００２９】次に、ＡｕＺｎを上記のｐ+ −ＩｎＧａＡ
ｓドレイン領域６上とｐ+ −ＩｎＧａＡｓソース領域５
上に形成し、４１０℃でアロイしてドレイン電極９及び
ソース電極７をそれぞれ形成する。最後に、Ａｕをゲー
ト層４上にゲート電極８として形成して本具体例のトン
ネルトランジスタの製造を完了する。このようにして作
成したトンネルトランジスタによれば、ゲートリークが
大幅に低減され、リーク電流は、従来の構造に比べて１
／５０以下になった。
ｓドレイン領域６上とｐ+ −ＩｎＧａＡｓソース領域５
上に形成し、４１０℃でアロイしてドレイン電極９及び
ソース電極７をそれぞれ形成する。最後に、Ａｕをゲー
ト層４上にゲート電極８として形成して本具体例のトン
ネルトランジスタの製造を完了する。このようにして作
成したトンネルトランジスタによれば、ゲートリークが
大幅に低減され、リーク電流は、従来の構造に比べて１
／５０以下になった。
【００３０】なお、本発明は上記に限定されるものでは
なく、例えば、ドレイン領域やソース領域の形成はイオ
ン注入法でもよい。また、基板などの半導体材料として
はＩｎＰ以外に、ＧａＡｓ、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｉ
ｎＰ、ＩｎＧａＡｓ、ＧａＳｂなどの他の半導体でもよ
い。また、絶縁層３としては、ＡｌＧａＡｓ以外に、Ｇ
ａＡｓ、ＩｎＡｌＡｓ、ＩｎＰなどの絶縁性を示すその
他の半導体や、ＳｉＯ 2 、Ｓｉ3 Ｎ4 、ＡｌＮなどの絶
縁体であってもよい。
なく、例えば、ドレイン領域やソース領域の形成はイオ
ン注入法でもよい。また、基板などの半導体材料として
はＩｎＰ以外に、ＧａＡｓ、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｉ
ｎＰ、ＩｎＧａＡｓ、ＧａＳｂなどの他の半導体でもよ
い。また、絶縁層３としては、ＡｌＧａＡｓ以外に、Ｇ
ａＡｓ、ＩｎＡｌＡｓ、ＩｎＰなどの絶縁性を示すその
他の半導体や、ＳｉＯ 2 、Ｓｉ3 Ｎ4 、ＡｌＮなどの絶
縁体であってもよい。
【００３１】また、更に、ゲート電極８の材料として
は、Ａｕ以外の、ゲート層４とオーミック接合を形成す
る他の金属材料や低抵抗の半導体材料でもよい。また、
以上の具体例ではチャネル層２の導電型はｎ型であるも
のとして説明したが、これをｐ型としてもよい。ただ
し、この場合は、他の領域も上記具体例とは反対の導電
型とする必要がある。
は、Ａｕ以外の、ゲート層４とオーミック接合を形成す
る他の金属材料や低抵抗の半導体材料でもよい。また、
以上の具体例ではチャネル層２の導電型はｎ型であるも
のとして説明したが、これをｐ型としてもよい。ただ
し、この場合は、他の領域も上記具体例とは反対の導電
型とする必要がある。
【００３２】
【発明の効果】本発明に係わるトンネルトランジスタと
その製造方法は、上述のように構成したから、ゲート層
とソース・ドレイン領域との接合領域が無くなったた
め、従来のトンネルトランジスタに比べて、ゲートリー
クやゲート容量を大幅に低減できる。
その製造方法は、上述のように構成したから、ゲート層
とソース・ドレイン領域との接合領域が無くなったた
め、従来のトンネルトランジスタに比べて、ゲートリー
クやゲート容量を大幅に低減できる。
【００３３】また、本発明のトンネルトランジスタで
は、ドレイン領域及びソース領域がチャネル層の側面に
のみ接しているため、ゲート層のキャリア濃度を高濃度
にすることができ、バンド間トンネル電流の変調特性を
向上させることができる。更に、本発明のトンネルトラ
ンジスタでは、ドレイン領域となる部分とソース領域と
なる部分の側面の形状を逆メサ構造とすることにより、
ソース領域及びドレイン領域を埋め込む際、チャネル層
以外の側面領域での積層を防ぐことができ、ゲートリー
クの低減ができる。
は、ドレイン領域及びソース領域がチャネル層の側面に
のみ接しているため、ゲート層のキャリア濃度を高濃度
にすることができ、バンド間トンネル電流の変調特性を
向上させることができる。更に、本発明のトンネルトラ
ンジスタでは、ドレイン領域となる部分とソース領域と
なる部分の側面の形状を逆メサ構造とすることにより、
ソース領域及びドレイン領域を埋め込む際、チャネル層
以外の側面領域での積層を防ぐことができ、ゲートリー
クの低減ができる。
【００３４】更に、本発明のトンネルトランジスタの製
造方法によれば、ドレイン領域のみならずソース領域も
チャネル層の側面に対してセルフアライン的に形成され
るため、製造が容易であり、ドレインのバイアス方向に
よらずに負性抵抗特性が現れる。このように、本発明に
よれば、微細構造の現実とゲートリークやゲート容量の
低減が容易であり、超高集積、超高速な機能回路の実現
ができる。
造方法によれば、ドレイン領域のみならずソース領域も
チャネル層の側面に対してセルフアライン的に形成され
るため、製造が容易であり、ドレインのバイアス方向に
よらずに負性抵抗特性が現れる。このように、本発明に
よれば、微細構造の現実とゲートリークやゲート容量の
低減が容易であり、超高集積、超高速な機能回路の実現
ができる。
【図１】本発明の第１の具体例の層構造を示す模式図で
ある。
ある。
【図２】本発明の第２の具体例の層構造を示す模式図で
ある。
ある。
【図３】従来の層構造を示す模式図である。
１ 基板 ２ チャネル層 ３ 絶縁層 ４ ゲート層 ５ ソース領域 ６ ドレイン領域 ７ ソース電極 ８ ゲート電極 ９ ドレイン電極
Claims (7)
- 【請求項１】 ソース領域とドレイン領域との間にはチ
ャンネル層が形成され、前記チャンネル層上には絶縁層
を介してゲート層が形成されているトンネルトランジス
タにおいて、 基板上に設けられた第１の導電型のチャネル層と、この
チャネル層上に設けられた絶縁層と、前記第１の導電型
とは異なる第２の導電型を有し縮退した半導体からな
り、前記絶縁層上に形成されたゲート層と、前記チャネ
ル層の一方の側面に接触し、且つ、前記基板上に形成さ
れた前記第２の導電型の縮退した半導体からなるドレイ
ン領域と、前記チャネル層の他方の側面に接触し、且
つ、前記基板上に形成された前記第２の導電型の縮退し
た半導体からなるソース領域と、前記ソース領域、ゲー
ト層及びドレイン領域上に夫々設けられたソース電極、
ゲート電極及びドレイン電極とで構成したことを特徴と
するトンネルトランジスタ。 - 【請求項２】 前記ドレイン領域とソース領域は前記チ
ャネル層に接し、ゲート層に接しないように構成したこ
とを特徴とする請求項１記載のトンネルトランジスタ。 - 【請求項３】 前記絶縁層を逆メサ構造に形成したこと
を特徴とする請求項１又は２記載のトンネルトランジス
タ。 - 【請求項４】 前記チャネル層を逆メサ構造に形成した
ことを特徴とする請求項３記載のトンネルトランジス
タ。 - 【請求項５】 ソース領域とドレイン領域との間にはチ
ャンネル層が形成され、前記チャンネル層上には絶縁層
を介してゲート層が形成されているトンネルトランジス
タの製造方法において、 前記基板上に前記チャネル層、絶縁層とを順次に積層し
て積層構造を形成する第１の工程と、 前記積層構造のドレイン領域となる部分とソース領域と
なる部分をそれぞれ除去して基板を露出させる第２の工
程と、 前記第２の工程により加工された基板上にチャネル層の
膜厚と絶縁層の膜厚との和を越えない膜厚の前記第２の
導電型の縮退した半導体による前記ドレイン領域と前記
ソース領域と前記ゲート層とを形成する第３の工程と、 前記ソース電極、ゲート電極及びドレイン電極をそれぞ
れ形成する第４の工程とを含むことを特徴とするトンネ
ルトランジスタの製造方法。 - 【請求項６】 前記第２の工程では、少なくても露出し
た前記絶縁層の側面が逆メサ構造となるように形成する
ことを特徴とする請求項５記載のトンネルトランジスタ
の製造方法。 - 【請求項７】 前記第３の工程では、分子線結晶成長方
法により前記基板上に前記第２の導電型の縮退した半導
体による前記ドレイン領域と前記ソース領域と前記ゲー
ト領域とをそれぞれ同時に埋め込むことを特徴とする請
求項５又は６記載のトンネルトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34132198A JP3230503B2 (ja) | 1998-12-01 | 1998-12-01 | トンネルトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34132198A JP3230503B2 (ja) | 1998-12-01 | 1998-12-01 | トンネルトランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174256A true JP2000174256A (ja) | 2000-06-23 |
| JP3230503B2 JP3230503B2 (ja) | 2001-11-19 |
Family
ID=18345165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34132198A Expired - Fee Related JP3230503B2 (ja) | 1998-12-01 | 1998-12-01 | トンネルトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230503B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103972300A (zh) * | 2014-05-14 | 2014-08-06 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| US9059235B2 (en) | 2011-11-25 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| CN105673898A (zh) * | 2016-04-01 | 2016-06-15 | 成都科盛石油科技有限公司 | 一种可提高出气压力调节精度的降压主阀 |
| CN109461772A (zh) * | 2018-09-26 | 2019-03-12 | 东南大学 | 一种基于石墨的隧穿晶体管的反相器及其制备方法 |
-
1998
- 1998-12-01 JP JP34132198A patent/JP3230503B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9059235B2 (en) | 2011-11-25 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| CN103972300A (zh) * | 2014-05-14 | 2014-08-06 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN103972300B (zh) * | 2014-05-14 | 2015-09-30 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN105673898A (zh) * | 2016-04-01 | 2016-06-15 | 成都科盛石油科技有限公司 | 一种可提高出气压力调节精度的降压主阀 |
| CN109461772A (zh) * | 2018-09-26 | 2019-03-12 | 东南大学 | 一种基于石墨的隧穿晶体管的反相器及其制备方法 |
| CN109461772B (zh) * | 2018-09-26 | 2021-09-28 | 东南大学 | 一种基于石墨烯的隧穿晶体管、反相器及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3230503B2 (ja) | 2001-11-19 |
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